JPH1144731A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JPH1144731A JPH1144731A JP9200559A JP20055997A JPH1144731A JP H1144731 A JPH1144731 A JP H1144731A JP 9200559 A JP9200559 A JP 9200559A JP 20055997 A JP20055997 A JP 20055997A JP H1144731 A JPH1144731 A JP H1144731A
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- 238000012360 testing method Methods 0.000 title claims abstract description 32
- 230000015654 memory Effects 0.000 claims abstract description 57
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 バスラインやマイクロプロセッサの増設によ
ってＩＣ試験装置の稼動効率を改善可能にする。 【解決手段】 フェイルマップ情報が読み書きされるフ
ェイルメモリ２と、デバイスプロプログラムを実行する
とともに、フェイルメモリ２からフェイルマップ情報を
読み出すマイクロプロセッサ３Ａとを備え、マイクロプ
ロセッサ３Ａおよびフェイルメモリ２間に、デバイスプ
ログラムの実行中にフェイルメモリ２の読み出しが並行
して行われる専用バスライン６を設ける。
ってＩＣ試験装置の稼動効率を改善可能にする。 【解決手段】 フェイルマップ情報が読み書きされるフ
ェイルメモリ２と、デバイスプロプログラムを実行する
とともに、フェイルメモリ２からフェイルマップ情報を
読み出すマイクロプロセッサ３Ａとを備え、マイクロプ
ロセッサ３Ａおよびフェイルメモリ２間に、デバイスプ
ログラムの実行中にフェイルメモリ２の読み出しが並行
して行われる専用バスライン６を設ける。
Description
【０００１】
【発明の属する技術分野】この発明は、フェイルメモリ
を使用してＩＣ（集積回路）を試験するＩＣ試験装置に
関する。
を使用してＩＣ（集積回路）を試験するＩＣ試験装置に
関する。
【０００２】
【従来の技術】従来のＩＣ試験装置として、例えば図３
に示すものがある。これを説明すると、１はＩＣ試験装
置の一部として利用されるハードウェアで、ここにはデ
ィスク装置やプリンタなどのデバイスも含まれる。２は
ＩＣ試験に利用するフェイルマップ情報を読み書き可能
に格納するフェイルメモリ、３はこのフェイルメモリ２
および前記ハードウェア１のそれぞれに対して共通のバ
スライン４を介して接続されたマイクロプロセッサであ
る。従って、このマイクロプロセッサ３は、共通のバス
ライン４を利用して前記デバイスを制御するデバイスプ
ログラムを実行する機能と、前記フェイルメモリ２から
フェイルマップ情報を読み出す機能をそれぞれ有する。
に示すものがある。これを説明すると、１はＩＣ試験装
置の一部として利用されるハードウェアで、ここにはデ
ィスク装置やプリンタなどのデバイスも含まれる。２は
ＩＣ試験に利用するフェイルマップ情報を読み書き可能
に格納するフェイルメモリ、３はこのフェイルメモリ２
および前記ハードウェア１のそれぞれに対して共通のバ
スライン４を介して接続されたマイクロプロセッサであ
る。従って、このマイクロプロセッサ３は、共通のバス
ライン４を利用して前記デバイスを制御するデバイスプ
ログラムを実行する機能と、前記フェイルメモリ２から
フェイルマップ情報を読み出す機能をそれぞれ有する。
【０００３】従って、このようなＩＣ試験装置では、共
通のバスライン４を利用することにょって、フェイルメ
モリ２からのフェイルマップ情報の読み出しを行う場合
に、マイクロプロセッサ３によるデバイスプログラムの
実行を一時中断して、フェイルマップ情報の読み出しを
行い、この読み出しが終了した時点で、再びデバイスプ
ログラムを実行するようにしている。
通のバスライン４を利用することにょって、フェイルメ
モリ２からのフェイルマップ情報の読み出しを行う場合
に、マイクロプロセッサ３によるデバイスプログラムの
実行を一時中断して、フェイルマップ情報の読み出しを
行い、この読み出しが終了した時点で、再びデバイスプ
ログラムを実行するようにしている。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来のＩＣ試験装置にあっては、フェイルメモリ２から
のフェイルマップの読み出しと、デバイスプログラムの
実行を同時に実行できず、フェイルマップの読み出しを
した後でデバイスプログラムの実行を再開するため、マ
イクロプロセッサ３に処理が集中し、このマイクプロセ
ッサ３に対する負荷が大きくなるという課題があった。
従来のＩＣ試験装置にあっては、フェイルメモリ２から
のフェイルマップの読み出しと、デバイスプログラムの
実行を同時に実行できず、フェイルマップの読み出しを
した後でデバイスプログラムの実行を再開するため、マ
イクロプロセッサ３に処理が集中し、このマイクプロセ
ッサ３に対する負荷が大きくなるという課題があった。
【０００５】また、バスライン４が一系統だけであるた
め、フェイルメモリの利用効率が悪くなるほか、フェイ
ルメモリ２からのフェイルマップの読み出し中は、その
バスライン４がこの読み出しに専用されてしまい、マイ
クロプロセッサ３はハードウェア１に対する制御が実行
できず、また、フェイルメモリ２からのフェイルマップ
の読み出し中は、デバイスプログラムの実行が中断して
しまいＩＣ試験装置の稼動効率が著しく悪くなるという
課題があった。
め、フェイルメモリの利用効率が悪くなるほか、フェイ
ルメモリ２からのフェイルマップの読み出し中は、その
バスライン４がこの読み出しに専用されてしまい、マイ
クロプロセッサ３はハードウェア１に対する制御が実行
できず、また、フェイルメモリ２からのフェイルマップ
の読み出し中は、デバイスプログラムの実行が中断して
しまいＩＣ試験装置の稼動効率が著しく悪くなるという
課題があった。
【０００６】この発明は前記のような課題を解決するも
のであり、フェイルマップ読み出し用の専用バスライン
や別のマイクロプロセッサの増設によって、１つのマイ
クロプロセッサに対する負荷の集中を回避しながら、Ｉ
Ｃ試験における稼動効率を大幅に改善できるＩＣ試験装
置を得ることを目的とする。
のであり、フェイルマップ読み出し用の専用バスライン
や別のマイクロプロセッサの増設によって、１つのマイ
クロプロセッサに対する負荷の集中を回避しながら、Ｉ
Ｃ試験における稼動効率を大幅に改善できるＩＣ試験装
置を得ることを目的とする。
【０００７】
【課題を解決するための手段】前記目的達成のために、
請求項１の発明にかかるＩＣ試験装置は、フェイルマッ
プ情報が読み書きされるフェイルメモリと、デバイスプ
ロプログラムを実行するとともに、前記フェイルメモリ
から前記フェイルマップ情報を読み出すマイクロプロセ
ッサとを備え、このマイクロプロセッサおよびフェイル
メモリ間に、前記デバイスプログラムの実行中に前記フ
ェイルメモリの読み出しが並行して行われる専用バスラ
インを設けたものである。
請求項１の発明にかかるＩＣ試験装置は、フェイルマッ
プ情報が読み書きされるフェイルメモリと、デバイスプ
ロプログラムを実行するとともに、前記フェイルメモリ
から前記フェイルマップ情報を読み出すマイクロプロセ
ッサとを備え、このマイクロプロセッサおよびフェイル
メモリ間に、前記デバイスプログラムの実行中に前記フ
ェイルメモリの読み出しが並行して行われる専用バスラ
インを設けたものである。
【０００８】また、請求項２の発明にかかるＩＣ試験装
置は、前記専用バスラインに、前記フェイルメモリの内
容をコピーするキャッシュメモリを接続したものであ
る。
置は、前記専用バスラインに、前記フェイルメモリの内
容をコピーするキャッシュメモリを接続したものであ
る。
【０００９】また、請求項３の発明にかかるＩＣ試験装
置は、前記フェイルメモリに、前記専用バスラインを通
じてそのフェイルメモリの読み出しを制御する別のマイ
クロプロセッサとを接続したものである。
置は、前記フェイルメモリに、前記専用バスラインを通
じてそのフェイルメモリの読み出しを制御する別のマイ
クロプロセッサとを接続したものである。
【００１０】
【発明の実施の形態】以下、この発明の実施の一形態を
図について説明する。図１はこの発明のＩＣ試験装置を
示すブロック図であり、同図において、１はＩＣ試験装
置の一部として利用されるハードウェアで、これにはデ
ィスク装置やプリンタなどのデバイスも含まれる。２は
ＩＣ試験に利用するフェイルマップ情報を格納するフェ
イルメモリ、３Ａはこのフェイルメモリ２および前記ハ
ードウェア１に対して共通のバスライン４を介して接続
された１つのマイクロプロセッサである。従って、この
マイクロプロセッサ３Ａは、共通のバスライン４を利用
して前記デバイスを制御するデバイスプログラムを実行
する機能と、前記フェイルメモリ２からフェイルマップ
情報を読み出す機能をそれぞれ有する。
図について説明する。図１はこの発明のＩＣ試験装置を
示すブロック図であり、同図において、１はＩＣ試験装
置の一部として利用されるハードウェアで、これにはデ
ィスク装置やプリンタなどのデバイスも含まれる。２は
ＩＣ試験に利用するフェイルマップ情報を格納するフェ
イルメモリ、３Ａはこのフェイルメモリ２および前記ハ
ードウェア１に対して共通のバスライン４を介して接続
された１つのマイクロプロセッサである。従って、この
マイクロプロセッサ３Ａは、共通のバスライン４を利用
して前記デバイスを制御するデバイスプログラムを実行
する機能と、前記フェイルメモリ２からフェイルマップ
情報を読み出す機能をそれぞれ有する。
【００１１】また、５はキャッシュメモリであり、これ
がフェイルメモリ２に書き込まれたフェイルマップ情報
を、その書き込み終了と同時に短時間でコピーし、フェ
イルメモリ２への次のデータの書き込み期間中に、前記
フェイルメモリ２の迅速な読み出しを行ってＩＣ試験装
置の稼動効率を上げるように機能する。さらに、６はマ
イクロプロセッサ３Ａとは別に設けたマイクロプロセッ
サ３Ｂとフェイルメモリ２との間にキャッシュメモリ５
を介して接続された専用バスラインであり、この別のマ
イクロプロセッサ３Ｂは、この実施の形態では、フェイ
ルメモリ２の読み出し専用に用いられる。なお、マイク
ロプロセッサ３Ａの処理能力が高い場合には、マイクロ
プロセッサ３Ｂによるフェイルメモリ２の読み出し機能
を、点線で示すように、マイクロプロセッサ３Ａに持た
せることは、任意である。
がフェイルメモリ２に書き込まれたフェイルマップ情報
を、その書き込み終了と同時に短時間でコピーし、フェ
イルメモリ２への次のデータの書き込み期間中に、前記
フェイルメモリ２の迅速な読み出しを行ってＩＣ試験装
置の稼動効率を上げるように機能する。さらに、６はマ
イクロプロセッサ３Ａとは別に設けたマイクロプロセッ
サ３Ｂとフェイルメモリ２との間にキャッシュメモリ５
を介して接続された専用バスラインであり、この別のマ
イクロプロセッサ３Ｂは、この実施の形態では、フェイ
ルメモリ２の読み出し専用に用いられる。なお、マイク
ロプロセッサ３Ａの処理能力が高い場合には、マイクロ
プロセッサ３Ｂによるフェイルメモリ２の読み出し機能
を、点線で示すように、マイクロプロセッサ３Ａに持た
せることは、任意である。
【００１２】従って、かかる構成になるＩＣ試験装置で
は、マイクロプロセッサ３Ａによるデバイスプログラム
の実行とフェイルメモリ２の読み出しは、従来と同様に
選択的になされる。これに対して、マイクロプロセッサ
３Ａによるデバイスプログラムの実行中に、フェイルメ
モリ２の読み出しが指示された場合には、そのマイクロ
プロセッサ３Ａによるデバイスプログラムの実行を継続
したまま、これと並行して、専用バスライン６およびキ
ャッシュメモリ５を介して、他のマイクロプロセッサ３
Ｂがフェイルメモリ２のフェイルマップ情報の読み出し
を実行することとなる。
は、マイクロプロセッサ３Ａによるデバイスプログラム
の実行とフェイルメモリ２の読み出しは、従来と同様に
選択的になされる。これに対して、マイクロプロセッサ
３Ａによるデバイスプログラムの実行中に、フェイルメ
モリ２の読み出しが指示された場合には、そのマイクロ
プロセッサ３Ａによるデバイスプログラムの実行を継続
したまま、これと並行して、専用バスライン６およびキ
ャッシュメモリ５を介して、他のマイクロプロセッサ３
Ｂがフェイルメモリ２のフェイルマップ情報の読み出し
を実行することとなる。
【００１３】この結果、デバイスプログラムの実行が中
断されることなく、デバイスプログラムの実行とフェイ
ルメモリ２の読み出しが時間的に並行してなされ、ＩＣ
試験の稼動効率を、従来に比べて大幅に上げることがで
きるほか、マイクロプロセッサ３Ａでの処理の集中を回
避できることとなる。この場合において、マイクロプロ
セッサ３Ａに、専用バスライン６を利用したフェイルメ
モリ２からのフェイルマップ情報の読み出しを実行させ
ることは、任意である。
断されることなく、デバイスプログラムの実行とフェイ
ルメモリ２の読み出しが時間的に並行してなされ、ＩＣ
試験の稼動効率を、従来に比べて大幅に上げることがで
きるほか、マイクロプロセッサ３Ａでの処理の集中を回
避できることとなる。この場合において、マイクロプロ
セッサ３Ａに、専用バスライン６を利用したフェイルメ
モリ２からのフェイルマップ情報の読み出しを実行させ
ることは、任意である。
【００１４】図２はこの発明のＩＣ試験装置によるデバ
イスプログラムの実行とフェイルメモリ２の読み出しと
の前記関係を示すタイミングチャートである。これによ
れば、フェイルメモリ２に対するフェイルマップ情報の
書き込み終了時点ｔ１にて、短期間Ｔ内でそのフェイル
マップ情報をキャッシュメモリ５にコピーし、このコピ
ー終了時点ｔ２にてそのキャッシュメモリ５からフェイ
ルメモリ２の内容を読み出し、かつ前記コピー終了時点
ｔ２にてフェイルメモリ２へのフェイルマップ情報の書
き込みを再び行うこととなる。そして、キャッシュメモ
リの前記読み出し終了時点ｔ３後は、次のフェイルメモ
リ２への書き込み終了時点で、前記同様の動作を繰り返
すこととなる。
イスプログラムの実行とフェイルメモリ２の読み出しと
の前記関係を示すタイミングチャートである。これによ
れば、フェイルメモリ２に対するフェイルマップ情報の
書き込み終了時点ｔ１にて、短期間Ｔ内でそのフェイル
マップ情報をキャッシュメモリ５にコピーし、このコピ
ー終了時点ｔ２にてそのキャッシュメモリ５からフェイ
ルメモリ２の内容を読み出し、かつ前記コピー終了時点
ｔ２にてフェイルメモリ２へのフェイルマップ情報の書
き込みを再び行うこととなる。そして、キャッシュメモ
リの前記読み出し終了時点ｔ３後は、次のフェイルメモ
リ２への書き込み終了時点で、前記同様の動作を繰り返
すこととなる。
【００１５】
【発明の効果】以上のように、この発明によればデバイ
スプログラムの実行時に、並行してフェイルメモリの読
み出しを行う専用バスラインを設けたので、デバイスプ
ログラムの実行を中断することなく、フェイルメモリの
読み出しを行えることとなり、ＩＣ試験におけるＩＣ試
験装置の稼動率を大幅に向上でき、このような稼動率の
向上を簡単かつローコストな構成にて実現できるという
効果が得られる。
スプログラムの実行時に、並行してフェイルメモリの読
み出しを行う専用バスラインを設けたので、デバイスプ
ログラムの実行を中断することなく、フェイルメモリの
読み出しを行えることとなり、ＩＣ試験におけるＩＣ試
験装置の稼動率を大幅に向上でき、このような稼動率の
向上を簡単かつローコストな構成にて実現できるという
効果が得られる。
【図１】 この発明によるＩＣ試験装置を示すブロック
図である。
図である。
【図２】 図１のＩＣ試験装置の動作手順を示すタイミ
ング図である。
ング図である。
【図３】 従来のＩＣ試験装置を示すブロック図であ
る。
る。
１ ハードウェア ２ フェイルメモリ ３Ａ，３Ｂ マイクロプロセッサ ４ バスライン ５ キャッシュメモリ ６ 専用バスライン
Claims (3)
- 【請求項１】 フェイルマップ情報が読み書きされるフ
ェイルメモリと、 デバイスプロプログラムを実行するとともに、前記フェ
イルメモリから前記フェイルマップ情報を読み出すマイ
クロプロセッサとを備えたＩＣ試験装置において、 前記マイクロプロセッサおよびフェイルメモリ間に、前
記デバイスプログラムの実行中に前記フェイルメモリの
読み出しが並行して行われる専用バスラインを設けたこ
とを特徴とするＩＣ試験装置。 - 【請求項２】 前記専用バスラインに、前記フェイルメ
モリの内容をコピーするキャッシュメモリを接続したこ
とを特徴とする請求項１に記載のＩＣ試験装置。 - 【請求項３】 前記フェイルメモリに、 前記専用バスラインを通じてそのフェイルメモリの読み
出しを制御する別のマイクロプロセッサを接続したこと
を特徴とする請求項１に記載のＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9200559A JPH1144731A (ja) | 1997-07-25 | 1997-07-25 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9200559A JPH1144731A (ja) | 1997-07-25 | 1997-07-25 | Ｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1144731A true JPH1144731A (ja) | 1999-02-16 |
Family
ID=16426336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9200559A Withdrawn JPH1144731A (ja) | 1997-07-25 | 1997-07-25 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1144731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6967881B2 (en) * | 2002-02-07 | 2005-11-22 | Renesas Technology Corp. | Semiconductor integrated circuit and method of manufacturing of semiconductor integrated circuit |
-
1997
- 1997-07-25 JP JP9200559A patent/JPH1144731A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6967881B2 (en) * | 2002-02-07 | 2005-11-22 | Renesas Technology Corp. | Semiconductor integrated circuit and method of manufacturing of semiconductor integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |