JPH1145582A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH1145582A JPH1145582A JP9204175A JP20417597A JPH1145582A JP H1145582 A JPH1145582 A JP H1145582A JP 9204175 A JP9204175 A JP 9204175A JP 20417597 A JP20417597 A JP 20417597A JP H1145582 A JPH1145582 A JP H1145582A
- Authority
- JP
- Japan
- Prior art keywords
- read
- write
- data
- selector
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 センスアンプ出力から出力回路及び、入力回
路から書き込み用バッファまでのデータ転送の遅延時間
を短縮する。 【解決手段】 センスアンプと読み出し用バッファの間
に読み出し用セレクタを導入し、読み出し用セレクタと
読み出し用バッファ間にサブリードデータ線を設ける。
また、書き込み用バッファとコモンデータ線の間に書き
込み用セレクタを導入し、書き込み用バッファと書き込
み用セレクタ間にサブライトデータ線を設ける。この結
果、データバスが階層化され、データバスにつながる負
荷容量が減り、センスアンプ出力から出力回路及び、入
力回路から書き込み用バッファまでのデータ転送の遅延
時間を短縮できる。
路から書き込み用バッファまでのデータ転送の遅延時間
を短縮する。 【解決手段】 センスアンプと読み出し用バッファの間
に読み出し用セレクタを導入し、読み出し用セレクタと
読み出し用バッファ間にサブリードデータ線を設ける。
また、書き込み用バッファとコモンデータ線の間に書き
込み用セレクタを導入し、書き込み用バッファと書き込
み用セレクタ間にサブライトデータ線を設ける。この結
果、データバスが階層化され、データバスにつながる負
荷容量が減り、センスアンプ出力から出力回路及び、入
力回路から書き込み用バッファまでのデータ転送の遅延
時間を短縮できる。
Description
【０００１】
【発明の属する技術分野】本発明は、データバス、デー
タバスを駆動するバッファ及びデータバスのデータを駆
動するバッファを有する半導体集積回路に係り、更に詳
しくはスタティックＲＡＭ（Random Access Memory）に
好適なデータバスの階層化に関する。
タバスを駆動するバッファ及びデータバスのデータを駆
動するバッファを有する半導体集積回路に係り、更に詳
しくはスタティックＲＡＭ（Random Access Memory）に
好適なデータバスの階層化に関する。
【０００２】
【従来の技術】従来例を図２に示す。従来回路は、Xア
ドレスをデコードするXデコーダと、Yアドレスをデコー
ドするYデコーダと、上記デコーダのデコードに基づい
て、所定の複数のメモリセルに保持されているデータを
ビット線を介して出力し、また、入力データをビット線
を介して所定のメモリセルに書き込むメモリセルを複数
有してなるメモリセルアレーと、出力された所定の複数
のビット線からのデータの信号を増幅するセンスアンプ
と、上記センスアンプの出力をリードデータバスに伝え
る読み出し用バッファと、上記リードデータバスのデー
タを出力する出力回路と、入力データをライトデータバ
スに伝える入力回路と、上記ライトデータバスのデータ
を上記デコーダのデコードに基づいて、ビット線に伝え
る書き込み用バッファとから構成されており、上記セン
スアンプと書き込み用バッファは、Read/Write制御回路
にて、Yデコーダでデコードされた信号と制御信号とを
用いて生成されたRead及びWrite制御信号により、それ
ぞれ制御される。このとき、Read及びWrite制御信号に
はYアドレスの情報が含まれている。
ドレスをデコードするXデコーダと、Yアドレスをデコー
ドするYデコーダと、上記デコーダのデコードに基づい
て、所定の複数のメモリセルに保持されているデータを
ビット線を介して出力し、また、入力データをビット線
を介して所定のメモリセルに書き込むメモリセルを複数
有してなるメモリセルアレーと、出力された所定の複数
のビット線からのデータの信号を増幅するセンスアンプ
と、上記センスアンプの出力をリードデータバスに伝え
る読み出し用バッファと、上記リードデータバスのデー
タを出力する出力回路と、入力データをライトデータバ
スに伝える入力回路と、上記ライトデータバスのデータ
を上記デコーダのデコードに基づいて、ビット線に伝え
る書き込み用バッファとから構成されており、上記セン
スアンプと書き込み用バッファは、Read/Write制御回路
にて、Yデコーダでデコードされた信号と制御信号とを
用いて生成されたRead及びWrite制御信号により、それ
ぞれ制御される。このとき、Read及びWrite制御信号に
はYアドレスの情報が含まれている。
【０００３】なお、このような構成を有する回路に関し
ては、例えば、IEICE Transactionson Electronics vo
l.E79-C no.6 June 1996 の第７３５頁〜第７４２頁に
開示されている。
ては、例えば、IEICE Transactionson Electronics vo
l.E79-C no.6 June 1996 の第７３５頁〜第７４２頁に
開示されている。
【０００４】
【発明が解決しようとする課題】今後メモリの大容量化
が進むに伴い、従来回路では、書き込み用バッファ及
び、センスアンプと読み出し用バッファの数を増やす、
または以下に示す方法により大容量化を実現していく。
が進むに伴い、従来回路では、書き込み用バッファ及
び、センスアンプと読み出し用バッファの数を増やす、
または以下に示す方法により大容量化を実現していく。
【０００５】従来例（図２）におけるメモリアレーとセ
ンスアンプ間には通常読み出し用Yセレクタ、メモリセ
ルと書き込み用バッファ間には通常書き込み用Yセレク
タがあり、それぞれ複数のビット線とコモンリードデー
タ線及びコモンライトデータ線を接続している（図
３）。よって、メモリの大容量化を実現するには、Yセ
レクトにつながるビット線数を増やすという方法もあ
る。
ンスアンプ間には通常読み出し用Yセレクタ、メモリセ
ルと書き込み用バッファ間には通常書き込み用Yセレク
タがあり、それぞれ複数のビット線とコモンリードデー
タ線及びコモンライトデータ線を接続している（図
３）。よって、メモリの大容量化を実現するには、Yセ
レクトにつながるビット線数を増やすという方法もあ
る。
【０００６】しかしながら、書き込み用バッファ及び、
センスアンプと読み出し用バッファの数を増やすと、デ
ータバスにつながる負荷が増大し、センスアンプ出力か
ら出力回路及び、入力回路から書き込み用バッファまで
のデータ転送の遅延時間が増大する。また、Yセレクト
につながるビット線数を増やすと、コモンリードデータ
線及びコモンライトデータ線につながる負荷が増大し、
メモリセルからセンスアンプ入力及び、書き込み用バッ
ファからメモリセルまでのデータ転送の遅延時間が増大
する。よって、従来回路では、メモリの大容量化を実現
するとデータ転送の遅延時間の増加を招かざるを得な
い。つまり、今後、大容量化とともに重要となる高速化
の要求を満足することが難しくなる。このことから、セ
ンスアンプ出力から出力回路及び、入力回路から書き込
み用バッファまでのデータ転送の遅延時間、または、メ
モリセルからセンスアンプ入力及び、書き込み用バッフ
ァタからメモリセルまでのデータ転送の遅延時間の短縮
が望まれる。例えば、読出しサイクル１３３ＭＨｚで動
作する１ＭｂｉｔスタティックＲＡＭを用いたキャッシ
ュメモリに対し、容量が２Ｍｂｉｔで２００ＭＨｚを越
えるような高速なキャッシュメモリでは上記遅延時間の
１０％以上の高速化が望まれていた。
センスアンプと読み出し用バッファの数を増やすと、デ
ータバスにつながる負荷が増大し、センスアンプ出力か
ら出力回路及び、入力回路から書き込み用バッファまで
のデータ転送の遅延時間が増大する。また、Yセレクト
につながるビット線数を増やすと、コモンリードデータ
線及びコモンライトデータ線につながる負荷が増大し、
メモリセルからセンスアンプ入力及び、書き込み用バッ
ファからメモリセルまでのデータ転送の遅延時間が増大
する。よって、従来回路では、メモリの大容量化を実現
するとデータ転送の遅延時間の増加を招かざるを得な
い。つまり、今後、大容量化とともに重要となる高速化
の要求を満足することが難しくなる。このことから、セ
ンスアンプ出力から出力回路及び、入力回路から書き込
み用バッファまでのデータ転送の遅延時間、または、メ
モリセルからセンスアンプ入力及び、書き込み用バッフ
ァタからメモリセルまでのデータ転送の遅延時間の短縮
が望まれる。例えば、読出しサイクル１３３ＭＨｚで動
作する１ＭｂｉｔスタティックＲＡＭを用いたキャッシ
ュメモリに対し、容量が２Ｍｂｉｔで２００ＭＨｚを越
えるような高速なキャッシュメモリでは上記遅延時間の
１０％以上の高速化が望まれていた。
【０００７】そこで、本発明の目的は、データバスを階
層化して負荷容量を軽くし、センスアンプ出力から出力
回路及び、入力回路から書き込み用バッファまでのデー
タ転送の遅延時間を短縮し、メモリが大容量化されても
高速化の要求を満足する回路を提供することにある。
層化して負荷容量を軽くし、センスアンプ出力から出力
回路及び、入力回路から書き込み用バッファまでのデー
タ転送の遅延時間を短縮し、メモリが大容量化されても
高速化の要求を満足する回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体集積回路は、センスアンプと読
み出し用バッファの間に読み出し用セレクタを導入し、
読み出し用セレクタと読み出し用バッファ間にサブリー
ドデータ線を設けた。また、書き込み用バッファとコモ
ンデータ線の間に書き込み用セレクタを導入し、書き込
み用バッファと書き込み用セレクタ間にサブライトデー
タ線を設けた。この結果、データバスが階層化され、デ
ータバスにつながる負荷容量が減り、センスアンプ出力
から出力回路及び、入力回路から書き込み用バッファま
でのデータ転送の遅延時間を短縮できる。
に、本発明に係る半導体集積回路は、センスアンプと読
み出し用バッファの間に読み出し用セレクタを導入し、
読み出し用セレクタと読み出し用バッファ間にサブリー
ドデータ線を設けた。また、書き込み用バッファとコモ
ンデータ線の間に書き込み用セレクタを導入し、書き込
み用バッファと書き込み用セレクタ間にサブライトデー
タ線を設けた。この結果、データバスが階層化され、デ
ータバスにつながる負荷容量が減り、センスアンプ出力
から出力回路及び、入力回路から書き込み用バッファま
でのデータ転送の遅延時間を短縮できる。
【０００９】
【発明の実施の形態】以下、本発明に係る半導体集積回
路の好適な実施の形態について、添付図面を用いて説明
する。
路の好適な実施の形態について、添付図面を用いて説明
する。
【００１０】図１は、本発明の半導体集積回路の一実施
の形態である回路構成図である。図１に示す回路は、X
アドレスデータをデコードするXデコーダと、Yアドレス
データをデコードするYデコーダと、上記デコーダのデ
コードに基づいて、所定の複数のメモリセルに保持され
ているデータをビット線を介して出力し、また、入力デ
ータをビット線を介して所定のメモリセルに書き込むメ
モリセルを複数有してなるメモリセルアレーと、出力さ
れた所定の複数のビット線からのデータの信号を増幅す
るセンスアンプと、上記センスアンプの複数の出力から
上記デコーダのデコードに基づいて、１つの出力を選択
する読み出し用セレクタと、上記読み出し用セレクタの
出力であるサブリードデータ線のデータをリードデータ
バスに伝える読み出し用バッファと、上記リードデータ
バスのデータを出力する出力回路と、入力データをライ
トデータバスに伝える入力回路と、上記ライトデータバ
スのデータをサブライトデータ線に伝える書き込み用バ
ッファと、上記サブライトデータ線のデータを上記デコ
ーダのデコードに基づいて、ビット線に伝える書き込み
用セレクタとから構成されており、上記センスアンプ及
び読み出し用セレクタ、書き込み用セレクタは、Read/W
rite制御回路にて、Yデコーダでデコードされた信号と
制御信号とを用いて生成されたRead及びWrite制御信号
により、それぞれ制御されている。なお、Read及びWrit
e制御信号にはYアドレス情報が含まれている。
の形態である回路構成図である。図１に示す回路は、X
アドレスデータをデコードするXデコーダと、Yアドレス
データをデコードするYデコーダと、上記デコーダのデ
コードに基づいて、所定の複数のメモリセルに保持され
ているデータをビット線を介して出力し、また、入力デ
ータをビット線を介して所定のメモリセルに書き込むメ
モリセルを複数有してなるメモリセルアレーと、出力さ
れた所定の複数のビット線からのデータの信号を増幅す
るセンスアンプと、上記センスアンプの複数の出力から
上記デコーダのデコードに基づいて、１つの出力を選択
する読み出し用セレクタと、上記読み出し用セレクタの
出力であるサブリードデータ線のデータをリードデータ
バスに伝える読み出し用バッファと、上記リードデータ
バスのデータを出力する出力回路と、入力データをライ
トデータバスに伝える入力回路と、上記ライトデータバ
スのデータをサブライトデータ線に伝える書き込み用バ
ッファと、上記サブライトデータ線のデータを上記デコ
ーダのデコードに基づいて、ビット線に伝える書き込み
用セレクタとから構成されており、上記センスアンプ及
び読み出し用セレクタ、書き込み用セレクタは、Read/W
rite制御回路にて、Yデコーダでデコードされた信号と
制御信号とを用いて生成されたRead及びWrite制御信号
により、それぞれ制御されている。なお、Read及びWrit
e制御信号にはYアドレス情報が含まれている。
【００１１】本方式では、サブリードデータ線及びサブ
ライトデータ線を導入することにより、データバスを階
層化でき、データバスにつながる負荷容量を軽減でき
る。その結果、センスアンプ出力から出力回路及び、入
力回路から書き込み用バッファまでのデータ転送の遅延
時間を短縮できる。
ライトデータ線を導入することにより、データバスを階
層化でき、データバスにつながる負荷容量を軽減でき
る。その結果、センスアンプ出力から出力回路及び、入
力回路から書き込み用バッファまでのデータ転送の遅延
時間を短縮できる。
【００１２】例えば、図４に示すように、Yアドレスを
１本Read/Write制御回路に入力するようにすると、読み
出し用セレクタにセンスアンプを２つ接続できることに
なり、データバスにつながる読み出し用バッファは、従
来（ｎ個）の半分（ｎ／２個）になる。同様に書き込み
用セレクタにはコモンライトデータ線対が二つつながる
ことになり、データバスにつながる書き込み用バッファ
は従来（ｎ個）の半分（ｎ／２個）になる。さらに、Y
アドレスを２本Read/Write制御回路に入力するようにす
ると、データバスにつながる読み出し用及び書き込み用
バッファの数は従来の１／４となる。
１本Read/Write制御回路に入力するようにすると、読み
出し用セレクタにセンスアンプを２つ接続できることに
なり、データバスにつながる読み出し用バッファは、従
来（ｎ個）の半分（ｎ／２個）になる。同様に書き込み
用セレクタにはコモンライトデータ線対が二つつながる
ことになり、データバスにつながる書き込み用バッファ
は従来（ｎ個）の半分（ｎ／２個）になる。さらに、Y
アドレスを２本Read/Write制御回路に入力するようにす
ると、データバスにつながる読み出し用及び書き込み用
バッファの数は従来の１／４となる。
【００１３】しかし、Yアドレスの入力本数をこのまま
増やしていくと、サブリードデータ線及びサブライトデ
ータ線の負荷が重くなり、逆に遅延時間が増大すること
になる。つまり、最適なYアドレスの入力本数が存在す
ることになる。しかし、この入力本数の最適値は、メモ
リ容量、チップ構成等により異なる。
増やしていくと、サブリードデータ線及びサブライトデ
ータ線の負荷が重くなり、逆に遅延時間が増大すること
になる。つまり、最適なYアドレスの入力本数が存在す
ることになる。しかし、この入力本数の最適値は、メモ
リ容量、チップ構成等により異なる。
【００１４】図５は、本発明に係る半導体集積回路の第
２の実施例である。第１の実施例（図１）に対し、セン
スアンプと読み出しセレクタの間にセンスアンプ出力を
ラッチする回路を導入した。本実施例においても、Yア
ドレスのRead/Write制御回路への入力本数を増やすこと
により、データバスにつながる読み出し用及び書き込み
用バッファ数を低減できる。さらに、この場合も、遅延
時間を最小とするYアドレスの最適な入力本数が存在す
る。この入力本数の最適値は、メモリ容量、チップ構成
等により異なる。
２の実施例である。第１の実施例（図１）に対し、セン
スアンプと読み出しセレクタの間にセンスアンプ出力を
ラッチする回路を導入した。本実施例においても、Yア
ドレスのRead/Write制御回路への入力本数を増やすこと
により、データバスにつながる読み出し用及び書き込み
用バッファ数を低減できる。さらに、この場合も、遅延
時間を最小とするYアドレスの最適な入力本数が存在す
る。この入力本数の最適値は、メモリ容量、チップ構成
等により異なる。
【００１５】図６は、本発明に係る半導体集積回路の第
３の実施例である。第１の実施例（図１）に対し、リー
ドデータバスとライトデータバスを共通化した。本実施
例においても、YアドレスのRead/Write制御回路への入
力本数を増やすことにより、共通化したデータバスにつ
ながる読み出し用及び書き込み用バッファ数を低減でき
る。さらに、この場合も、遅延時間を最小とするYアド
レスの最適な入力本数が存在する。この入力本数の最適
値は、メモリ容量、チップ構成等により異なる。
３の実施例である。第１の実施例（図１）に対し、リー
ドデータバスとライトデータバスを共通化した。本実施
例においても、YアドレスのRead/Write制御回路への入
力本数を増やすことにより、共通化したデータバスにつ
ながる読み出し用及び書き込み用バッファ数を低減でき
る。さらに、この場合も、遅延時間を最小とするYアド
レスの最適な入力本数が存在する。この入力本数の最適
値は、メモリ容量、チップ構成等により異なる。
【００１６】図７は、本発明に係る半導体集積回路の第
４の実施例である。第１の実施例（図２）に対し、コモ
ンリードデータ線とコモンライトデータ線を共通化し
た。本実施例においても、YアドレスのRead/Write制御
回路への入力本数を増やすことにより、共通化したデー
タバスにつながる読み出し用及び書き込み用バッファ数
を低減できる。さらに、この場合も、遅延時間を最小と
するYアドレスの最適な入力本数が存在する。この入力
本数の最適値は、メモリ容量、チップ構成等により異な
る。
４の実施例である。第１の実施例（図２）に対し、コモ
ンリードデータ線とコモンライトデータ線を共通化し
た。本実施例においても、YアドレスのRead/Write制御
回路への入力本数を増やすことにより、共通化したデー
タバスにつながる読み出し用及び書き込み用バッファ数
を低減できる。さらに、この場合も、遅延時間を最小と
するYアドレスの最適な入力本数が存在する。この入力
本数の最適値は、メモリ容量、チップ構成等により異な
る。
【００１７】図８は、第１の実施例（図１）における読
み出し用セレクタ及び読み出し用バッファの実施例であ
り、第１の実施例（図１）において、読み出し用セレク
タにセンスアンプが２つ接続している場合（図４）であ
る。つまり、読み出し用バッファの数が従来の半分にな
っている。図８において、読み出し用セレクタは、二つ
のＰＭＯＳ（ＭＰ８０１、ＭＰ８０２）と一つのＮＭＯ
Ｓ（ＭＮ８０１）から構成されている。ＭＰ８０１のゲ
ートにはRead/Write制御回路で生成されたRead制御信号
の反転信号対の一方ＲＹ０Ｂが入力され、ソースはセン
スアンプＳＡ０の出力に接続され、ドレインはサブリー
ドデータ線ＳＲ０に接続されている。ＭＰ８０２のゲー
トにはRead/Write制御回路で生成されたRead制御信号の
反転信号対の他方ＲＹ１Ｂが入力され、ソースはセンス
アンプＳＡ１の出力に接続され、ドレインはサブリード
データ線ＳＲ０に接続されている。ＭＮ８０１のゲート
にはRead制御信号の反転信号対の一方ＲＹ０Ｂと他方Ｒ
Ｙ１ＢのＡＮＤ論理をとった信号が入力され、ソースは
接地電位（ＧＮＤ）が接続され、ドレインはサブリード
データ線ＳＲ０が接続され、ＭＰ８０１、ＭＰ８０２の
ドレインと共通になっている。また、リードデータバス
をプリチャージ論理で動作させるため、読み出し用バッ
ファは一つのＮＭＯＳ（ＭＮ８０２）により構成されて
いる。ＭＮ８０２のゲートにはサブリードデータ線ＳＲ
０が入力され、ソースにはＧＮＤが接続され、ドレイン
にはリードデータバスが接続されている。上記センスア
ンプ及び読み出し用セレクタ、読み出し用バッファを１
リードブロック（ＲＢ（０））とすると、センスアンプ
ｎ個に対しｎ／２個のリードブロック（〜ＲＢ（ｎ／２
ー１））が存在する。このような構成の回路では、例え
ば、ＲＹ０Ｂが選択されてＬｏｗになるとセンスアンプ
ＳＡ０出力（例えばＨｉｇｈ）がサブリードデータ線Ｓ
Ｒ０１に出力される。このとき、ＭＮ８０１の入力はＬ
ｏｗであるため、サブリードデータ線ＳＲ０はＧＮＤに
ひかれることなくＨｉｇｈになり、読み出し用バッファ
ＭＮ８０２がＯＮする。この結果、リードデータバスが
ＧＮＤにひかれ、データが出力回路に到達する。読み出
し用バッファＭＮ８０２がＯＮするときは、リードデー
タバスをプリチャージしているＰＭＯＳ（ＭＰ８０３）
がＯＦＦするよう、プリチャージ制御信号ＰＲがＨｉｇ
ｈになっている。データが出力回路に到達後、プリチャ
ージ制御信号ＰＲがＬｏｗになりＭＰ８０３がＯＮし、
リードデータバスがプリチャージされる。このとき、Ｒ
Ｙ０Ｂが非選択（Ｈｉｇｈ）となり、ＭＰ８０１がＯＦ
Ｆ、ＭＮ８０１がＯＮして、サブリードデータ線ＳＲ０
１はセンスアンプＳＡ０出力と切り離され、ＧＮＤにひ
かれる。この結果、読み出し用バッファＭＮ８０２がＯ
ＦＦとなり、ＭＰ８０３からＭＮ８０１に余計な電流が
流れず、リードデータバスがプリチャージされる。
み出し用セレクタ及び読み出し用バッファの実施例であ
り、第１の実施例（図１）において、読み出し用セレク
タにセンスアンプが２つ接続している場合（図４）であ
る。つまり、読み出し用バッファの数が従来の半分にな
っている。図８において、読み出し用セレクタは、二つ
のＰＭＯＳ（ＭＰ８０１、ＭＰ８０２）と一つのＮＭＯ
Ｓ（ＭＮ８０１）から構成されている。ＭＰ８０１のゲ
ートにはRead/Write制御回路で生成されたRead制御信号
の反転信号対の一方ＲＹ０Ｂが入力され、ソースはセン
スアンプＳＡ０の出力に接続され、ドレインはサブリー
ドデータ線ＳＲ０に接続されている。ＭＰ８０２のゲー
トにはRead/Write制御回路で生成されたRead制御信号の
反転信号対の他方ＲＹ１Ｂが入力され、ソースはセンス
アンプＳＡ１の出力に接続され、ドレインはサブリード
データ線ＳＲ０に接続されている。ＭＮ８０１のゲート
にはRead制御信号の反転信号対の一方ＲＹ０Ｂと他方Ｒ
Ｙ１ＢのＡＮＤ論理をとった信号が入力され、ソースは
接地電位（ＧＮＤ）が接続され、ドレインはサブリード
データ線ＳＲ０が接続され、ＭＰ８０１、ＭＰ８０２の
ドレインと共通になっている。また、リードデータバス
をプリチャージ論理で動作させるため、読み出し用バッ
ファは一つのＮＭＯＳ（ＭＮ８０２）により構成されて
いる。ＭＮ８０２のゲートにはサブリードデータ線ＳＲ
０が入力され、ソースにはＧＮＤが接続され、ドレイン
にはリードデータバスが接続されている。上記センスア
ンプ及び読み出し用セレクタ、読み出し用バッファを１
リードブロック（ＲＢ（０））とすると、センスアンプ
ｎ個に対しｎ／２個のリードブロック（〜ＲＢ（ｎ／２
ー１））が存在する。このような構成の回路では、例え
ば、ＲＹ０Ｂが選択されてＬｏｗになるとセンスアンプ
ＳＡ０出力（例えばＨｉｇｈ）がサブリードデータ線Ｓ
Ｒ０１に出力される。このとき、ＭＮ８０１の入力はＬ
ｏｗであるため、サブリードデータ線ＳＲ０はＧＮＤに
ひかれることなくＨｉｇｈになり、読み出し用バッファ
ＭＮ８０２がＯＮする。この結果、リードデータバスが
ＧＮＤにひかれ、データが出力回路に到達する。読み出
し用バッファＭＮ８０２がＯＮするときは、リードデー
タバスをプリチャージしているＰＭＯＳ（ＭＰ８０３）
がＯＦＦするよう、プリチャージ制御信号ＰＲがＨｉｇ
ｈになっている。データが出力回路に到達後、プリチャ
ージ制御信号ＰＲがＬｏｗになりＭＰ８０３がＯＮし、
リードデータバスがプリチャージされる。このとき、Ｒ
Ｙ０Ｂが非選択（Ｈｉｇｈ）となり、ＭＰ８０１がＯＦ
Ｆ、ＭＮ８０１がＯＮして、サブリードデータ線ＳＲ０
１はセンスアンプＳＡ０出力と切り離され、ＧＮＤにひ
かれる。この結果、読み出し用バッファＭＮ８０２がＯ
ＦＦとなり、ＭＰ８０３からＭＮ８０１に余計な電流が
流れず、リードデータバスがプリチャージされる。
【００１８】例えば、０．４μｍＣＭＯＳプロセスを用
いた２ＭｂｉｔキャッシュＳＲＡＭにおいて、上記実施
例を適用すると、リードデータバスにつながる上記リー
ドブロック数は、従来の１６個（＝ｎ）から半分の８個
（＝ｎ／２）となる。つまり、リードデータバスにつな
がる読み出し用バッファ数が、従来の１６個から半分の
８個となり、センスアンプ出力から出力回路までのデー
タ転送の遅延時間を約０．２ｎｓ、約１５％高速化でき
る。また、この０．４μｍＣＭＯＳプロセスを用いた２
ＭｂｉｔキャッシュＳＲＡＭにおいては、レイアウトの
制約上、リードデータバスにつながる読み出し用バッフ
ァ数は８個が最適であった。
いた２ＭｂｉｔキャッシュＳＲＡＭにおいて、上記実施
例を適用すると、リードデータバスにつながる上記リー
ドブロック数は、従来の１６個（＝ｎ）から半分の８個
（＝ｎ／２）となる。つまり、リードデータバスにつな
がる読み出し用バッファ数が、従来の１６個から半分の
８個となり、センスアンプ出力から出力回路までのデー
タ転送の遅延時間を約０．２ｎｓ、約１５％高速化でき
る。また、この０．４μｍＣＭＯＳプロセスを用いた２
ＭｂｉｔキャッシュＳＲＡＭにおいては、レイアウトの
制約上、リードデータバスにつながる読み出し用バッフ
ァ数は８個が最適であった。
【００１９】図９は、第１の実施例（図１）における書
き込み用セレクタ及び書き込み用バッファの実施例であ
り、第１の実施例（図１）において、書き込み用セレク
タにコモンライトデータ線対が２つついている場合であ
る。つまり、書き込み用バッファの数が従来の半分にな
っている。図９において書き込み用セレクタは、４つの
ＮＭＯＳ（ＭＮ９０１、ＭＮ９０２、ＭＮ９０３、ＭＮ
９０４）で構成されている。ＭＮ９０１のゲートはRead
/Write制御回路で生成されたWrite制御信号対の一方Ｗ
Ｙ０が入力され、ソースにはサブライトデータ線対の一
方ＳＷ０１が接続され、ドレインにはコモンライトデー
タ線対の一方ＣＷＤ０が接続されている。ＭＮ９０２の
ゲートにＷＹ０が入力され、ＭＮ９０１のゲートと共通
になっており、ソースはサブライトデータ線対の他方Ｓ
Ｗ０１Ｂに接続され、ドレインはコモンライトデータ線
対の他方ＣＷＤ０Ｂに接続されている。ＭＮ９０３のゲ
ートはWrite制御信号対の他方ＷＹ１が入力され、ソー
スにはＳＷ０１が接続され、ドレインにはコモンライト
データ線対の一方ＣＷＤ１が接続されている。ＭＮ９０
４のゲートにＷＹ１が入力され、ＭＮ９０３のゲートと
共通になっており、ソースはＳＷ０１Ｂに接続され、ド
レインはコモンライトデータ線対の他方ＣＷＤ１Ｂに接
続されている。また、書き込み用バッファは、インバー
タ（ＩＮＶ９０１）と二つのＮＭＯＳ（ＭＮ９０５、Ｍ
Ｎ９０６）から構成されている。ＩＮＶ９０１の入力は
ライトデータバスが接続されている。ＭＮ９０５のゲー
トはＩＮＶ９０１の出力が接続され、ソースは接地電位
（ＧＮＤ）が接続され、ドレインはサブライトデータ線
対の一方ＳＷ０１が接続されＭＮ９０１、ＭＮ９０３の
ソースと共通になっている。ＭＮ９０６のゲートはライ
トデータバスが入力されＩＮＶ９０１の入力と共通にな
っており、ソースはＧＮＤと接続され、ドレインはサブ
ライトデータ線対の他方ＳＷ０１Ｂに接続されＭＮ９０
２、ＭＮ９０４のソースと共通になっている。さらに、
コモンライトデータ線対ＣＷＤ０、ＣＷＤ０Ｂは二つの
ＰＭＯＳ（ＭＰ９０１、ＭＰ９０２）によりＨｉｇｈ側
の電位が保証され、三つのＰＭＯＳ（ＭＰ９０３、ＭＰ
９０４、ＭＰ９０５）によりイコライズ及びプリチャー
ジされる。ＭＰ９０１のゲートにはコモンライトデータ
線対の一方ＣＷＤ０が入力され、ドレインはコモンライ
トデータ線対の他方ＣＷＤ０Ｂが接続されている。ＭＰ
９０２のゲートにはコモンライトデータ線対の他方ＣＷ
Ｄ０Ｂが入力され、ドレインはコモンライトデータ線対
の一方ＣＷＤ０が接続されている。ＭＰ９０１、ＭＰ９
０２のソースは共通であり、電源電圧（Ｖｄｄ）に接続
されている。ＭＰ９０３のソースとＭＰ９０４のドレイ
ンはコモンライトデータ線対の一方ＣＷＤ０に接続さ
れ、ＭＰ９０３のドレインとＭＰ９０５のドレインはコ
モンライトデータ線対の他方ＣＷＤ０Ｂに接続され、Ｍ
Ｐ９０４、ＭＰ９０５のソースはＶｄｄに接続され、Ｍ
Ｐ９０３、ＭＰ９０４、ＭＰ９０５のゲートはイコライ
ズ制御信号ＥＱに接続されている。同様に、コモンライ
トデータ線対ＣＷＤ１、ＣＷＤ１Ｂは二つのＰＭＯＳ
（ＭＰ９０６、ＭＰ９０７）によりＨｉｇｈ側の電位が
保証され、三つのＰＭＯＳ（ＭＰ９０８、ＭＰ９０９、
ＭＰ９１０）によりイコライズ及びプリチャージされ
る。 ＭＰ９０６のゲートにはコモンライトデータ線対
の一方ＣＷＤ１が入力され、ドレインはコモンライトデ
ータ線対の他方ＣＷＤ１Ｂが接続されている。ＭＰ９０
７のゲートにはコモンライトデータ線対の他方ＣＷＤ１
Ｂが入力され、ドレインはコモンライトデータ線対の一
方ＣＷＤ１が接続されている。ＭＰ９０６、ＭＰ９０７
のソースは共通であり、Ｖｄｄに接続されている。ＭＰ
９０８のソースとＭＰ９０９のドレインはコモンライト
データ線対の一方ＣＷＤ１に接続され、ＭＰ９０８のド
レインとＭＰ９１０のドレインはコモンライトデータ線
対の他方ＣＷＤ１Ｂに接続され、ＭＰ９０９、ＭＰ９１
０のソースはＶｄｄに接続され、ＭＰ９０８、ＭＰ９０
９、ＭＰ９１０のゲートはイコライズ制御信号ＥＱに接
続されている。上記書き込み用バッファ及び書き込み用
セレクタ、イコライズＰＭＯＳ、Ｈｉｇｈ電位を保証す
るＰＭＯＳを１ライトブロック（ＷＢ（０））とする
と、コモンライト線対ｎ個に対しｎ／２個のライトブロ
ック（〜ＷＢ（ｎ／２ー１））が存在する。このような
構成の回路では、例えば、ライトデータバスがＬｏｗに
なるとＭＮ９０４がＯＦＦすると共にＩＮＶ９０１の出
力がＨｉｇｈになりＭＮ９０３がＯＮし、サブライトデ
ータ線対の一方ＳＷ０１がＬｏｗになる。このとき、Wr
ite制御信号ＷＹ０が選択される（Ｈｉｇｈになる）
と、ＭＮ９０１、ＭＮ９０２がＯＮし、コモンライトデ
ータ線対（ＣＷＤ０、ＣＷＤ０Ｂ）とサブライトデータ
線対（ＳＷ０１、ＳＷ０１Ｂ）が接続される。このと
き、イコライズ制御信号ＥＱはＨｉｇｈであり、ＭＰ９
０３、ＭＰ９０４、ＭＰ９０５がＯＦＦしているため、
イコライズは解除されている。この結果、コモンライト
データ線対の一方ＣＷＤ０がＬｏｗになり、ＭＮ９０１
がＯＮし、コモンライトデータ線対の他方ＣＷＤ０Ｂは
Ｈｉｇｈに保持される。これらのデータがメモリセルに
書き込まれた後、Write制御信号ＷＹ０が非選択になり
(Ｌｏｗになり)、ＣＷＤ０、ＣＷＤ０ＢとＳＷ０１、Ｓ
Ｗ０１Ｂの接続がきれる。このとき、イコライズ制御信
号ＥＱがＬｏｗになり、ＭＰ９０３、ＭＰ９０４、ＭＰ
９０５がＯＮし、コモンライトデータ線対ＣＷＤ０、Ｃ
ＷＤ０ＢはＨｉｇｈにプリチャージされ、初期状態に戻
る。
き込み用セレクタ及び書き込み用バッファの実施例であ
り、第１の実施例（図１）において、書き込み用セレク
タにコモンライトデータ線対が２つついている場合であ
る。つまり、書き込み用バッファの数が従来の半分にな
っている。図９において書き込み用セレクタは、４つの
ＮＭＯＳ（ＭＮ９０１、ＭＮ９０２、ＭＮ９０３、ＭＮ
９０４）で構成されている。ＭＮ９０１のゲートはRead
/Write制御回路で生成されたWrite制御信号対の一方Ｗ
Ｙ０が入力され、ソースにはサブライトデータ線対の一
方ＳＷ０１が接続され、ドレインにはコモンライトデー
タ線対の一方ＣＷＤ０が接続されている。ＭＮ９０２の
ゲートにＷＹ０が入力され、ＭＮ９０１のゲートと共通
になっており、ソースはサブライトデータ線対の他方Ｓ
Ｗ０１Ｂに接続され、ドレインはコモンライトデータ線
対の他方ＣＷＤ０Ｂに接続されている。ＭＮ９０３のゲ
ートはWrite制御信号対の他方ＷＹ１が入力され、ソー
スにはＳＷ０１が接続され、ドレインにはコモンライト
データ線対の一方ＣＷＤ１が接続されている。ＭＮ９０
４のゲートにＷＹ１が入力され、ＭＮ９０３のゲートと
共通になっており、ソースはＳＷ０１Ｂに接続され、ド
レインはコモンライトデータ線対の他方ＣＷＤ１Ｂに接
続されている。また、書き込み用バッファは、インバー
タ（ＩＮＶ９０１）と二つのＮＭＯＳ（ＭＮ９０５、Ｍ
Ｎ９０６）から構成されている。ＩＮＶ９０１の入力は
ライトデータバスが接続されている。ＭＮ９０５のゲー
トはＩＮＶ９０１の出力が接続され、ソースは接地電位
（ＧＮＤ）が接続され、ドレインはサブライトデータ線
対の一方ＳＷ０１が接続されＭＮ９０１、ＭＮ９０３の
ソースと共通になっている。ＭＮ９０６のゲートはライ
トデータバスが入力されＩＮＶ９０１の入力と共通にな
っており、ソースはＧＮＤと接続され、ドレインはサブ
ライトデータ線対の他方ＳＷ０１Ｂに接続されＭＮ９０
２、ＭＮ９０４のソースと共通になっている。さらに、
コモンライトデータ線対ＣＷＤ０、ＣＷＤ０Ｂは二つの
ＰＭＯＳ（ＭＰ９０１、ＭＰ９０２）によりＨｉｇｈ側
の電位が保証され、三つのＰＭＯＳ（ＭＰ９０３、ＭＰ
９０４、ＭＰ９０５）によりイコライズ及びプリチャー
ジされる。ＭＰ９０１のゲートにはコモンライトデータ
線対の一方ＣＷＤ０が入力され、ドレインはコモンライ
トデータ線対の他方ＣＷＤ０Ｂが接続されている。ＭＰ
９０２のゲートにはコモンライトデータ線対の他方ＣＷ
Ｄ０Ｂが入力され、ドレインはコモンライトデータ線対
の一方ＣＷＤ０が接続されている。ＭＰ９０１、ＭＰ９
０２のソースは共通であり、電源電圧（Ｖｄｄ）に接続
されている。ＭＰ９０３のソースとＭＰ９０４のドレイ
ンはコモンライトデータ線対の一方ＣＷＤ０に接続さ
れ、ＭＰ９０３のドレインとＭＰ９０５のドレインはコ
モンライトデータ線対の他方ＣＷＤ０Ｂに接続され、Ｍ
Ｐ９０４、ＭＰ９０５のソースはＶｄｄに接続され、Ｍ
Ｐ９０３、ＭＰ９０４、ＭＰ９０５のゲートはイコライ
ズ制御信号ＥＱに接続されている。同様に、コモンライ
トデータ線対ＣＷＤ１、ＣＷＤ１Ｂは二つのＰＭＯＳ
（ＭＰ９０６、ＭＰ９０７）によりＨｉｇｈ側の電位が
保証され、三つのＰＭＯＳ（ＭＰ９０８、ＭＰ９０９、
ＭＰ９１０）によりイコライズ及びプリチャージされ
る。 ＭＰ９０６のゲートにはコモンライトデータ線対
の一方ＣＷＤ１が入力され、ドレインはコモンライトデ
ータ線対の他方ＣＷＤ１Ｂが接続されている。ＭＰ９０
７のゲートにはコモンライトデータ線対の他方ＣＷＤ１
Ｂが入力され、ドレインはコモンライトデータ線対の一
方ＣＷＤ１が接続されている。ＭＰ９０６、ＭＰ９０７
のソースは共通であり、Ｖｄｄに接続されている。ＭＰ
９０８のソースとＭＰ９０９のドレインはコモンライト
データ線対の一方ＣＷＤ１に接続され、ＭＰ９０８のド
レインとＭＰ９１０のドレインはコモンライトデータ線
対の他方ＣＷＤ１Ｂに接続され、ＭＰ９０９、ＭＰ９１
０のソースはＶｄｄに接続され、ＭＰ９０８、ＭＰ９０
９、ＭＰ９１０のゲートはイコライズ制御信号ＥＱに接
続されている。上記書き込み用バッファ及び書き込み用
セレクタ、イコライズＰＭＯＳ、Ｈｉｇｈ電位を保証す
るＰＭＯＳを１ライトブロック（ＷＢ（０））とする
と、コモンライト線対ｎ個に対しｎ／２個のライトブロ
ック（〜ＷＢ（ｎ／２ー１））が存在する。このような
構成の回路では、例えば、ライトデータバスがＬｏｗに
なるとＭＮ９０４がＯＦＦすると共にＩＮＶ９０１の出
力がＨｉｇｈになりＭＮ９０３がＯＮし、サブライトデ
ータ線対の一方ＳＷ０１がＬｏｗになる。このとき、Wr
ite制御信号ＷＹ０が選択される（Ｈｉｇｈになる）
と、ＭＮ９０１、ＭＮ９０２がＯＮし、コモンライトデ
ータ線対（ＣＷＤ０、ＣＷＤ０Ｂ）とサブライトデータ
線対（ＳＷ０１、ＳＷ０１Ｂ）が接続される。このと
き、イコライズ制御信号ＥＱはＨｉｇｈであり、ＭＰ９
０３、ＭＰ９０４、ＭＰ９０５がＯＦＦしているため、
イコライズは解除されている。この結果、コモンライト
データ線対の一方ＣＷＤ０がＬｏｗになり、ＭＮ９０１
がＯＮし、コモンライトデータ線対の他方ＣＷＤ０Ｂは
Ｈｉｇｈに保持される。これらのデータがメモリセルに
書き込まれた後、Write制御信号ＷＹ０が非選択になり
(Ｌｏｗになり)、ＣＷＤ０、ＣＷＤ０ＢとＳＷ０１、Ｓ
Ｗ０１Ｂの接続がきれる。このとき、イコライズ制御信
号ＥＱがＬｏｗになり、ＭＰ９０３、ＭＰ９０４、ＭＰ
９０５がＯＮし、コモンライトデータ線対ＣＷＤ０、Ｃ
ＷＤ０ＢはＨｉｇｈにプリチャージされ、初期状態に戻
る。
【００２０】例えば、０．４μｍＣＭＯＳプロセスを用
いた２ＭｂｉｔキャッシュＳＲＡＭにおいて、上記実施
例を適用すると、ライトデータバスにつながる上記ライ
トブロック数は、従来の１６個（＝ｎ）から半分の８個
（＝ｎ／２）となる。つまり、ライトデータバスにつな
がる書き込み用バッファ数が、従来の１６個から半分の
８個となり、入力回路から書き込み用バッファまでのデ
ータ転送の遅延時間が約０．１２ｎｓ、約１５％高速化
される。また、この０．４μｍＣＭＯＳプロセスを用い
た２ＭｂｉｔキャッシュＳＲＡＭにおいては、レイアウ
トの制約上、ライトデータバスにつながる書き込み用バ
ッファ数は８個が最適であった。
いた２ＭｂｉｔキャッシュＳＲＡＭにおいて、上記実施
例を適用すると、ライトデータバスにつながる上記ライ
トブロック数は、従来の１６個（＝ｎ）から半分の８個
（＝ｎ／２）となる。つまり、ライトデータバスにつな
がる書き込み用バッファ数が、従来の１６個から半分の
８個となり、入力回路から書き込み用バッファまでのデ
ータ転送の遅延時間が約０．１２ｎｓ、約１５％高速化
される。また、この０．４μｍＣＭＯＳプロセスを用い
た２ＭｂｉｔキャッシュＳＲＡＭにおいては、レイアウ
トの制約上、ライトデータバスにつながる書き込み用バ
ッファ数は８個が最適であった。
【００２１】以上、本発明の好適な実施の形態について
説明したが、本発明は前記実施の形態に限定されること
なく、本発明の精神を逸脱しない範囲内において種々の
設計変更をなし得ることは勿論である。
説明したが、本発明は前記実施の形態に限定されること
なく、本発明の精神を逸脱しない範囲内において種々の
設計変更をなし得ることは勿論である。
【００２２】
【発明の効果】前述した実施の形態から明らかなよう
に、本発明によれば、データバスにつながる読み出し用
及び書き込み用バッファ数を低減することによりセンス
アンプ出力から出力回路までのデータ転送の遅延時間及
び、入力回路から書き込み用バッファまでのデータ転送
の遅延時間を短縮できる。
に、本発明によれば、データバスにつながる読み出し用
及び書き込み用バッファ数を低減することによりセンス
アンプ出力から出力回路までのデータ転送の遅延時間及
び、入力回路から書き込み用バッファまでのデータ転送
の遅延時間を短縮できる。
【図１】本発明に係る半導体集積回路の一実施の形態を
示す回路構成図である。
示す回路構成図である。
【図２】従来の回路構成図である。
【図３】図２に示す従来の回路構成の一部を示す回路構
成図である。
成図である。
【図４】図１において、読み出し用セレクタ１個につき
にセンスアンプが２個、書き込み用セレクタ１個につき
コモンライトデータ線対が２つ接続している回路構成図
である。
にセンスアンプが２個、書き込み用セレクタ１個につき
コモンライトデータ線対が２つ接続している回路構成図
である。
【図５】本発明に係る半導体集積回路の第２の実施の形
態を示す回路構成図である。
態を示す回路構成図である。
【図６】本発明に係る半導体集積回路の第３の実施の形
態を示す回路構成図である。
態を示す回路構成図である。
【図７】本発明に係る半導体集積回路の第４の実施の形
態を示す回路構成図である。
態を示す回路構成図である。
【図８】図１に示した読み出し用セレクタ及び読み出し
用バッファの一実施の形態を示す回路図である。
用バッファの一実施の形態を示す回路図である。
【図９】図１に示した書き込み用セレクタ及び書き込み
用バッファの一実施の形態を示す回路図である。
用バッファの一実施の形態を示す回路図である。
ＭＰ８０１〜ＭＰ９１０…ＰＭＯＳトランジスタ、ＭＮ
８０１〜ＭＮ９０６…ＮＭＯＳトランジスタ、Ｖｄｄ…
電源電圧、ＧＮＤ…接地電圧 、ＳＡ０〜ＳＡ１…セン
スアンプ、ＳＲ０１…サブリードデータ線、ＲＹ０Ｂ，
ＲＹ１Ｂ…Read制御信号の反転信号、ＲＢ（０）〜ＲＢ
（ｎ／２ー１）…リードブロック、ＣＷＤ０，ＣＷＤ０
Ｂ，ＣＷＤ１，ＣＷＤ１Ｂ…コモンライトデータ線、Ｓ
Ｗ０１，ＳＷ０１Ｂ…サブライトデータ線、ＷＹ０，Ｗ
Ｙ１…Write制御信号、ＷＢ（０）〜ＷＢ（ｎ／２ー
１）…ライトブロック。
８０１〜ＭＮ９０６…ＮＭＯＳトランジスタ、Ｖｄｄ…
電源電圧、ＧＮＤ…接地電圧 、ＳＡ０〜ＳＡ１…セン
スアンプ、ＳＲ０１…サブリードデータ線、ＲＹ０Ｂ，
ＲＹ１Ｂ…Read制御信号の反転信号、ＲＢ（０）〜ＲＢ
（ｎ／２ー１）…リードブロック、ＣＷＤ０，ＣＷＤ０
Ｂ，ＣＷＤ１，ＣＷＤ１Ｂ…コモンライトデータ線、Ｓ
Ｗ０１，ＳＷ０１Ｂ…サブライトデータ線、ＷＹ０，Ｗ
Ｙ１…Write制御信号、ＷＢ（０）〜ＷＢ（ｎ／２ー
１）…ライトブロック。
フロントページの続き (72)発明者 福井 健一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 西尾 洋二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 平石 厚 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 森田 貞幸 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (8)
- 【請求項１】アドレスデータをデコードするデコーダ
と、上記デコーダのデコードに基づいて、所定の複数の
メモリセルに保持されているデータをビット線を介して
出力し、また、入力データをビット線を介して所定のメ
モリセルに書き込むメモリセルを複数有してなるメモリ
セルアレーと、出力された所定の複数のビット線からの
データの信号を増幅するセンスアンプと、上記センスア
ンプの複数の出力から上記デコーダのデコードに基づい
て、１つの出力を選択する読み出し用セレクタと、上記
読み出し用セレクタの出力であるサブリードデータ線の
データをリードデータバスに伝える読み出し用バッファ
と、上記リードデータバスのデータを出力する出力回路
と、入力データをライトデータバスに伝える入力回路
と、上記ライトデータバスのデータをサブライトデータ
線に伝える書き込みバッファと、上記サブライトデータ
線のデータを上記デコーダのデコードに基づいて、ビッ
ト線に伝える書き込み用セレクタとを有することを特徴
とする半導体集積回路。 - 【請求項２】上記アドレスデコーダが、Xアドレスをデ
コードするXデコーダと、YアドレスをデコードするYデ
コーダからなる請求項１記載の半導体集積回路。 - 【請求項３】上記リードデータバスとライトデータバス
が共通である請求項１または２記載の半導体集積回路。 - 【請求項４】上記センスアンプと読み出し用セレクタの
間に、センスアンプ出力をラッチする回路を有してなる
請求項１及び２、３のうちいずれかに記載の半導体集積
回路。 - 【請求項５】上記読み出し用セレクタは、各ゲートが上
記デコーダのデコードに基づくデコード信号の反転信号
と接続され、各ソースが上記センスアンプ出力または上
記ラッチ出力に接続され、各ドレインが上記サブリード
データ線に接続されて共通になっている複数のＰＭＯＳ
と、ゲートが上記複数のＰＭＯＳのゲートに入力される
信号の全てに対しＡＮＤ論理をとった信号に接続され、
ソースが第１の電源に接続され、ドレインが上記サブリ
ードデータ線に接続される第１のＮＭＯＳとからなる請
求項１及び２、３、４のうちいずれかに記載の半導体集
積回路。 - 【請求項６】上記読み出し用セレクタにつながる読み出
し用バッファは、ゲートが上記サブリードデータ線に接
続され、ソースが第１の電源に接続され、ドレインがリ
ードデータバスまたは、リード、ライト共通のデータバ
スに接続される第２のＮＭＯＳからなる請求項１及び
２、３、４、５のうちいずれかに記載の半導体集積回
路。 - 【請求項７】上記書き込み用セレクタは、複数のＮＭＯ
Ｓ対からなり、上記複数のＮＭＯＳ対のゲートは共通と
なっており、上記デコーダのデコードに基づいたデコー
ド信号が接続され、ソース対はサブライトデータ線対に
接続されてそれぞれ共通になっており、ドレイン対は複
数のビット線対に接続するコモンデータ線対に接続され
ている請求項１及び２、３、４、５、６のうちいずれか
に記載の半導体集積回路。 - 【請求項８】上記書き込み用セレクタにつながる書き込
み用バッファは、入力がライトデータバスまたは、リー
ド、ライト共通のデータバスである第１のインバータ
と、ゲートが上記第１のインバータの出力に接続され、
ソースが接地電位に接続され、ドレインが上記サブライ
トデータ線対の一方に接続された第３のＮＭＯＳと、ソ
ースが第１の電源に接続され、ドレインが上記サブライ
トデータ線対の他方に接続された第４のＮＭＯＳとから
なる請求項１及び２、３、４、５、６、７のうちいずれ
かに記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20417597A JP3599963B2 (ja) | 1997-07-30 | 1997-07-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20417597A JP3599963B2 (ja) | 1997-07-30 | 1997-07-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1145582A true JPH1145582A (ja) | 1999-02-16 |
| JP3599963B2 JP3599963B2 (ja) | 2004-12-08 |
Family
ID=16486090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20417597A Expired - Fee Related JP3599963B2 (ja) | 1997-07-30 | 1997-07-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3599963B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421905B1 (ko) * | 2001-05-15 | 2004-03-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP2004192803A (ja) * | 2004-03-02 | 2004-07-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2004199867A (ja) * | 2004-03-02 | 2004-07-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2008545226A (ja) * | 2005-07-01 | 2008-12-11 | ピイ・エイ・セミ・インコーポレーテッド | 論理回路電源電圧と異なるメモリ用の別の電源電圧を有する集積回路 |
| JP2009129995A (ja) * | 2007-11-20 | 2009-06-11 | Elpida Memory Inc | 半導体記憶装置 |
-
1997
- 1997-07-30 JP JP20417597A patent/JP3599963B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421905B1 (ko) * | 2001-05-15 | 2004-03-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP2004192803A (ja) * | 2004-03-02 | 2004-07-08 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2004199867A (ja) * | 2004-03-02 | 2004-07-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2008545226A (ja) * | 2005-07-01 | 2008-12-11 | ピイ・エイ・セミ・インコーポレーテッド | 論理回路電源電圧と異なるメモリ用の別の電源電圧を有する集積回路 |
| US8625368B2 (en) | 2005-07-01 | 2014-01-07 | Apple Inc. | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage |
| US8848463B2 (en) | 2005-07-01 | 2014-09-30 | Apple Inc. | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage |
| US9129708B2 (en) | 2005-07-01 | 2015-09-08 | Apple Inc. | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage |
| US9343139B2 (en) | 2005-07-01 | 2016-05-17 | Apple Inc. | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage |
| US9672901B2 (en) | 2005-07-01 | 2017-06-06 | Apple Inc. | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage |
| US10482952B2 (en) | 2005-07-01 | 2019-11-19 | Apple Inc. | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage |
| US10490265B2 (en) | 2005-07-01 | 2019-11-26 | Apple Inc. | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage |
| JP2009129995A (ja) * | 2007-11-20 | 2009-06-11 | Elpida Memory Inc | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3599963B2 (ja) | 2004-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100381968B1 (ko) | 고속동작용디램 | |
| US4943944A (en) | Semiconductor memory using dynamic ram cells | |
| KR0177776B1 (ko) | 고집적 반도체 메모리 장치의 데이타 센싱회로 | |
| US6614710B2 (en) | Semiconductor memory device and data read method thereof | |
| US6078542A (en) | Semiconductor memory device implementing multi-bank configuration with reduced number of signal lines | |
| US7035161B2 (en) | Semiconductor integrated circuit | |
| JPS63200391A (ja) | スタテイツク型半導体メモリ | |
| JPH09265775A (ja) | 半導体記憶装置 | |
| US20040037139A1 (en) | Semiconductor memory | |
| US6108254A (en) | Dynamic random access memory having continuous data line equalization except at address transition during data reading | |
| US6320806B1 (en) | Input/output line precharge circuit and semiconductor memory device adopting the same | |
| EP1398785B1 (en) | Semiconductor memory | |
| JPS61160898A (ja) | 半導体記憶装置 | |
| EP1035548A1 (en) | Synchronous semiconductor memory device | |
| US5387827A (en) | Semiconductor integrated circuit having logic gates | |
| US5295104A (en) | Integrated circuit with precharged internal data bus | |
| US5067109A (en) | Data output buffer circuit for a SRAM | |
| JP3599963B2 (ja) | 半導体集積回路 | |
| CN101023237B (zh) | 具有数据保持锁存器的存储器设备及其操作方法 | |
| KR100322544B1 (ko) | 반도체 메모리 장치의 칼럼 디코더 | |
| US5257226A (en) | Integrated circuit with self-biased differential data lines | |
| KR20000045361A (ko) | 워드라인 구동장치 | |
| CN116547754B (zh) | 具有列多路复用器的突发模式存储器 | |
| US7345927B2 (en) | Semiconductor integrated circuit device | |
| US6597201B1 (en) | Dynamic predecoder circuitry for memory circuits |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040213 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040308 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040316 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040427 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040914 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040915 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090924 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |