JPH1145892A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1145892A JPH1145892A JP14749298A JP14749298A JPH1145892A JP H1145892 A JPH1145892 A JP H1145892A JP 14749298 A JP14749298 A JP 14749298A JP 14749298 A JP14749298 A JP 14749298A JP H1145892 A JPH1145892 A JP H1145892A
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Abstract
(57)【要約】 （修正有）
【課題】 サファイアやＳｉＣなどの固く安定な単結晶
基板上にＧａＮ系半導体素子を形成する場合、基板の薄
板化や貫通孔形成により高出力化や高周波動作化を可能
にし、または前記基板上にＧａＮ系発光素子を形成する
際に、素子の動作電圧を低減できる半導体装置及びその
製造方法を提供する。 【解決手段】 サファイア基板１表面にＧａＮ系半導体
層２を成長させＧａＮ系ＦＥＴ３を形成後、ダイヤモン
ド砥粒スラリーを用いて粒径を順次小さくしつつ、基板
裏面を研摩して基板を１００μｍ以下に薄くし、リン酸
液などで裏面をエッチして研摩歪層を除去する。次に基
板の裏面を同様なエッチング液でエッチして貫通孔８を
形成し、この貫通孔の底部のＧａＮ系半導体層２をＲＩ
Ｅ法でエッチング除去し、ＧａＮ系ＦＥＴ３のソースと
電気的に接続されたＡｕパッド４を露出させた後、貫通
孔を通じてＡｕパッドに接続さたＡｕ厚膜を形成する。
基板上にＧａＮ系半導体素子を形成する場合、基板の薄
板化や貫通孔形成により高出力化や高周波動作化を可能
にし、または前記基板上にＧａＮ系発光素子を形成する
際に、素子の動作電圧を低減できる半導体装置及びその
製造方法を提供する。 【解決手段】 サファイア基板１表面にＧａＮ系半導体
層２を成長させＧａＮ系ＦＥＴ３を形成後、ダイヤモン
ド砥粒スラリーを用いて粒径を順次小さくしつつ、基板
裏面を研摩して基板を１００μｍ以下に薄くし、リン酸
液などで裏面をエッチして研摩歪層を除去する。次に基
板の裏面を同様なエッチング液でエッチして貫通孔８を
形成し、この貫通孔の底部のＧａＮ系半導体層２をＲＩ
Ｅ法でエッチング除去し、ＧａＮ系ＦＥＴ３のソースと
電気的に接続されたＡｕパッド４を露出させた後、貫通
孔を通じてＡｕパッドに接続さたＡｕ厚膜を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、窒化ガリウム（ＧａＮ）
などの窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導
体装置およびその製造方法に関する。
びその製造方法に関し、特に、窒化ガリウム（ＧａＮ）
などの窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた半導
体装置およびその製造方法に関する。
【０００２】
【従来の技術】ＧａＮを主成分とする窒化物系ＩＩＩ−
Ｖ族化合物半導体（以下「ＧａＮ系半導体」ともいう）
は直接遷移半導体であり、その禁制帯幅は１．９〜６．
２ｅＶに亘り、可視領域から紫外線領域に及ぶ半導体発
光素子の実現が理論上可能であるため、このＧａＮ系半
導体を用いた半導体発光素子の開発が活発に進められて
いる。このＧａＮ系半導体はまた、電子走行素子の材料
としても大きな可能性を持っている。すなわち、ＧａＮ
の飽和電子速度は約２．０×１０7 ｃｍ／ｓとＳｉ、Ｇ
ａＡｓおよびＳｉＣに比べて大きく、また、破壊電界は
５×１０6 Ｖ／ｃｍとダイヤモンドに次ぐ大きさを持っ
ている。このような理由により、ＧａＮ系半導体は高周
波、大電力用半導体素子の材料として大きな可能性を持
つことが予想されてきた。
Ｖ族化合物半導体（以下「ＧａＮ系半導体」ともいう）
は直接遷移半導体であり、その禁制帯幅は１．９〜６．
２ｅＶに亘り、可視領域から紫外線領域に及ぶ半導体発
光素子の実現が理論上可能であるため、このＧａＮ系半
導体を用いた半導体発光素子の開発が活発に進められて
いる。このＧａＮ系半導体はまた、電子走行素子の材料
としても大きな可能性を持っている。すなわち、ＧａＮ
の飽和電子速度は約２．０×１０7 ｃｍ／ｓとＳｉ、Ｇ
ａＡｓおよびＳｉＣに比べて大きく、また、破壊電界は
５×１０6 Ｖ／ｃｍとダイヤモンドに次ぐ大きさを持っ
ている。このような理由により、ＧａＮ系半導体は高周
波、大電力用半導体素子の材料として大きな可能性を持
つことが予想されてきた。
【０００３】このＧａＮ系半導体を用いたトランジスタ
を製造するには、化学気相成長（ＣＶＤ）法や分子線エ
ピタキシー（ＭＢＥ）法によりＧａＮ系半導体を成長さ
せる必要があるが、この際の基板としてはサファイア基
板がよく用いられる。ところが、ＧａＮの熱伝導率は室
温で１．３Ｗ／ｃｍＫと、ＧａＡｓの室温での熱伝導率
０．３Ｗ／ｃｍＫより大きいものの、サファイアの熱伝
導率は室温で０．４Ｗ／ｃｍＫとＧａＡｓ並みであり、
ＳｉＣの室温での熱伝導率４．９Ｗ／ｃｍＫに比べると
約１／１２と小さいため、特に、サファイア基板上にＧ
ａＮ系半導体を成長させて高出力用のＧａＮ系電界効果
トランジスタ（ＦＥＴ）を作った場合には、動作時の熱
放出が悪く、特性劣化が生じることが指摘されている
（(1)Inst.Phys.Conf.Ser.,No.142,765(1996))。このた
め、ＧａＮ系ＦＥＴの高出力化のためには、熱放出特性
の向上を図る必要がある。一方、このＧａＮ系ＦＥＴを
高周波動作させる場合には、ソースインダクタンスの低
減が必要となる。
を製造するには、化学気相成長（ＣＶＤ）法や分子線エ
ピタキシー（ＭＢＥ）法によりＧａＮ系半導体を成長さ
せる必要があるが、この際の基板としてはサファイア基
板がよく用いられる。ところが、ＧａＮの熱伝導率は室
温で１．３Ｗ／ｃｍＫと、ＧａＡｓの室温での熱伝導率
０．３Ｗ／ｃｍＫより大きいものの、サファイアの熱伝
導率は室温で０．４Ｗ／ｃｍＫとＧａＡｓ並みであり、
ＳｉＣの室温での熱伝導率４．９Ｗ／ｃｍＫに比べると
約１／１２と小さいため、特に、サファイア基板上にＧ
ａＮ系半導体を成長させて高出力用のＧａＮ系電界効果
トランジスタ（ＦＥＴ）を作った場合には、動作時の熱
放出が悪く、特性劣化が生じることが指摘されている
（(1)Inst.Phys.Conf.Ser.,No.142,765(1996))。このた
め、ＧａＮ系ＦＥＴの高出力化のためには、熱放出特性
の向上を図る必要がある。一方、このＧａＮ系ＦＥＴを
高周波動作させる場合には、ソースインダクタンスの低
減が必要となる。
【０００４】従来、ＧａＡｓ系ＦＥＴにおいては、ソー
スインダクタンスの低減による高周波動作化、高出力化
のための基礎技術として、ＧａＡｓ基板の薄化技術と、
ＧａＡｓ基板に貫通穴（ビアホール）を形成し、この貫
通穴を通じて基板裏面側からソースに対して電気的接続
を行う技術とがある。これらの技術の概略を説明する
と、次の通りである（(2) ＧａＡｓ電界効果トランジス
タの基礎、電子情報通信学会、平成４年、p.207 、(3)
米国特許第４０１５２７８号、(4)Int.ElectronDevice
Meet.,Tech.Dig.,676(1981)) 。
スインダクタンスの低減による高周波動作化、高出力化
のための基礎技術として、ＧａＡｓ基板の薄化技術と、
ＧａＡｓ基板に貫通穴（ビアホール）を形成し、この貫
通穴を通じて基板裏面側からソースに対して電気的接続
を行う技術とがある。これらの技術の概略を説明する
と、次の通りである（(2) ＧａＡｓ電界効果トランジス
タの基礎、電子情報通信学会、平成４年、p.207 、(3)
米国特許第４０１５２７８号、(4)Int.ElectronDevice
Meet.,Tech.Dig.,676(1981)) 。
【０００５】すなわち、まず、ＧａＡｓ基板を薄化する
ためには、ＳｉＣやアルミナの砥粒研磨材を用いて一次
ラッピングを行った後、ＣｅＯ2 、ＺｒＯ2 、ＣｒＯ2
などの粒径１μｍ以下の砥粒を用いて合成樹脂や人工皮
革などの軟質ポリッシャ上でポリッシングを行い、ラッ
ピングによる加工歪を除去する。これだけで残りの加工
歪の深さは１０μｍ以下となるが、ウエットエッチング
により追加加工がなされることもある。次に、ＧａＡｓ
基板への貫通穴の形成に関しては、ＧａＡｓは硫酸／過
酸化水素溶液またはアルカリ溶液のどちらによっても容
易に溶解されるので、基本的にはこれらの溶液をエッチ
ング液として用いたウエットエッチングだけでも貫通穴
の形成が可能であるが、このウエットエッチングではサ
イドエッチングが大きく、貫通穴の形状制御が困難であ
るため、通常は反応性イオンエッチング（ＲＩＥ）法や
イオンミリング法などが用いられる。ＲＩＥ法を用いて
貫通穴を形成するときには、エッチングガスとしてＣＣ
ｌ2 Ｆ2 とＨｅとの混合ガスを用い、エッチングマスク
として酸化シリコン（ＳｉＯ2 ）膜または有機レジスト
膜を用いることにより、５０〜１００μｍ／ｈｒの高い
エッチング速度が得られ、容易に貫通穴を形成すること
ができる。このようにＧａＡｓ基板は機械的にも化学的
にも加工が容易であるため、基板の薄化および基板への
貫通穴の形成によりＧａＡｓ系ＦＥＴの高周波動作化、
高出力化がすでに実現されている。
ためには、ＳｉＣやアルミナの砥粒研磨材を用いて一次
ラッピングを行った後、ＣｅＯ2 、ＺｒＯ2 、ＣｒＯ2
などの粒径１μｍ以下の砥粒を用いて合成樹脂や人工皮
革などの軟質ポリッシャ上でポリッシングを行い、ラッ
ピングによる加工歪を除去する。これだけで残りの加工
歪の深さは１０μｍ以下となるが、ウエットエッチング
により追加加工がなされることもある。次に、ＧａＡｓ
基板への貫通穴の形成に関しては、ＧａＡｓは硫酸／過
酸化水素溶液またはアルカリ溶液のどちらによっても容
易に溶解されるので、基本的にはこれらの溶液をエッチ
ング液として用いたウエットエッチングだけでも貫通穴
の形成が可能であるが、このウエットエッチングではサ
イドエッチングが大きく、貫通穴の形状制御が困難であ
るため、通常は反応性イオンエッチング（ＲＩＥ）法や
イオンミリング法などが用いられる。ＲＩＥ法を用いて
貫通穴を形成するときには、エッチングガスとしてＣＣ
ｌ2 Ｆ2 とＨｅとの混合ガスを用い、エッチングマスク
として酸化シリコン（ＳｉＯ2 ）膜または有機レジスト
膜を用いることにより、５０〜１００μｍ／ｈｒの高い
エッチング速度が得られ、容易に貫通穴を形成すること
ができる。このようにＧａＡｓ基板は機械的にも化学的
にも加工が容易であるため、基板の薄化および基板への
貫通穴の形成によりＧａＡｓ系ＦＥＴの高周波動作化、
高出力化がすでに実現されている。
【０００６】
【発明が解決しようとする課題】しかしながら、ＧａＡ
ｓ系ＦＥＴにおいて用いられている上述のような基板の
薄化および基板への貫通穴の形成の技術をＧａＮ系ＦＥ
Ｔに適用することは困難である。すなわち、すでに述べ
たように、ＧａＮ系ＦＥＴの製造にはサファイア基板が
よく用いられるが、サファイアはＧａＡｓに比べてはる
かに固いため、上述の従来のラッピング技術を用いてサ
ファイア基板を薄化することは極めて困難であり、無理
やりラッピングで薄化すると、ラッピング歪により基板
自身が素子側の主面側が凹となるように大きく反ってし
まい、遂には破壊に至ってしまう。また、サファイア基
板への貫通穴の形成についても、サファイアは化学的に
極めて安定であるため、ウエットエッチングは有効なエ
ッチング液がなく不可能であり、また、ＲＩＥ法による
ドライエッチングは、エッチング速度が高々数μｍ／ｈ
ｒと非常に小さく、しかも選択エッチングを行うための
選択性を有するエッチングマスクがないため、いずれの
方法によっても、貫通穴の形成は事実上不可能である。
このように、サファイア基板上にＧａＮ系ＦＥＴを形成
する場合には、基板の薄化および貫通穴の形成により高
周波動作化、高出力化を図ることは困難であった。
ｓ系ＦＥＴにおいて用いられている上述のような基板の
薄化および基板への貫通穴の形成の技術をＧａＮ系ＦＥ
Ｔに適用することは困難である。すなわち、すでに述べ
たように、ＧａＮ系ＦＥＴの製造にはサファイア基板が
よく用いられるが、サファイアはＧａＡｓに比べてはる
かに固いため、上述の従来のラッピング技術を用いてサ
ファイア基板を薄化することは極めて困難であり、無理
やりラッピングで薄化すると、ラッピング歪により基板
自身が素子側の主面側が凹となるように大きく反ってし
まい、遂には破壊に至ってしまう。また、サファイア基
板への貫通穴の形成についても、サファイアは化学的に
極めて安定であるため、ウエットエッチングは有効なエ
ッチング液がなく不可能であり、また、ＲＩＥ法による
ドライエッチングは、エッチング速度が高々数μｍ／ｈ
ｒと非常に小さく、しかも選択エッチングを行うための
選択性を有するエッチングマスクがないため、いずれの
方法によっても、貫通穴の形成は事実上不可能である。
このように、サファイア基板上にＧａＮ系ＦＥＴを形成
する場合には、基板の薄化および貫通穴の形成により高
周波動作化、高出力化を図ることは困難であった。
【０００７】以上はサファイア基板上にＧａＮ系ＦＥＴ
を形成する場合についてであるが、この問題は、サファ
イア基板と同様に極めて固く、化学的にも安定なＳｉＣ
基板などの上にＧａＮ系ＦＥＴを形成する場合にも、同
様に存在するものである。
を形成する場合についてであるが、この問題は、サファ
イア基板と同様に極めて固く、化学的にも安定なＳｉＣ
基板などの上にＧａＮ系ＦＥＴを形成する場合にも、同
様に存在するものである。
【０００８】一方、図１４は従来のＧａＮ系半導体レー
ザを示す。図１４に示すように、このＧａＮ系半導体レ
ーザにおいては、ｃ面サファイア基板１０１上に、Ｇａ
Ｎバッファ層１０２、ｎ型ＧａＮコンタクト層１０３、
ｎ型ＡｌＧａＮクラッド層１０４、ｎ型ＧａＮ光導波層
１０５、Ｇａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重量子
井戸構造の活性層１０６、ｐ型ＧａＮ光導波層１０７、
ｐ型ＡｌＧａＮクラッド層１０８およびｐ型ＧａＮコン
タクト層１０９が順次積層されている。ｎ型ＧａＮコン
タクト層１０３の上層部、ｎ型ＡｌＧａＮクラッド層１
０４、ｎ型ＧａＮ光導波層１０５、Ｇａ1-x Ｉｎx Ｎ／
Ｇａ1-y Ｉｎy Ｎ多重量子井戸構造の活性層１０６、ｐ
型ＧａＮ光導波層１０７、ｐ型ＡｌＧａＮクラッド層１
０８およびｐ型ＧａＮコンタクト層１０９は所定幅のメ
サ形状を有する。そして、ｐ型ＧａＮコンタクト層１０
９上にｐ側電極１１０がオーミックコンタクトして設け
られているとともに、メサ部に隣接する部分におけるｎ
型ＧａＮコンタクト層１０３上にｎ側電極１１１がオー
ミックコンタクトして設けられている。
ザを示す。図１４に示すように、このＧａＮ系半導体レ
ーザにおいては、ｃ面サファイア基板１０１上に、Ｇａ
Ｎバッファ層１０２、ｎ型ＧａＮコンタクト層１０３、
ｎ型ＡｌＧａＮクラッド層１０４、ｎ型ＧａＮ光導波層
１０５、Ｇａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重量子
井戸構造の活性層１０６、ｐ型ＧａＮ光導波層１０７、
ｐ型ＡｌＧａＮクラッド層１０８およびｐ型ＧａＮコン
タクト層１０９が順次積層されている。ｎ型ＧａＮコン
タクト層１０３の上層部、ｎ型ＡｌＧａＮクラッド層１
０４、ｎ型ＧａＮ光導波層１０５、Ｇａ1-x Ｉｎx Ｎ／
Ｇａ1-y Ｉｎy Ｎ多重量子井戸構造の活性層１０６、ｐ
型ＧａＮ光導波層１０７、ｐ型ＡｌＧａＮクラッド層１
０８およびｐ型ＧａＮコンタクト層１０９は所定幅のメ
サ形状を有する。そして、ｐ型ＧａＮコンタクト層１０
９上にｐ側電極１１０がオーミックコンタクトして設け
られているとともに、メサ部に隣接する部分におけるｎ
型ＧａＮコンタクト層１０３上にｎ側電極１１１がオー
ミックコンタクトして設けられている。
【０００９】しかしながら、この図１４に示す従来のＧ
ａＮ系半導体レーザにおいては、ｎ側電極１１１がメサ
部に隣接する部分におけるｎ型ＧａＮコンタクト層１０
３上に設けられていることにより、動作時にｐ側電極１
１０とｎ側電極１１１との間に流す電流はｎ型ＧａＮコ
ンタクト層１０３に沿って流す必要があるため、電流通
路の長さが長くなり、これが動作電圧の増大を招いてい
た。また、このＧａＮ系半導体レーザは、ｐ側電極１１
０およびｎ側電極１１１とも基板の同じ側に設けられた
構造であるため、ｐ側電極を基板表面に設け、ｎ側電極
を基板裏面に設けるＧａＡｓ系半導体レーザなどの組み
立てに用いられる装置を使用することができないことか
ら、専用の組み立て装置が必要であり、これが製造コス
トの増大を招いていた。
ａＮ系半導体レーザにおいては、ｎ側電極１１１がメサ
部に隣接する部分におけるｎ型ＧａＮコンタクト層１０
３上に設けられていることにより、動作時にｐ側電極１
１０とｎ側電極１１１との間に流す電流はｎ型ＧａＮコ
ンタクト層１０３に沿って流す必要があるため、電流通
路の長さが長くなり、これが動作電圧の増大を招いてい
た。また、このＧａＮ系半導体レーザは、ｐ側電極１１
０およびｎ側電極１１１とも基板の同じ側に設けられた
構造であるため、ｐ側電極を基板表面に設け、ｎ側電極
を基板裏面に設けるＧａＡｓ系半導体レーザなどの組み
立てに用いられる装置を使用することができないことか
ら、専用の組み立て装置が必要であり、これが製造コス
トの増大を招いていた。
【００１０】したがって、この発明の目的は、サファイ
ア基板やＳｉＣ基板などの固く、化学的にも安定な単結
晶基板上に窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた
素子を形成する場合に、基板の薄化および／または基板
への貫通穴の形成により、高周波動作化および／または
高出力化を図ることができる半導体装置およびこのよう
な半導体装置を容易に製造することができる半導体装置
の製造方法を提供することにある。
ア基板やＳｉＣ基板などの固く、化学的にも安定な単結
晶基板上に窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた
素子を形成する場合に、基板の薄化および／または基板
への貫通穴の形成により、高周波動作化および／または
高出力化を図ることができる半導体装置およびこのよう
な半導体装置を容易に製造することができる半導体装置
の製造方法を提供することにある。
【００１１】この発明の他の目的は、サファイア基板な
どの非導電性の単結晶基板上に窒化物系ＩＩＩ−Ｖ族化
合物半導体を用いた発光素子を形成する場合に、基板へ
の貫通穴の形成により、その発光素子の動作電圧の低減
および製造コストの低減を図ることができる半導体装置
およびこのような半導体装置を容易に製造することがで
きる半導体装置の製造方法を提供することにある。
どの非導電性の単結晶基板上に窒化物系ＩＩＩ−Ｖ族化
合物半導体を用いた発光素子を形成する場合に、基板へ
の貫通穴の形成により、その発光素子の動作電圧の低減
および製造コストの低減を図ることができる半導体装置
およびこのような半導体装置を容易に製造することがで
きる半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明者は、従来技術が
有する上述の課題を解決すべく、鋭意検討を行った。以
下にその概要を説明する。
有する上述の課題を解決すべく、鋭意検討を行った。以
下にその概要を説明する。
【００１３】ＧａＮ系半導体を用いた素子がすでに形成
されているサファイア基板を薄化するにあたっては、解
決すべき問題がある。その第１は、ラッピングなどの手
法を用いてサファイア基板を薄化していく過程で、基板
表面側の素子に損傷を与えずに、しかも加工歪を最小限
に抑えて、さらには基板の反りや破壊を防ぎつつ、十分
に薄く、具体的には厚さ約１００μｍ以下、例えば数１
０μｍ以下まで薄化することである。また、サファイア
基板を用いる場合には、ＧａＡｓ基板を用いる場合と異
なり、最終的には薄化した基板の歪をほとんど除去して
おかないと、反りにより後の工程に支障が出る。第２
に、サファイア基板の所望の場所に貫通穴を形成するの
に最適な加工方法を見い出すことである。サファイアの
ウエットエッチング法としては、９００℃程度の溶融硼
砂を用いる方法や４００℃程度の溶融リン酸を用いる方
法が知られている。本発明者は、これらの方法がサファ
イア基板への貫通穴の形成技術として適用可能であるか
どうかを調べた。また、そのときのエッチングマスクの
材料としてはどのようなものが可能であるかどうかにつ
いても調べた。さらに、このようなエッチングマスクを
用いないで貫通穴を形成する新しい簡単な方法があるか
どうかをも検討した。
されているサファイア基板を薄化するにあたっては、解
決すべき問題がある。その第１は、ラッピングなどの手
法を用いてサファイア基板を薄化していく過程で、基板
表面側の素子に損傷を与えずに、しかも加工歪を最小限
に抑えて、さらには基板の反りや破壊を防ぎつつ、十分
に薄く、具体的には厚さ約１００μｍ以下、例えば数１
０μｍ以下まで薄化することである。また、サファイア
基板を用いる場合には、ＧａＡｓ基板を用いる場合と異
なり、最終的には薄化した基板の歪をほとんど除去して
おかないと、反りにより後の工程に支障が出る。第２
に、サファイア基板の所望の場所に貫通穴を形成するの
に最適な加工方法を見い出すことである。サファイアの
ウエットエッチング法としては、９００℃程度の溶融硼
砂を用いる方法や４００℃程度の溶融リン酸を用いる方
法が知られている。本発明者は、これらの方法がサファ
イア基板への貫通穴の形成技術として適用可能であるか
どうかを調べた。また、そのときのエッチングマスクの
材料としてはどのようなものが可能であるかどうかにつ
いても調べた。さらに、このようなエッチングマスクを
用いないで貫通穴を形成する新しい簡単な方法があるか
どうかをも検討した。
【００１４】さて、サファイア基板のような固い材料か
らなる基板の場合、ラッピング用の砥粒研磨材として
は、ダイヤモンド粉しかないと考えられる。一般に、ラ
ッピングによる加工変質層あるいは歪層の厚さは、使用
する砥粒の粒径の数倍程度はある。したがって、例え
ば、２０ｎｍ程度の厚さまで薄化するとすると、薄化前
のサファイア基板の厚さは一般に約４００μｍ前後であ
るので、薄化するには、まず、例えば粒径３０μｍのダ
イヤモンド砥粒研磨材を含む研磨液を用いて、約２００
μｍの厚さまでラッピングする。この場合、これ以上薄
化すると、残りの基板に占める歪層の割合が大きくな
り、大きな歪により反りや破壊を招く。次に、ダイヤモ
ンド砥粒の粒径をより小さく、例えば１０μｍとし、例
えば１００μｍ程度の厚さまでラッピングする。これに
よって、前回のラッピングの際に発生した歪層は除去す
ることができるが、新たに数１０μｍの厚さの歪層が発
生する。そこで、次に、例えば、粒径約１μｍの砥粒研
磨材を含む研磨液を用いて、４０μｍ程度の厚さまでラ
ッピングまたはポリッシングを行う。
らなる基板の場合、ラッピング用の砥粒研磨材として
は、ダイヤモンド粉しかないと考えられる。一般に、ラ
ッピングによる加工変質層あるいは歪層の厚さは、使用
する砥粒の粒径の数倍程度はある。したがって、例え
ば、２０ｎｍ程度の厚さまで薄化するとすると、薄化前
のサファイア基板の厚さは一般に約４００μｍ前後であ
るので、薄化するには、まず、例えば粒径３０μｍのダ
イヤモンド砥粒研磨材を含む研磨液を用いて、約２００
μｍの厚さまでラッピングする。この場合、これ以上薄
化すると、残りの基板に占める歪層の割合が大きくな
り、大きな歪により反りや破壊を招く。次に、ダイヤモ
ンド砥粒の粒径をより小さく、例えば１０μｍとし、例
えば１００μｍ程度の厚さまでラッピングする。これに
よって、前回のラッピングの際に発生した歪層は除去す
ることができるが、新たに数１０μｍの厚さの歪層が発
生する。そこで、次に、例えば、粒径約１μｍの砥粒研
磨材を含む研磨液を用いて、４０μｍ程度の厚さまでラ
ッピングまたはポリッシングを行う。
【００１５】ここで、ＧａＡｓ基板では、従来はメカノ
ケミカルポリッシュ技術により、ラッピングによる歪層
を完全に除去することができた。具体的には、極微軟質
粒子を含む次亜塩素酸溶液中でポリッシングを行うこと
により歪層を完全に除去することができることが知られ
ている。しかしながら、サファイア基板については、こ
のような溶液中でのポリッシングは知られていない。そ
こで、次のような方法を用いることを考える。すなわ
ち、リン酸に適当量の硫酸を混合し、温度を２８０℃と
する。この液はサファイアに対し、１０μｍ／ｈｒ程度
のエッチング速度を持つ。この高温リン酸によるサファ
イアのエッチング作用は既知である（例えば、(5) セラ
ミック加工ハンドブック、（株）建設産業調査会（１９
８７））。ところが、このような高温腐食性溶液に素子
が直接さらされると、素子や配線などの特性劣化が引き
起こされる。したがって、素子側にリン酸が接触しない
工夫が必要となり、そのためには第１には基板裏面側の
み液に接触させることが有効であり、第２には素子側に
保護膜を形成することが有効である。この保護膜として
は、ＣＶＤ法により形成されたＳｉＯ2 膜やＳｉＮ膜な
どのリン酸に対して耐性を有する酸化物や窒化物の膜や
耐熱性のポリイミド膜などが有効である。
ケミカルポリッシュ技術により、ラッピングによる歪層
を完全に除去することができた。具体的には、極微軟質
粒子を含む次亜塩素酸溶液中でポリッシングを行うこと
により歪層を完全に除去することができることが知られ
ている。しかしながら、サファイア基板については、こ
のような溶液中でのポリッシングは知られていない。そ
こで、次のような方法を用いることを考える。すなわ
ち、リン酸に適当量の硫酸を混合し、温度を２８０℃と
する。この液はサファイアに対し、１０μｍ／ｈｒ程度
のエッチング速度を持つ。この高温リン酸によるサファ
イアのエッチング作用は既知である（例えば、(5) セラ
ミック加工ハンドブック、（株）建設産業調査会（１９
８７））。ところが、このような高温腐食性溶液に素子
が直接さらされると、素子や配線などの特性劣化が引き
起こされる。したがって、素子側にリン酸が接触しない
工夫が必要となり、そのためには第１には基板裏面側の
み液に接触させることが有効であり、第２には素子側に
保護膜を形成することが有効である。この保護膜として
は、ＣＶＤ法により形成されたＳｉＯ2 膜やＳｉＮ膜な
どのリン酸に対して耐性を有する酸化物や窒化物の膜や
耐熱性のポリイミド膜などが有効である。
【００１６】次に、貫通穴の形成方法としては、従来の
ＲＩＥのようなドライエッチングは採用することができ
ない。そこで、次のような方法を用いることを考える。
すなわち、例えば、図１に示すように、サファイア基板
１の表面に例えば合計数μｍの厚さのＧａＮ系半導体層
２を成長させ、このＧａＮ系半導体層２にＧａＮ系ＦＥ
Ｔ３を形成した後、このＧａＮ系ＦＥＴ３用の金属配線
およびパッドを形成する。符号４はこのＧａＮ系ＦＥＴ
３のソースと電気的に接続されたＡｕパッドを示す。次
に、このＡｕパッド４を覆うようにＧａＮ系半導体層２
上にＳｉＯ2 膜のような層間絶縁膜５を形成する。この
後、サファイア基板１を１００μｍ以下の厚さ、例えば
数１０μｍ程度の厚さに薄化する。次に、貫通穴形成部
以外の部分におけるこのサファイア基板１の裏面を金属
薄膜を積層した積層膜からなるエッチングマスク６で覆
う。この積層膜としては、Ｎｉ、Ｃｒ、Ｔｉなどのサフ
ァイア基板に対して密着性の良好な金属薄膜上にＰｔ、
Ａｕ、Ｐｄなどのリン酸耐食性金属薄膜を積層した二層
膜（例えば、Ｃｒ／Ｐｔ膜）などが用いられる。一方、
層間絶縁膜５の表面には例えばポリイミドからなる保護
膜７を形成する。次に、サファイア基板１の裏面側を例
えば２８０℃程度の温度のリン酸／硫酸溶液からなるエ
ッチング液に浸し、エッチングを行う。このとき、エッ
チング速度はほぼ１０μｍ／ｈｒであるので、サファイ
ア基板１の厚さに応じてエッチング時間が考慮される。
このようにして、図２に示すように、サファイア基板１
に貫通穴８が形成される。そこで、次にＲＩＥ法によ
り、この貫通穴８の底部に露出したＧａＮ系半導体層２
をエッチング除去し、Ａｕパッド４を露出させる。この
ＧａＮ系半導体層２のエッチングの際には、エッチング
ガスとしてＣｌ2 ガスを用いると、エッチング速度は５
〜１０μｍ／ｈｒで、Ａｕに対するエッチング速度の比
は約３以上あるので、Ａｕパッド４の厚さが１μｍ以上
あれば、ＧａＮ系半導体層２をオーバーエッチング気味
にエッチングしても、Ａｕパッド４を十分な厚さ残すこ
とができる。サファイア基板１の裏面のエッチングマス
ク６はＧａＮ系半導体層２をＲＩＥ法によりエッチング
する際に除去されてしまうこともあるが、問題はない。
ＲＩＥのようなドライエッチングは採用することができ
ない。そこで、次のような方法を用いることを考える。
すなわち、例えば、図１に示すように、サファイア基板
１の表面に例えば合計数μｍの厚さのＧａＮ系半導体層
２を成長させ、このＧａＮ系半導体層２にＧａＮ系ＦＥ
Ｔ３を形成した後、このＧａＮ系ＦＥＴ３用の金属配線
およびパッドを形成する。符号４はこのＧａＮ系ＦＥＴ
３のソースと電気的に接続されたＡｕパッドを示す。次
に、このＡｕパッド４を覆うようにＧａＮ系半導体層２
上にＳｉＯ2 膜のような層間絶縁膜５を形成する。この
後、サファイア基板１を１００μｍ以下の厚さ、例えば
数１０μｍ程度の厚さに薄化する。次に、貫通穴形成部
以外の部分におけるこのサファイア基板１の裏面を金属
薄膜を積層した積層膜からなるエッチングマスク６で覆
う。この積層膜としては、Ｎｉ、Ｃｒ、Ｔｉなどのサフ
ァイア基板に対して密着性の良好な金属薄膜上にＰｔ、
Ａｕ、Ｐｄなどのリン酸耐食性金属薄膜を積層した二層
膜（例えば、Ｃｒ／Ｐｔ膜）などが用いられる。一方、
層間絶縁膜５の表面には例えばポリイミドからなる保護
膜７を形成する。次に、サファイア基板１の裏面側を例
えば２８０℃程度の温度のリン酸／硫酸溶液からなるエ
ッチング液に浸し、エッチングを行う。このとき、エッ
チング速度はほぼ１０μｍ／ｈｒであるので、サファイ
ア基板１の厚さに応じてエッチング時間が考慮される。
このようにして、図２に示すように、サファイア基板１
に貫通穴８が形成される。そこで、次にＲＩＥ法によ
り、この貫通穴８の底部に露出したＧａＮ系半導体層２
をエッチング除去し、Ａｕパッド４を露出させる。この
ＧａＮ系半導体層２のエッチングの際には、エッチング
ガスとしてＣｌ2 ガスを用いると、エッチング速度は５
〜１０μｍ／ｈｒで、Ａｕに対するエッチング速度の比
は約３以上あるので、Ａｕパッド４の厚さが１μｍ以上
あれば、ＧａＮ系半導体層２をオーバーエッチング気味
にエッチングしても、Ａｕパッド４を十分な厚さ残すこ
とができる。サファイア基板１の裏面のエッチングマス
ク６はＧａＮ系半導体層２をＲＩＥ法によりエッチング
する際に除去されてしまうこともあるが、問題はない。
【００１７】この後、サファイア基板１の裏面にこのサ
ファイア基板１の厚さ以上の厚さの金属膜を形成し、貫
通穴８を通じてＡｕパッド４とコンタクトさせる。この
金属膜の形成においては、具体的には、例えば、まず、
サファイア基板１の裏面にＮｉまたはＣｒおよびＡｕを
真空蒸着法などにより順次堆積させた後、その上にめっ
き法などにより十分な厚さ、例えば数１０μｍから数１
００μｍの厚さのＡｕ膜を堆積させる。このようにして
形成される厚いプレート状の金属膜により、ＧａＮ系Ｆ
ＥＴ３のソースとの電気的接続および放熱が行われる。
ファイア基板１の厚さ以上の厚さの金属膜を形成し、貫
通穴８を通じてＡｕパッド４とコンタクトさせる。この
金属膜の形成においては、具体的には、例えば、まず、
サファイア基板１の裏面にＮｉまたはＣｒおよびＡｕを
真空蒸着法などにより順次堆積させた後、その上にめっ
き法などにより十分な厚さ、例えば数１０μｍから数１
００μｍの厚さのＡｕ膜を堆積させる。このようにして
形成される厚いプレート状の金属膜により、ＧａＮ系Ｆ
ＥＴ３のソースとの電気的接続および放熱が行われる。
【００１８】一方、サファイア基板に貫通穴を形成する
ための別の方法として、パルスレーザビームを用いる方
法も考えられる。すなわち、サファイアは約６μｍ以上
の波長の赤外線を吸収する。このため、例えば、波長１
０．６μｍのＣＯ2 レーザによるパルスレーザビームを
サファイア基板に照射することによって局部的に超高温
にし、サファイアを蒸発（アブレーション）させること
ができる。この技術は実際にアルミナ基板のスクライビ
ングに実用化されている技術である。具体的には、例え
ば、ピーク出力３００Ｗ、パルス幅２００μｓ、ビーム
径約１００μｍの１パルスの照射により、アルミナ基板
に深さ約２００μｍの穴を形成することができる。した
がって、例えば、図３に示すように、厚さ２００μｍ程
度のサファイア基板１の裏面の所望の場所にＣＯ2 レー
ザによるパルスレーザビーム９を照射して例えば深さ５
０μｍ程度の穴１０を形成した後、高温のリン酸／硫酸
溶液からなるエッチング液を用いて例えば深さ１５０μ
ｍ程度に一様エッチングを行うことにより、図４に示す
ように貫通穴８を形成することができる。この方法はマ
スクレスプロセスであり、工程数は非常に少ない。
ための別の方法として、パルスレーザビームを用いる方
法も考えられる。すなわち、サファイアは約６μｍ以上
の波長の赤外線を吸収する。このため、例えば、波長１
０．６μｍのＣＯ2 レーザによるパルスレーザビームを
サファイア基板に照射することによって局部的に超高温
にし、サファイアを蒸発（アブレーション）させること
ができる。この技術は実際にアルミナ基板のスクライビ
ングに実用化されている技術である。具体的には、例え
ば、ピーク出力３００Ｗ、パルス幅２００μｓ、ビーム
径約１００μｍの１パルスの照射により、アルミナ基板
に深さ約２００μｍの穴を形成することができる。した
がって、例えば、図３に示すように、厚さ２００μｍ程
度のサファイア基板１の裏面の所望の場所にＣＯ2 レー
ザによるパルスレーザビーム９を照射して例えば深さ５
０μｍ程度の穴１０を形成した後、高温のリン酸／硫酸
溶液からなるエッチング液を用いて例えば深さ１５０μ
ｍ程度に一様エッチングを行うことにより、図４に示す
ように貫通穴８を形成することができる。この方法はマ
スクレスプロセスであり、工程数は非常に少ない。
【００１９】ここで、サファイア基板の薄化の意義につ
いてあらためて説明する。図５に示すように、サファイ
アの熱伝導率は、室温で約０．４Ｗ／ｃｍＫと小さいば
かりでなく、温度に対して大きな負の傾きを有し、温度
上昇とともに減少する。サファイア基板上にＧａＮ系半
導体を用いた素子を形成した場合、動作時にこの素子か
ら発生する熱は熱伝導でサファイア基板に移動し、高出
力素子の場合、通常基板裏面に形成されるヒートシンク
を通じて放熱されるが、上述のようにサファイアの熱伝
導率が温度上昇とともに減少することは、温度上昇とと
もに熱放散されにくくなること意味する。したがって、
放熱の観点からは、素子が載っているサファイア基板は
薄ければ薄いほど有利であり、機械的強度に耐える範囲
内で極限まで薄化するのが好ましい。この薄化により、
効率的な熱放散が可能となり、温度上昇が抑制される。
いてあらためて説明する。図５に示すように、サファイ
アの熱伝導率は、室温で約０．４Ｗ／ｃｍＫと小さいば
かりでなく、温度に対して大きな負の傾きを有し、温度
上昇とともに減少する。サファイア基板上にＧａＮ系半
導体を用いた素子を形成した場合、動作時にこの素子か
ら発生する熱は熱伝導でサファイア基板に移動し、高出
力素子の場合、通常基板裏面に形成されるヒートシンク
を通じて放熱されるが、上述のようにサファイアの熱伝
導率が温度上昇とともに減少することは、温度上昇とと
もに熱放散されにくくなること意味する。したがって、
放熱の観点からは、素子が載っているサファイア基板は
薄ければ薄いほど有利であり、機械的強度に耐える範囲
内で極限まで薄化するのが好ましい。この薄化により、
効率的な熱放散が可能となり、温度上昇が抑制される。
【００２０】以上はサファイア基板を用いる場合につい
てであるが、例えばＳｉＣ基板などの他の単結晶基板を
用いる場合についても同様なことが言える。
てであるが、例えばＳｉＣ基板などの他の単結晶基板を
用いる場合についても同様なことが言える。
【００２１】一方、例えばサファイア基板のような非導
電性の単結晶基板上にＧａＮ系発光素子を構成するＧａ
Ｎ系半導体層を形成した後、単結晶基板に裏面側から上
述と同様にして貫通穴を形成してＧａＮ系半導体層の下
面を露出させ、この貫通穴を通じて下側からＧａＮ系半
導体層に接触するように単結晶基板の裏面側に一方の電
極を形成するとともに、ＧａＮ系半導体層上に他方の電
極を貫通穴と位置合わせして形成することにより、動作
時にこれらの電極間に流す電流の通路の長さはＧａＮ系
半導体層の厚さとほぼ等しくなり、このため従来に比べ
て電流通路の長さは極めて短くなる。
電性の単結晶基板上にＧａＮ系発光素子を構成するＧａ
Ｎ系半導体層を形成した後、単結晶基板に裏面側から上
述と同様にして貫通穴を形成してＧａＮ系半導体層の下
面を露出させ、この貫通穴を通じて下側からＧａＮ系半
導体層に接触するように単結晶基板の裏面側に一方の電
極を形成するとともに、ＧａＮ系半導体層上に他方の電
極を貫通穴と位置合わせして形成することにより、動作
時にこれらの電極間に流す電流の通路の長さはＧａＮ系
半導体層の厚さとほぼ等しくなり、このため従来に比べ
て電流通路の長さは極めて短くなる。
【００２２】この発明は、本発明者による以上のような
検討に基づいて案出されたものである。
検討に基づいて案出されたものである。
【００２３】すなわち、上記目的を達成するために、こ
の発明の第１の発明による半導体装置の製造方法は、窒
化物系ＩＩＩ−Ｖ族化合物半導体と異なる物質からなる
単結晶基板の一方の主面上に窒化物系ＩＩＩ−Ｖ族化合
物半導体を用いた素子を形成する工程と、単結晶基板の
他方の主面を、ダイヤモンド砥粒からなる研磨材を含む
研磨液を用い、かつ、研磨材の粒径を段階的に小さくし
ながらラッピングすることにより単結晶基板を薄化する
工程と、ラッピングされた単結晶基板の他方の主面を１
５０〜４５０℃の温度のリン酸またはリン酸と硫酸とを
主成分とするエッチング液を用いてエッチングすること
によりラッピングの際に単結晶基板の他方の主面に生じ
た歪層を除去する工程とを有することを特徴とするもの
である。
の発明の第１の発明による半導体装置の製造方法は、窒
化物系ＩＩＩ−Ｖ族化合物半導体と異なる物質からなる
単結晶基板の一方の主面上に窒化物系ＩＩＩ−Ｖ族化合
物半導体を用いた素子を形成する工程と、単結晶基板の
他方の主面を、ダイヤモンド砥粒からなる研磨材を含む
研磨液を用い、かつ、研磨材の粒径を段階的に小さくし
ながらラッピングすることにより単結晶基板を薄化する
工程と、ラッピングされた単結晶基板の他方の主面を１
５０〜４５０℃の温度のリン酸またはリン酸と硫酸とを
主成分とするエッチング液を用いてエッチングすること
によりラッピングの際に単結晶基板の他方の主面に生じ
た歪層を除去する工程とを有することを特徴とするもの
である。
【００２４】この第１の発明においては、典型的には、
ラッピングにより、単結晶基板を１００μｍ以下の厚さ
に薄化し、あるいは、数１０μｍ以下の厚さに薄化す
る。また、ラッピングによる歪層を除去するためのエッ
チングの際に素子に損傷が生じるのを防止するため、好
適には、エッチング前に単結晶基板の一方の主面上に形
成された素子の表面をエッチング液に対して耐性を有す
る保護膜で覆っておく。この保護膜としては、例えば、
酸化シリコン（ＳｉＯ2 ）膜、窒化シリコン（ＳｉＮ）
膜、ポリイミド膜などを用いることができる。また、こ
のエッチングの際には、好適には、単結晶基板の他方の
主面のみをエッチング液に浸すことによりエッチングを
行う。
ラッピングにより、単結晶基板を１００μｍ以下の厚さ
に薄化し、あるいは、数１０μｍ以下の厚さに薄化す
る。また、ラッピングによる歪層を除去するためのエッ
チングの際に素子に損傷が生じるのを防止するため、好
適には、エッチング前に単結晶基板の一方の主面上に形
成された素子の表面をエッチング液に対して耐性を有す
る保護膜で覆っておく。この保護膜としては、例えば、
酸化シリコン（ＳｉＯ2 ）膜、窒化シリコン（ＳｉＮ）
膜、ポリイミド膜などを用いることができる。また、こ
のエッチングの際には、好適には、単結晶基板の他方の
主面のみをエッチング液に浸すことによりエッチングを
行う。
【００２５】この発明の第２の発明による半導体装置
は、窒化物系ＩＩＩ−Ｖ族化合物半導体と異なる物質か
らなる単結晶基板と、単結晶基板の一方の主面上の窒化
物系ＩＩＩ−Ｖ族化合物半導体を用いた素子とを有する
半導体装置において、単結晶基板に設けられた貫通穴を
通じて素子に対する電気的接続が行われていることを特
徴とするものである。
は、窒化物系ＩＩＩ−Ｖ族化合物半導体と異なる物質か
らなる単結晶基板と、単結晶基板の一方の主面上の窒化
物系ＩＩＩ−Ｖ族化合物半導体を用いた素子とを有する
半導体装置において、単結晶基板に設けられた貫通穴を
通じて素子に対する電気的接続が行われていることを特
徴とするものである。
【００２６】この発明の第３の発明は、窒化物系ＩＩＩ
−Ｖ族化合物半導体と異なる物質からなる単結晶基板
と、単結晶基板の一方の主面上の窒化物系ＩＩＩ−Ｖ族
化合物半導体を用いた素子とを有し、単結晶基板に設け
られた貫通穴を通じて素子に対する電気的接続が行われ
る半導体装置の製造方法であって、単結晶基板の他方の
主面を１５０〜４５０℃の温度のリン酸またはリン酸と
硫酸とを主成分として含むエッチング液を用いて選択的
にエッチングすることにより貫通穴を形成するようにし
たことを特徴とするものである。
−Ｖ族化合物半導体と異なる物質からなる単結晶基板
と、単結晶基板の一方の主面上の窒化物系ＩＩＩ−Ｖ族
化合物半導体を用いた素子とを有し、単結晶基板に設け
られた貫通穴を通じて素子に対する電気的接続が行われ
る半導体装置の製造方法であって、単結晶基板の他方の
主面を１５０〜４５０℃の温度のリン酸またはリン酸と
硫酸とを主成分として含むエッチング液を用いて選択的
にエッチングすることにより貫通穴を形成するようにし
たことを特徴とするものである。
【００２７】この第３の発明においては、単結晶基板の
他方の主面に、Ｃｒ、ＴｉまたはＮｉからなる第１の薄
膜とその上のＰｔ、ＰｄまたはＡｕからなる第２の薄膜
とからなるエッチングマスクを形成し、このエッチング
マスクを用いて単結晶基板をエッチングすることにより
貫通穴を形成する。このエッチングの際には、好適に
は、単結晶基板の他方の主面のみをエッチング液に浸す
ことによりエッチングを行う。
他方の主面に、Ｃｒ、ＴｉまたはＮｉからなる第１の薄
膜とその上のＰｔ、ＰｄまたはＡｕからなる第２の薄膜
とからなるエッチングマスクを形成し、このエッチング
マスクを用いて単結晶基板をエッチングすることにより
貫通穴を形成する。このエッチングの際には、好適に
は、単結晶基板の他方の主面のみをエッチング液に浸す
ことによりエッチングを行う。
【００２８】この発明の第４の発明は、窒化物系ＩＩＩ
−Ｖ族化合物半導体と異なる物質からなる単結晶基板
と、単結晶基板の一方の主面上の窒化物系ＩＩＩ−Ｖ族
化合物半導体を用いた素子とを有し、単結晶基板に設け
られた貫通穴を通じて素子に対する電気的接続が行われ
る半導体装置の製造方法であって、単結晶基板の他方の
主面に６μｍ以上の波長を有するレーザ光を選択的に照
射することにより一方の主面に達しない１０μｍ以上の
深さの穴を形成する工程と、単結晶基板の他方の主面を
１５０〜４５０℃の温度のリン酸またはリン酸と硫酸と
を主成分とするエッチング液を用いてエッチングするこ
とにより穴を一方の主面に到達させて貫通穴を形成する
工程とを有することを特徴とするものである。
−Ｖ族化合物半導体と異なる物質からなる単結晶基板
と、単結晶基板の一方の主面上の窒化物系ＩＩＩ−Ｖ族
化合物半導体を用いた素子とを有し、単結晶基板に設け
られた貫通穴を通じて素子に対する電気的接続が行われ
る半導体装置の製造方法であって、単結晶基板の他方の
主面に６μｍ以上の波長を有するレーザ光を選択的に照
射することにより一方の主面に達しない１０μｍ以上の
深さの穴を形成する工程と、単結晶基板の他方の主面を
１５０〜４５０℃の温度のリン酸またはリン酸と硫酸と
を主成分とするエッチング液を用いてエッチングするこ
とにより穴を一方の主面に到達させて貫通穴を形成する
工程とを有することを特徴とするものである。
【００２９】この第４の発明においては、例えば、レー
ザ光としてＣＯ2 レーザによる波長１０．６μｍのパル
スレーザ光を用いる。
ザ光としてＣＯ2 レーザによる波長１０．６μｍのパル
スレーザ光を用いる。
【００３０】この発明において、単結晶基板の貫通穴の
形状は必要に応じて選ぶことができるが、例えば、円形
や矩形（スリット状に長く延びるものも含む）などであ
る。また、この貫通穴は、１素子当たり１個設けてもよ
いし、複数個設けてもよい。後者のように複数個設ける
場合、これらの貫通穴は一列に設けてもよいし、複数列
に設けてもよく、種々の配置とすることができる。
形状は必要に応じて選ぶことができるが、例えば、円形
や矩形（スリット状に長く延びるものも含む）などであ
る。また、この貫通穴は、１素子当たり１個設けてもよ
いし、複数個設けてもよい。後者のように複数個設ける
場合、これらの貫通穴は一列に設けてもよいし、複数列
に設けてもよく、種々の配置とすることができる。
【００３１】この発明において、単結晶基板は、例え
ば、サファイア基板、スピネル基板、ペロブスカイト系
イットリウムアルミネート（ＹＡＰ）基板、ＳｉＣ基板
などである。
ば、サファイア基板、スピネル基板、ペロブスカイト系
イットリウムアルミネート（ＹＡＰ）基板、ＳｉＣ基板
などである。
【００３２】また、この発明において、窒化物系ＩＩＩ
−Ｖ族化合物半導体は、少なくともＧａおよびＮを含
み、場合により、さらにＡｌ、ＩｎおよびＢからなる群
より選ばれた一種以上のＩＩＩ族元素および／またはＡ
ｓおよびＰからなる群より選ばれた一種以上のＶ族元素
を含む。この窒化物系ＩＩＩ−Ｖ族化合物半導体の具体
例をいくつか挙げると、ＧａＮ、ＡｌＧａＮ、ＧａＩｎ
Ｎ、ＡｌＧａＩｎＮなどである。
−Ｖ族化合物半導体は、少なくともＧａおよびＮを含
み、場合により、さらにＡｌ、ＩｎおよびＢからなる群
より選ばれた一種以上のＩＩＩ族元素および／またはＡ
ｓおよびＰからなる群より選ばれた一種以上のＶ族元素
を含む。この窒化物系ＩＩＩ−Ｖ族化合物半導体の具体
例をいくつか挙げると、ＧａＮ、ＡｌＧａＮ、ＧａＩｎ
Ｎ、ＡｌＧａＩｎＮなどである。
【００３３】この発明において、半導体装置は、例え
ば、電界効果トランジスタ（ＦＥＴ）などの電子走行素
子、あるいは、半導体レーザや発光ダイオードなどの発
光素子である。
ば、電界効果トランジスタ（ＦＥＴ）などの電子走行素
子、あるいは、半導体レーザや発光ダイオードなどの発
光素子である。
【００３４】上述のように構成されたこの発明の第１の
発明によれば、単結晶基板の他方の主面を研磨材の粒径
を段階的に小さくしながらラッピングすることにより単
結晶基板を薄化するようにしているので、単結晶基板が
サファイア基板やＳｉＣ基板などの極めて固いものであ
っても、反りや破壊を招くことなく、しかもラッピング
の際に生じる歪層を最小限に抑えつつ、単結晶基板を所
望の厚さに薄化することができる。そして、このように
して薄化された単結晶基板の他方の主面を１５０〜４５
０℃の温度のリン酸またはリン酸と硫酸とを主成分とす
るエッチング液を用いてエッチングすることにより、ラ
ッピングの際に単結晶基板の他方の主面に生じた歪層を
除去することができる。
発明によれば、単結晶基板の他方の主面を研磨材の粒径
を段階的に小さくしながらラッピングすることにより単
結晶基板を薄化するようにしているので、単結晶基板が
サファイア基板やＳｉＣ基板などの極めて固いものであ
っても、反りや破壊を招くことなく、しかもラッピング
の際に生じる歪層を最小限に抑えつつ、単結晶基板を所
望の厚さに薄化することができる。そして、このように
して薄化された単結晶基板の他方の主面を１５０〜４５
０℃の温度のリン酸またはリン酸と硫酸とを主成分とす
るエッチング液を用いてエッチングすることにより、ラ
ッピングの際に単結晶基板の他方の主面に生じた歪層を
除去することができる。
【００３５】上述のように構成されたこの発明の第２の
発明によれば、単結晶基板に設けられた貫通穴を通じて
素子に対する電気的接続が行われていることにより、素
子がＦＥＴである場合、ソースインダクタンスの低減を
図ることができる。また、非導電性の単結晶基板上に窒
化物系ＩＩＩ−Ｖ族化合物半導体を用いた発光素子を形
成する場合、窒化物系ＩＩＩ−Ｖ族化合物半導体層上に
設けられる一方の電極と対応する部分の単結晶基板に裏
面側から貫通穴を設け、この貫通穴を通じて他方の電極
を窒化物系ＩＩＩ−Ｖ族化合物半導体層の下面に接触さ
せて発光素子に対する他方の電気的接続を行うことによ
り、動作時にこれらの電極間に流す電流の通路の長さを
窒化物系ＩＩＩ−Ｖ族化合物半導体層の厚さとほぼ等し
い、極めて短い長さにすることができる。
発明によれば、単結晶基板に設けられた貫通穴を通じて
素子に対する電気的接続が行われていることにより、素
子がＦＥＴである場合、ソースインダクタンスの低減を
図ることができる。また、非導電性の単結晶基板上に窒
化物系ＩＩＩ−Ｖ族化合物半導体を用いた発光素子を形
成する場合、窒化物系ＩＩＩ−Ｖ族化合物半導体層上に
設けられる一方の電極と対応する部分の単結晶基板に裏
面側から貫通穴を設け、この貫通穴を通じて他方の電極
を窒化物系ＩＩＩ−Ｖ族化合物半導体層の下面に接触さ
せて発光素子に対する他方の電気的接続を行うことによ
り、動作時にこれらの電極間に流す電流の通路の長さを
窒化物系ＩＩＩ−Ｖ族化合物半導体層の厚さとほぼ等し
い、極めて短い長さにすることができる。
【００３６】上述のように構成されたこの発明の第３の
発明によれば、単結晶基板の他方の主面を１５０〜４５
０℃の温度のリン酸またはリン酸と硫酸とを主成分とし
て含むエッチング液を用いて選択的にエッチングするこ
とにより貫通穴を形成するようにしているので、単結晶
基板の所望の場所に貫通穴を容易に形成することができ
る。
発明によれば、単結晶基板の他方の主面を１５０〜４５
０℃の温度のリン酸またはリン酸と硫酸とを主成分とし
て含むエッチング液を用いて選択的にエッチングするこ
とにより貫通穴を形成するようにしているので、単結晶
基板の所望の場所に貫通穴を容易に形成することができ
る。
【００３７】上述のように構成されたこの発明の第４の
発明によれば、単結晶基板の他方の主面に６μｍ以上の
波長を有するレーザ光を選択的に照射することにより一
方の主面に達しない１０μｍ以上の深さの穴を形成した
後、単結晶基板の他方の主面を１５０〜４５０℃の温度
のリン酸またはリン酸と硫酸とを主成分とするエッチン
グ液を用いてエッチングすることにより穴を一方の主面
に到達させて貫通穴を形成するようにしていることによ
り、単結晶基板の所望の場所に貫通穴をマスクレスで容
易に形成することができる。
発明によれば、単結晶基板の他方の主面に６μｍ以上の
波長を有するレーザ光を選択的に照射することにより一
方の主面に達しない１０μｍ以上の深さの穴を形成した
後、単結晶基板の他方の主面を１５０〜４５０℃の温度
のリン酸またはリン酸と硫酸とを主成分とするエッチン
グ液を用いてエッチングすることにより穴を一方の主面
に到達させて貫通穴を形成するようにしていることによ
り、単結晶基板の所望の場所に貫通穴をマスクレスで容
易に形成することができる。
【００３８】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
【００３９】図６〜図１０はこの発明の第１の実施形態
によるＧａＮ系ＦＥＴの製造方法を示す。
によるＧａＮ系ＦＥＴの製造方法を示す。
【００４０】この第１の実施形態においては、まず、図
６に示すように、サファイア基板２１の表面にＧａＮ系
半導体層２２を成長させてこのＧａＮ系半導体層２２に
ＧａＮ系ＦＥＴ２３を形成する。ここで、サファイア基
板２１の厚さは例えば約４００μｍ、ＧａＮ系半導体層
２２の厚さは例えば約４μｍである。次に、このＧａＮ
系ＦＥＴ２３用の金属配線およびパッドを形成する。符
号２４はＧａＮ系ＦＥＴ２３のソースと電気的に接続さ
れたＡｕパッドを示す。次に、このＡｕパッド２４を覆
うようにＧａＮ系半導体層２２上に例えばＳｉＯ2 膜の
ような層間絶縁膜２５を形成する。次に、この層間絶縁
膜２５上に保護膜２６を形成する。この保護膜２６とし
ては、例えば厚さ１０μｍの耐熱性のポリイミド膜を用
いる。次に、この保護膜２６上にＳｉ基板２７を載せ、
保護膜２６と接着する。このＳｉ基板２７の厚さは例え
ば約２５０μｍである。ここで、このＳｉ基板２７は、
ラッピング終了後に薄化されたサファイア基板２１が反
るのを防止したり、このサファイア基板２１の取り扱い
を容易にするためのものである。次に、このＳｉ基板２
７上にワックス２８を介してラッピング用治具２９を接
着する。
６に示すように、サファイア基板２１の表面にＧａＮ系
半導体層２２を成長させてこのＧａＮ系半導体層２２に
ＧａＮ系ＦＥＴ２３を形成する。ここで、サファイア基
板２１の厚さは例えば約４００μｍ、ＧａＮ系半導体層
２２の厚さは例えば約４μｍである。次に、このＧａＮ
系ＦＥＴ２３用の金属配線およびパッドを形成する。符
号２４はＧａＮ系ＦＥＴ２３のソースと電気的に接続さ
れたＡｕパッドを示す。次に、このＡｕパッド２４を覆
うようにＧａＮ系半導体層２２上に例えばＳｉＯ2 膜の
ような層間絶縁膜２５を形成する。次に、この層間絶縁
膜２５上に保護膜２６を形成する。この保護膜２６とし
ては、例えば厚さ１０μｍの耐熱性のポリイミド膜を用
いる。次に、この保護膜２６上にＳｉ基板２７を載せ、
保護膜２６と接着する。このＳｉ基板２７の厚さは例え
ば約２５０μｍである。ここで、このＳｉ基板２７は、
ラッピング終了後に薄化されたサファイア基板２１が反
るのを防止したり、このサファイア基板２１の取り扱い
を容易にするためのものである。次に、このＳｉ基板２
７上にワックス２８を介してラッピング用治具２９を接
着する。
【００４１】次に、この試料を図示省略したラッピング
装置のラッピング台上にセットし、まず、例えば粒径２
０〜４０μｍのダイヤモンド砥粒からなる研磨材を含む
水溶液からなる研磨液中においてサファイア基板２１の
裏面のラッピングを行う。このラッピングによりサファ
イア基板２１の厚さが例えば約２００μｍに達したら試
料およびラッピング台を洗浄し、研磨液を除去する。次
に、例えば粒径５〜１２μｍのダイヤモンド砥粒からな
る研磨材を含む水溶液からなる研磨液中においてサファ
イア基板２１の裏面のラッピングを行う。このラッピン
グによりサファイア基板２１の厚さが例えば約１００μ
ｍになったら、ラッピングを終了する。このようにし
て、図７に示すように、サファイア基板２１が約１００
μｍの厚さに薄化される。この後、試料をホットプレー
ト（図示せず）で温め、ラッピング用治具２９を取り外
し、ワックス２８を除去する。
装置のラッピング台上にセットし、まず、例えば粒径２
０〜４０μｍのダイヤモンド砥粒からなる研磨材を含む
水溶液からなる研磨液中においてサファイア基板２１の
裏面のラッピングを行う。このラッピングによりサファ
イア基板２１の厚さが例えば約２００μｍに達したら試
料およびラッピング台を洗浄し、研磨液を除去する。次
に、例えば粒径５〜１２μｍのダイヤモンド砥粒からな
る研磨材を含む水溶液からなる研磨液中においてサファ
イア基板２１の裏面のラッピングを行う。このラッピン
グによりサファイア基板２１の厚さが例えば約１００μ
ｍになったら、ラッピングを終了する。このようにし
て、図７に示すように、サファイア基板２１が約１００
μｍの厚さに薄化される。この後、試料をホットプレー
ト（図示せず）で温め、ラッピング用治具２９を取り外
し、ワックス２８を除去する。
【００４２】次に、上述のようにして厚さ約１００μｍ
に薄化されたサファイア基板２１の裏面を例えば２８５
℃に加熱されたリン酸（Ｈ3 ＰＯ4 ）／硫酸（Ｈ2 ＳＯ
4 ）混合液からなるエッチング液に浸し、エッチングを
行う。このエッチングは具体的には例えば次のようにし
て行うことができる。
に薄化されたサファイア基板２１の裏面を例えば２８５
℃に加熱されたリン酸（Ｈ3 ＰＯ4 ）／硫酸（Ｈ2 ＳＯ
4 ）混合液からなるエッチング液に浸し、エッチングを
行う。このエッチングは具体的には例えば次のようにし
て行うことができる。
【００４３】すなわち、図８に示すように、ホットプレ
ート３０上に、シャーレ状のＰｔ容器３１にＨ3 Ｐ
Ｏ4 ：Ｈ2 ＳＯ4 ＝１：１のＨ3 ＰＯ4 ／Ｈ2 ＳＯ4 混
合液からなるエッチング液３２を入れたものを載せる。
このエッチング液３２はホットプレート３０により、あ
らかじめエッチング温度に加熱しておく。次に、外径が
Ｐｔ容器３１の直径より少し小さく、内径がサファイア
基板２１の直径より少し小さいドーナツ状のＰｔ板から
なる落とし蓋３３を、エッチング液３２上に保持する。
このとき、落とし蓋３３の上面がエッチング液３２の液
面とほぼ同一面になるようにする。この落とし蓋３３
は、Ｈ3 ＰＯ4 ／Ｈ2 ＳＯ4 混合液からなるエッチング
液３２からの水分の蒸発を防いでＨ3 ＰＯ4 の組成を一
定とし、かつ、サファイア基板２１の裏面のみエッチン
グ液３２と接するようにするためのものである。そし
て、この落とし蓋３３の上に上述のサファイア基板２１
をその外周部が落とし蓋３３の内周部に重なるように載
せる。このとき、サファイア基板２１の裏面のみがエッ
チング液３２に接する。これによって、サファイア基板
２１の裏面のみがエッチングされ、ラッピングの際に生
じた歪層が除去される。
ート３０上に、シャーレ状のＰｔ容器３１にＨ3 Ｐ
Ｏ4 ：Ｈ2 ＳＯ4 ＝１：１のＨ3 ＰＯ4 ／Ｈ2 ＳＯ4 混
合液からなるエッチング液３２を入れたものを載せる。
このエッチング液３２はホットプレート３０により、あ
らかじめエッチング温度に加熱しておく。次に、外径が
Ｐｔ容器３１の直径より少し小さく、内径がサファイア
基板２１の直径より少し小さいドーナツ状のＰｔ板から
なる落とし蓋３３を、エッチング液３２上に保持する。
このとき、落とし蓋３３の上面がエッチング液３２の液
面とほぼ同一面になるようにする。この落とし蓋３３
は、Ｈ3 ＰＯ4 ／Ｈ2 ＳＯ4 混合液からなるエッチング
液３２からの水分の蒸発を防いでＨ3 ＰＯ4 の組成を一
定とし、かつ、サファイア基板２１の裏面のみエッチン
グ液３２と接するようにするためのものである。そし
て、この落とし蓋３３の上に上述のサファイア基板２１
をその外周部が落とし蓋３３の内周部に重なるように載
せる。このとき、サファイア基板２１の裏面のみがエッ
チング液３２に接する。これによって、サファイア基板
２１の裏面のみがエッチングされ、ラッピングの際に生
じた歪層が除去される。
【００４４】次に、図９に示すように、Ａｕパッド２４
に対応する部分におけるサファイア基板２１の裏面に、
フォトリソグラフィー法により、形成すべき貫通穴に対
応する形状を有するレジストパターン（図示せず）を形
成した後、その上に例えば厚さ２０ｎｍのＣｒ膜および
例えば厚さ０．１μｍのＰｔ膜を例えば真空蒸着法によ
り順次形成する。この後、リフト法により、レジストパ
ターンをその上に形成されたＣｒ膜およびＰｔ膜ととも
に除去する。このようにして、Ｃｒ／Ｐｔ膜からなるエ
ッチングマスク３４が形成される。次に、このエッチン
グマスク３４を用いて、サファイア基板２１の裏面を、
上述と同様に、例えば２８５℃のＨ3 ＰＯ4 ／Ｈ2 ＳＯ
4 混合液からなるエッチング液に例えば約３時間浸し、
このサファイア基板２１を、ＧａＮ系半導体層２２が露
出するまで選択的にエッチングする。これによって、サ
ファイア基板２１に貫通穴３５が形成される。
に対応する部分におけるサファイア基板２１の裏面に、
フォトリソグラフィー法により、形成すべき貫通穴に対
応する形状を有するレジストパターン（図示せず）を形
成した後、その上に例えば厚さ２０ｎｍのＣｒ膜および
例えば厚さ０．１μｍのＰｔ膜を例えば真空蒸着法によ
り順次形成する。この後、リフト法により、レジストパ
ターンをその上に形成されたＣｒ膜およびＰｔ膜ととも
に除去する。このようにして、Ｃｒ／Ｐｔ膜からなるエ
ッチングマスク３４が形成される。次に、このエッチン
グマスク３４を用いて、サファイア基板２１の裏面を、
上述と同様に、例えば２８５℃のＨ3 ＰＯ4 ／Ｈ2 ＳＯ
4 混合液からなるエッチング液に例えば約３時間浸し、
このサファイア基板２１を、ＧａＮ系半導体層２２が露
出するまで選択的にエッチングする。これによって、サ
ファイア基板２１に貫通穴３５が形成される。
【００４５】次に、このサファイア基板２１を図示省略
したＲＩＥ装置に導入し、例えばＣｌ2 ガスをエッチン
グガスとして用いて、サファイア基板２１の裏面側か
ら、このサファイア基板２１をマスクとして、ＧａＮ系
半導体層２２を選択的にエッチングする。このときのエ
ッチング速度は例えば約１０μｍ／ｈｒとすることがで
き、ＧａＮ系半導体層２２の厚さが上述のように約４μ
ｍであるとすると、約２５分程度でＧａＮ系半導体層２
２をエッチング除去し、Ａｕパッド２４を露出させるこ
とができる。
したＲＩＥ装置に導入し、例えばＣｌ2 ガスをエッチン
グガスとして用いて、サファイア基板２１の裏面側か
ら、このサファイア基板２１をマスクとして、ＧａＮ系
半導体層２２を選択的にエッチングする。このときのエ
ッチング速度は例えば約１０μｍ／ｈｒとすることがで
き、ＧａＮ系半導体層２２の厚さが上述のように約４μ
ｍであるとすると、約２５分程度でＧａＮ系半導体層２
２をエッチング除去し、Ａｕパッド２４を露出させるこ
とができる。
【００４６】次に、図１０に示すように、再び、例えば
真空蒸着法により例えば膜厚２０ｎｍのＣｒ膜および例
えば膜厚５μｍのＡｕ膜を順次形成してＣｒ／Ａｕ膜３
６を形成した後、このＣｒ／Ａｕ膜３６上に例えばめっ
き法により十分に厚い、例えば約１００μｍの厚さのＡ
ｕ膜３７を形成する。この後、ポリイミド膜からなる保
護膜２６を有機溶剤で除去する。
真空蒸着法により例えば膜厚２０ｎｍのＣｒ膜および例
えば膜厚５μｍのＡｕ膜を順次形成してＣｒ／Ａｕ膜３
６を形成した後、このＣｒ／Ａｕ膜３６上に例えばめっ
き法により十分に厚い、例えば約１００μｍの厚さのＡ
ｕ膜３７を形成する。この後、ポリイミド膜からなる保
護膜２６を有機溶剤で除去する。
【００４７】以上の工程で、約１００μｍの厚さに薄化
されたサファイア基板２１上に形成され、さらに、この
サファイア基板２１に形成された貫通穴３５を通じてソ
ースパッドであるＡｕパッド２４に基板裏面側から厚い
Ａｕ膜３７が電気的に接続されたＧａＮ系ＦＥＴ２３が
製造される。
されたサファイア基板２１上に形成され、さらに、この
サファイア基板２１に形成された貫通穴３５を通じてソ
ースパッドであるＡｕパッド２４に基板裏面側から厚い
Ａｕ膜３７が電気的に接続されたＧａＮ系ＦＥＴ２３が
製造される。
【００４８】以上のように、この第１の実施形態によれ
ば、サファイア基板１の表面にＧａＮ系半導体層２２を
成長させてＧａＮ系ＦＥＴ２３を形成した後、サファイ
ア基板１の裏面を、まず、第１段階として粒径２０〜４
０μｍのダイヤモンド砥粒を含む水溶液からなる研磨液
を用いて２００μｍ程度の厚さまでラッピングし、次
に、第２段階として、粒径５〜１２μｍのダイヤモンド
砥粒を含む水溶液からなる研磨液を用いて１００μｍ程
度の厚さまでラッピングしているので、ラッピングによ
るサファイア基板２１の反りや破壊を抑えつつ、しか
も、ラッピングの際に生じる歪層を最小限に抑えつつ、
サファイア基板２１を約１００μｍの厚さに薄化するこ
とができる。また、このラッピング後にサファイア基板
２１の裏面をＨ3 ＰＯ4 ／Ｈ2 ＳＯ4 混合液からなるエ
ッチング液を用いてエッチングしていることにより、ラ
ッピングの際にサファイア基板２１の裏面に生じる歪層
を完全に除去することができる。そして、サファイア基
板２１の薄化により、ヒートシンクとして働くＡｕ膜３
７への熱放散が良好に行われることから、ＧａＮ系ＦＥ
Ｔ２３の温度上昇が大幅に緩和される。この結果、ゲー
トリークの増加やキャリアの移動度の減少などを抑える
ことができ、ＧａＮ系ＦＥＴ２３の高周波特性を高出力
時まで維持することができる。また、ＧａＮ系ＦＥＴ２
３の温度上昇が大幅に緩和されることにより、金属配線
におけるマイグレーションの抑制や層間絶縁膜２５の劣
化を防止することができ、信頼性の向上を図ることがで
きる。さらに、サファイア基板２１の裏面に貫通穴３５
を形成し、この貫通穴３５を通じてＡｕパッド２４にＡ
ｕ膜３７を電気的に接続していることにより、ソースイ
ンダクタンスの大幅な低減を図ることができ、高周波動
作化を図ることができる。以上により、高周波、高出力
の高性能のＧａＮ系ＦＥＴ２３を実現することができ
る。これに加えて、ＧａＮ系ＦＥＴ２３の温度上昇が大
幅に緩和されることにより、サファイア基板２１上に高
密度にＧａＮ系ＦＥＴ２３を形成することが可能とな
り、それによってさらなる出力の増大を図ることができ
る。
ば、サファイア基板１の表面にＧａＮ系半導体層２２を
成長させてＧａＮ系ＦＥＴ２３を形成した後、サファイ
ア基板１の裏面を、まず、第１段階として粒径２０〜４
０μｍのダイヤモンド砥粒を含む水溶液からなる研磨液
を用いて２００μｍ程度の厚さまでラッピングし、次
に、第２段階として、粒径５〜１２μｍのダイヤモンド
砥粒を含む水溶液からなる研磨液を用いて１００μｍ程
度の厚さまでラッピングしているので、ラッピングによ
るサファイア基板２１の反りや破壊を抑えつつ、しか
も、ラッピングの際に生じる歪層を最小限に抑えつつ、
サファイア基板２１を約１００μｍの厚さに薄化するこ
とができる。また、このラッピング後にサファイア基板
２１の裏面をＨ3 ＰＯ4 ／Ｈ2 ＳＯ4 混合液からなるエ
ッチング液を用いてエッチングしていることにより、ラ
ッピングの際にサファイア基板２１の裏面に生じる歪層
を完全に除去することができる。そして、サファイア基
板２１の薄化により、ヒートシンクとして働くＡｕ膜３
７への熱放散が良好に行われることから、ＧａＮ系ＦＥ
Ｔ２３の温度上昇が大幅に緩和される。この結果、ゲー
トリークの増加やキャリアの移動度の減少などを抑える
ことができ、ＧａＮ系ＦＥＴ２３の高周波特性を高出力
時まで維持することができる。また、ＧａＮ系ＦＥＴ２
３の温度上昇が大幅に緩和されることにより、金属配線
におけるマイグレーションの抑制や層間絶縁膜２５の劣
化を防止することができ、信頼性の向上を図ることがで
きる。さらに、サファイア基板２１の裏面に貫通穴３５
を形成し、この貫通穴３５を通じてＡｕパッド２４にＡ
ｕ膜３７を電気的に接続していることにより、ソースイ
ンダクタンスの大幅な低減を図ることができ、高周波動
作化を図ることができる。以上により、高周波、高出力
の高性能のＧａＮ系ＦＥＴ２３を実現することができ
る。これに加えて、ＧａＮ系ＦＥＴ２３の温度上昇が大
幅に緩和されることにより、サファイア基板２１上に高
密度にＧａＮ系ＦＥＴ２３を形成することが可能とな
り、それによってさらなる出力の増大を図ることができ
る。
【００４９】次に、この発明の第２の実施形態によるＧ
ａＮ系ＦＥＴの製造方法について説明する。
ａＮ系ＦＥＴの製造方法について説明する。
【００５０】この第２の実施形態においては、まず、第
１の実施形態と同様にして、サファイア基板２１を厚さ
約２００μｍまで薄化する。
１の実施形態と同様にして、サファイア基板２１を厚さ
約２００μｍまで薄化する。
【００５１】次に、図１１に示すように、この薄化され
たサファイア基板２１の裏面に、例えばＣＯ2 レーザに
よる波長１０．６μｍのパルスレーザビーム３７を照射
し、サファイア基板２１の表面に達しない、例えば弾頭
形状の穴３８を形成する。パルスレーザビーム３７とし
ては、例えば、先頭出力１５０Ｗ、パルス幅２００μ
ｓ、ビーム径約１００μｍのものを用いる。また、例え
ば、このパルスレーザビーム３９をＡｕパッド２４の領
域の一地点につき１パルス照射することにより、サファ
イア基板２１の裏面における直径が約１００μｍ、深さ
約１００μｍの穴３８を形成することができる。
たサファイア基板２１の裏面に、例えばＣＯ2 レーザに
よる波長１０．６μｍのパルスレーザビーム３７を照射
し、サファイア基板２１の表面に達しない、例えば弾頭
形状の穴３８を形成する。パルスレーザビーム３７とし
ては、例えば、先頭出力１５０Ｗ、パルス幅２００μ
ｓ、ビーム径約１００μｍのものを用いる。また、例え
ば、このパルスレーザビーム３９をＡｕパッド２４の領
域の一地点につき１パルス照射することにより、サファ
イア基板２１の裏面における直径が約１００μｍ、深さ
約１００μｍの穴３８を形成することができる。
【００５２】次に、上述と同様な方法によって、Ｈ3 Ｐ
Ｏ4 ／Ｈ2 ＳＯ4 混合液からなるエッチング液を用いて
サファイア基板２１の裏面をマスクレスで無選択エッチ
ングする。これによって、サファイア基板２１の厚さは
一様に減少し、例えば約１０時間のエッチングでＡｕパ
ッド２４に対応する部分のサファイア基板２１はなくな
り、図１２に示すように、貫通穴３５が形成され、その
底部にＧａＮ系半導体層２２が露出する。このとき、サ
ファイア基板２１は深さ方向のみならず、横方向にもエ
ッチングされることにより、サファイア基板２１の裏面
における貫通穴３５の直径は初期に形成された穴３８の
直径よりも大きくなる。したがって、このエッチングの
条件を制御することにより、貫通穴３５の底部に円形状
に露出したＧａＮ系半導体層２２を所望の直径にするこ
とができる。この後、上述と同様にして、この貫通穴３
５の底部に円形状に露出したＧａＮ系半導体層２２を除
去してＡｕパッド２４を露出させ、さらにＣｒ／Ａｕ膜
３６およびＡｕ膜３７を形成し、ＧａＮ系ＦＥＴ２３の
製造を終了する。
Ｏ4 ／Ｈ2 ＳＯ4 混合液からなるエッチング液を用いて
サファイア基板２１の裏面をマスクレスで無選択エッチ
ングする。これによって、サファイア基板２１の厚さは
一様に減少し、例えば約１０時間のエッチングでＡｕパ
ッド２４に対応する部分のサファイア基板２１はなくな
り、図１２に示すように、貫通穴３５が形成され、その
底部にＧａＮ系半導体層２２が露出する。このとき、サ
ファイア基板２１は深さ方向のみならず、横方向にもエ
ッチングされることにより、サファイア基板２１の裏面
における貫通穴３５の直径は初期に形成された穴３８の
直径よりも大きくなる。したがって、このエッチングの
条件を制御することにより、貫通穴３５の底部に円形状
に露出したＧａＮ系半導体層２２を所望の直径にするこ
とができる。この後、上述と同様にして、この貫通穴３
５の底部に円形状に露出したＧａＮ系半導体層２２を除
去してＡｕパッド２４を露出させ、さらにＣｒ／Ａｕ膜
３６およびＡｕ膜３７を形成し、ＧａＮ系ＦＥＴ２３の
製造を終了する。
【００５３】この第２の実施形態によれば、第１の実施
形態と同様に、サファイア基板２１の薄化およびサファ
イア基板２１への貫通穴３５の形成により、高周波、高
出力の高性能のＧａＮ系ＦＥＴ２３を実現することがで
きる。これに加えて、この第２の実施形態によれば、マ
スクレスで貫通穴３５を形成することができることによ
り、製造工程の簡略化を図ることができるという利点も
得ることができる。
形態と同様に、サファイア基板２１の薄化およびサファ
イア基板２１への貫通穴３５の形成により、高周波、高
出力の高性能のＧａＮ系ＦＥＴ２３を実現することがで
きる。これに加えて、この第２の実施形態によれば、マ
スクレスで貫通穴３５を形成することができることによ
り、製造工程の簡略化を図ることができるという利点も
得ることができる。
【００５４】次に、この発明の第３の実施形態によるＧ
ａＮ系半導体レーザについて説明する。このＧａＮ系半
導体レーザはＳＣＨ（Separate Confinement Heterostr
ucture）構造を有するものである。
ａＮ系半導体レーザについて説明する。このＧａＮ系半
導体レーザはＳＣＨ（Separate Confinement Heterostr
ucture）構造を有するものである。
【００５５】図１３に示すように、このＧａＮ系半導体
レーザにおいては、ｃ面サファイア基板５１上に、Ｇａ
Ｎバッファ層５２、ｎ型ＧａＮコンタクト層５３、ｎ型
ＡｌＧａＮクラッド層５４、ｎ型ＧａＮ光導波層５５、
Ｇａ1-x Ｉｎx Ｎ／Ｇａ1-yＩｎy Ｎ多重量子井戸構造
の活性層５６、ｐ型ＧａＮ光導波層５７、ｐ型ＡｌＧａ
Ｎクラッド層５８およびｐ型ＧａＮコンタクト層５９が
順次積層されている。そして、ｐ型ＧａＮコンタクト層
５９上にストライプ形状の例えばＮｉ／Ａｕ構造または
Ｎｉ／Ｐｔ／Ａｕ構造のｐ側電極６０がオーミックコン
タクトして設けられている。一方、ｐ側電極６０に対応
する部分におけるｃ面サファイア基板５１に貫通穴６１
が設けられ、この貫通穴６１を通じてｎ型ＧａＮコンタ
クト層５３とオーミックコンタクトして例えばＴｉ／Ａ
ｌ構造のｎ側電極６２が設けられている。ここで、この
貫通穴６１は、例えば、円形または矩形のものをｐ側電
極６０の延びる方向に等間隔に設けてもよいし、例えば
ｐ側電極６０の延びる方向に延びる、共振器長より少し
短いスリット状のものとしてもよいし、これらを組み合
わせたものとしてもよい。
レーザにおいては、ｃ面サファイア基板５１上に、Ｇａ
Ｎバッファ層５２、ｎ型ＧａＮコンタクト層５３、ｎ型
ＡｌＧａＮクラッド層５４、ｎ型ＧａＮ光導波層５５、
Ｇａ1-x Ｉｎx Ｎ／Ｇａ1-yＩｎy Ｎ多重量子井戸構造
の活性層５６、ｐ型ＧａＮ光導波層５７、ｐ型ＡｌＧａ
Ｎクラッド層５８およびｐ型ＧａＮコンタクト層５９が
順次積層されている。そして、ｐ型ＧａＮコンタクト層
５９上にストライプ形状の例えばＮｉ／Ａｕ構造または
Ｎｉ／Ｐｔ／Ａｕ構造のｐ側電極６０がオーミックコン
タクトして設けられている。一方、ｐ側電極６０に対応
する部分におけるｃ面サファイア基板５１に貫通穴６１
が設けられ、この貫通穴６１を通じてｎ型ＧａＮコンタ
クト層５３とオーミックコンタクトして例えばＴｉ／Ａ
ｌ構造のｎ側電極６２が設けられている。ここで、この
貫通穴６１は、例えば、円形または矩形のものをｐ側電
極６０の延びる方向に等間隔に設けてもよいし、例えば
ｐ側電極６０の延びる方向に延びる、共振器長より少し
短いスリット状のものとしてもよいし、これらを組み合
わせたものとしてもよい。
【００５６】次に、上述のように構成されたこの第３の
実施形態によるＧａＮ系半導体レーザの製造方法につい
て説明する。
実施形態によるＧａＮ系半導体レーザの製造方法につい
て説明する。
【００５７】このＧａＮ系半導体レーザを製造するに
は、まず、ｃ面サファイア基板５１上にＭＯＣＶＤ法に
より例えば５６０℃の温度でＧａＮバッファ層５２を成
長させた後、引き続いてＭＯＣＶＤ法により、このＧａ
Ｎバッファ層５２上にｎ型ＧａＮコンタクト層５３、ｎ
型ＡｌＧａＮクラッド層５４、ｎ型ＧａＮ光導波層５
５、Ｇａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重量子井戸
構造の活性層５６、ｐ型ＧａＮ光導波層５７、ｐ型Ａｌ
ＧａＮクラッド層５８およびｐ型ＧａＮコンタクト層５
９を順次成長させる。ここで、Ｉｎを含まない層である
ｎ型ＧａＮコンタクト層５３、ｎ型ＡｌＧａＮクラッド
層５４、ｎ型ＧａＮ光導波層５５、ｐ型ＧａＮ光導波層
５７、ｐ型ＡｌＧａＮクラッド層５８およびｐ型ＧａＮ
コンタクト層５９の成長温度は１０００℃程度、Ｉｎを
含む層であるＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重
量子井戸構造の活性層５６の成長温度は７００〜８００
℃とする。これらの窒化物系ＩＩＩ−Ｖ族化合物半導体
層の成長原料は、例えば、ＩＩＩ族元素であるＧａの原
料としてはトリメチルガリウム（ＴＭＧａ）を、ＩＩＩ
族元素であるＡｌの原料としてはトリメチルアルミニウ
ム（ＴＭＡｌ）を、ＩＩＩ族元素であるＩｎの原料とし
てはトリメチルインジウム（ＴＭＩｎ）を、Ｖ族元素で
あるＮの原料としてはアンモニア（ＮＨ3 ）を用いる。
また、キャリアガスとしては、例えば、水素（Ｈ2 ）と
窒素（Ｎ2 ）との混合ガスを用いる。ドーパントについ
ては、ｎ型ドーパントとしては例えばモノシラン（Ｓｉ
Ｈ4 ）を、ｐ型ドーパントとしては例えばビス−メチル
シクロペンタジエニルマグネシウムを用いる。この後、
ｐ型層、すなわち、ｐ型ＧａＮ光導波層５７、ｐ型Ａｌ
ＧａＮクラッド層５８およびｐ型ＧａＮコンタクト層５
９にドープされたｐ型不純物の電気的活性化のための熱
処理を行う。この熱処理は、例えば窒素ガス雰囲気中に
おいて８００℃程度の温度で行う。
は、まず、ｃ面サファイア基板５１上にＭＯＣＶＤ法に
より例えば５６０℃の温度でＧａＮバッファ層５２を成
長させた後、引き続いてＭＯＣＶＤ法により、このＧａ
Ｎバッファ層５２上にｎ型ＧａＮコンタクト層５３、ｎ
型ＡｌＧａＮクラッド層５４、ｎ型ＧａＮ光導波層５
５、Ｇａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重量子井戸
構造の活性層５６、ｐ型ＧａＮ光導波層５７、ｐ型Ａｌ
ＧａＮクラッド層５８およびｐ型ＧａＮコンタクト層５
９を順次成長させる。ここで、Ｉｎを含まない層である
ｎ型ＧａＮコンタクト層５３、ｎ型ＡｌＧａＮクラッド
層５４、ｎ型ＧａＮ光導波層５５、ｐ型ＧａＮ光導波層
５７、ｐ型ＡｌＧａＮクラッド層５８およびｐ型ＧａＮ
コンタクト層５９の成長温度は１０００℃程度、Ｉｎを
含む層であるＧａ1-x Ｉｎx Ｎ／Ｇａ1-y Ｉｎy Ｎ多重
量子井戸構造の活性層５６の成長温度は７００〜８００
℃とする。これらの窒化物系ＩＩＩ−Ｖ族化合物半導体
層の成長原料は、例えば、ＩＩＩ族元素であるＧａの原
料としてはトリメチルガリウム（ＴＭＧａ）を、ＩＩＩ
族元素であるＡｌの原料としてはトリメチルアルミニウ
ム（ＴＭＡｌ）を、ＩＩＩ族元素であるＩｎの原料とし
てはトリメチルインジウム（ＴＭＩｎ）を、Ｖ族元素で
あるＮの原料としてはアンモニア（ＮＨ3 ）を用いる。
また、キャリアガスとしては、例えば、水素（Ｈ2 ）と
窒素（Ｎ2 ）との混合ガスを用いる。ドーパントについ
ては、ｎ型ドーパントとしては例えばモノシラン（Ｓｉ
Ｈ4 ）を、ｐ型ドーパントとしては例えばビス−メチル
シクロペンタジエニルマグネシウムを用いる。この後、
ｐ型層、すなわち、ｐ型ＧａＮ光導波層５７、ｐ型Ａｌ
ＧａＮクラッド層５８およびｐ型ＧａＮコンタクト層５
９にドープされたｐ型不純物の電気的活性化のための熱
処理を行う。この熱処理は、例えば窒素ガス雰囲気中に
おいて８００℃程度の温度で行う。
【００５８】次に、例えばリフトオフ法などによりｐ型
ＧａＮコンタクト層５９上にｐ側電極６０を形成する。
ＧａＮコンタクト層５９上にｐ側電極６０を形成する。
【００５９】次に、第１または第２の実施形態と同様な
方法により、ｐ側電極６０に対応する部分のｃ面サファ
イア基板５１を裏面側から選択的に除去して貫通穴６１
を形成する。その後、この貫通穴６１の内部に露出した
ＧａＮバッファ層５２をアルカリ溶液などによりエッチ
ング除去し、ｎ型ＧａＮコンタクト層５３の下面を露出
させる。
方法により、ｐ側電極６０に対応する部分のｃ面サファ
イア基板５１を裏面側から選択的に除去して貫通穴６１
を形成する。その後、この貫通穴６１の内部に露出した
ＧａＮバッファ層５２をアルカリ溶液などによりエッチ
ング除去し、ｎ型ＧａＮコンタクト層５３の下面を露出
させる。
【００６０】次に、ｃ面サファイア基板５１の裏面全面
に真空蒸着法などによりＴｉ／Ａｌ膜を形成してｎ側電
極６２を形成する。
に真空蒸着法などによりＴｉ／Ａｌ膜を形成してｎ側電
極６２を形成する。
【００６１】この後、上述のようにしてレーザ構造が形
成されたｃ面サファイア基板５１をバー状に加工して両
共振器端面を形成し、さらにこのバーをチップ化する。
以上により、目的とするＳＣＨ構造のＧａＮ系半導体レ
ーザが製造される。
成されたｃ面サファイア基板５１をバー状に加工して両
共振器端面を形成し、さらにこのバーをチップ化する。
以上により、目的とするＳＣＨ構造のＧａＮ系半導体レ
ーザが製造される。
【００６２】以上のように、この第３の実施形態によれ
ば、ｐ側電極６０と位置合わせされてｃ面サファイア基
板５１に設けられた貫通穴６１を通じてｎ側電極６２が
ｎ型ＧａＮコンタクト層５３にその下面からオーミック
コンタクトしていることにより、このＧａＮ系半導体レ
ーザの動作時にｐ側電極６０およびｎ側電極６２間に流
す電流の通路の長さは、ｎ型ＧａＮコンタクト層５３、
ｎ型ＡｌＧａＮクラッド層５４、ｎ型ＧａＮ光導波層５
５、活性層５６、ｐ型ＧａＮ光導波層５７、ｐ型ＡｌＧ
ａＮクラッド層５８およびｐ型ＧａＮコンタクト層５９
の合計の厚さに等しくなり、従来のＧａＮ系半導体レー
ザに比べて電流通路の長さは極めて短くなる。このた
め、その分だけＧａＮ系半導体レーザの動作電圧の低減
を図ることができる。
ば、ｐ側電極６０と位置合わせされてｃ面サファイア基
板５１に設けられた貫通穴６１を通じてｎ側電極６２が
ｎ型ＧａＮコンタクト層５３にその下面からオーミック
コンタクトしていることにより、このＧａＮ系半導体レ
ーザの動作時にｐ側電極６０およびｎ側電極６２間に流
す電流の通路の長さは、ｎ型ＧａＮコンタクト層５３、
ｎ型ＡｌＧａＮクラッド層５４、ｎ型ＧａＮ光導波層５
５、活性層５６、ｐ型ＧａＮ光導波層５７、ｐ型ＡｌＧ
ａＮクラッド層５８およびｐ型ＧａＮコンタクト層５９
の合計の厚さに等しくなり、従来のＧａＮ系半導体レー
ザに比べて電流通路の長さは極めて短くなる。このた
め、その分だけＧａＮ系半導体レーザの動作電圧の低減
を図ることができる。
【００６３】また、このＧａＮ系半導体レーザは、Ｇａ
Ａｓ系半導体レーザなどと同様に、基板の表面側にｐ側
電極を設け、基板の裏面側にｎ側電極を設けた構造であ
るため、ＧａＡｓ系半導体レーザの組み立てに用いる装
置を用いて組み立てを行うことができ、専用の組み立て
装置を用意する必要がない。このため、その分だけＧａ
Ｎ系半導体レーザの製造コストの低減を図ることができ
る。
Ａｓ系半導体レーザなどと同様に、基板の表面側にｐ側
電極を設け、基板の裏面側にｎ側電極を設けた構造であ
るため、ＧａＡｓ系半導体レーザの組み立てに用いる装
置を用いて組み立てを行うことができ、専用の組み立て
装置を用意する必要がない。このため、その分だけＧａ
Ｎ系半導体レーザの製造コストの低減を図ることができ
る。
【００６４】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００６５】例えば、上述の第１、第２および第３の実
施形態において挙げた数値、材料、構造、プロセスなど
はあくまでも例に過ぎず、必要に応じて、これらと異な
る数値、材料、構造、プロセスなどを用いてもよい。
施形態において挙げた数値、材料、構造、プロセスなど
はあくまでも例に過ぎず、必要に応じて、これらと異な
る数値、材料、構造、プロセスなどを用いてもよい。
【００６６】また、上述の第１の実施形態においては、
ラッピングを行う前にサファイア基板２１の表面側をＳ
ｉ基板２７と接着しているが、このＳｉ基板２７は必要
に応じて省略することも可能である。
ラッピングを行う前にサファイア基板２１の表面側をＳ
ｉ基板２７と接着しているが、このＳｉ基板２７は必要
に応じて省略することも可能である。
【００６７】また、上述の第３の実施形態においては、
この発明をＳＣＨ構造のＧａＮ系半導体レーザに適用し
た場合について説明したが、この発明は、ＤＨ（Double
Heterostructure）構造のＧａＮ系半導体レーザのほ
か、ＧａＮ系発光ダイオードに適用することも可能であ
る。
この発明をＳＣＨ構造のＧａＮ系半導体レーザに適用し
た場合について説明したが、この発明は、ＤＨ（Double
Heterostructure）構造のＧａＮ系半導体レーザのほ
か、ＧａＮ系発光ダイオードに適用することも可能であ
る。
【００６８】
【発明の効果】以上説明したように、この発明の第１の
発明によれば、サファイア基板やＳｉＣ基板などの固
く、化学的にも安定な単結晶基板上に窒化物系ＩＩＩ−
Ｖ族化合物半導体を用いた素子を形成する場合に、基板
の薄化により、高出力化を図ることができる。
発明によれば、サファイア基板やＳｉＣ基板などの固
く、化学的にも安定な単結晶基板上に窒化物系ＩＩＩ−
Ｖ族化合物半導体を用いた素子を形成する場合に、基板
の薄化により、高出力化を図ることができる。
【００６９】また、この発明の第２の発明によれば、サ
ファイア基板やＳｉＣ基板などの固く、化学的にも安定
な単結晶基板上に窒化物系ＩＩＩ−Ｖ族化合物半導体を
用いた素子を形成する場合に、単結晶基板に設けられる
貫通穴を通じての素子に対する電気的接続により、素子
がＦＥＴである場合、ソースインダクタンスの低減を図
ることができ、高周波動作化を図ることができる。ある
いは、サファイア基板などの非導電性の単結晶基板上に
窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた発光素子を
形成する場合、この発光素子の動作電圧の低減および製
造コストの低減を図ることができる。
ファイア基板やＳｉＣ基板などの固く、化学的にも安定
な単結晶基板上に窒化物系ＩＩＩ−Ｖ族化合物半導体を
用いた素子を形成する場合に、単結晶基板に設けられる
貫通穴を通じての素子に対する電気的接続により、素子
がＦＥＴである場合、ソースインダクタンスの低減を図
ることができ、高周波動作化を図ることができる。ある
いは、サファイア基板などの非導電性の単結晶基板上に
窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた発光素子を
形成する場合、この発光素子の動作電圧の低減および製
造コストの低減を図ることができる。
【００７０】また、この発明の第３の発明または第４の
発明によれば、サファイア基板やＳｉＣ基板などの固
く、化学的にも安定な単結晶基板上に窒化物系ＩＩＩ−
Ｖ族化合物半導体を用いた素子を形成し、この単結晶基
板に設けられた貫通穴を通じて素子に対する電気的接続
を行う場合に、単結晶基板にその貫通穴を容易に形成す
ることができる。
発明によれば、サファイア基板やＳｉＣ基板などの固
く、化学的にも安定な単結晶基板上に窒化物系ＩＩＩ−
Ｖ族化合物半導体を用いた素子を形成し、この単結晶基
板に設けられた貫通穴を通じて素子に対する電気的接続
を行う場合に、単結晶基板にその貫通穴を容易に形成す
ることができる。
【図１】この発明を説明するための断面図である。
【図２】この発明を説明するための断面図である。
【図３】この発明を説明するための断面図である。
【図４】この発明を説明するための断面図である。
【図５】サファイアの熱伝導率の温度依存性を示す略線
図である。
図である。
【図６】この発明の第１の実施形態によるＧａＮ系ＦＥ
Ｔの製造方法を説明するための断面図である。
Ｔの製造方法を説明するための断面図である。
【図７】この発明の第１の実施形態によるＧａＮ系ＦＥ
Ｔの製造方法を説明するための断面図である。
Ｔの製造方法を説明するための断面図である。
【図８】この発明の第１の実施形態によるＧａＮ系ＦＥ
Ｔの製造方法を説明するための略線図である。
Ｔの製造方法を説明するための略線図である。
【図９】この発明の第１の実施形態によるＧａＮ系ＦＥ
Ｔの製造方法を説明するための断面図である。
Ｔの製造方法を説明するための断面図である。
【図１０】この発明の第１の実施形態によるＧａＮ系Ｆ
ＥＴの製造方法を説明するための断面図である。
ＥＴの製造方法を説明するための断面図である。
【図１１】この発明の第２の実施形態によるＧａＮ系Ｆ
ＥＴの製造方法を説明するための断面図である。
ＥＴの製造方法を説明するための断面図である。
【図１２】この発明の第２の実施形態によるＧａＮ系Ｆ
ＥＴの製造方法を説明するための断面図である。
ＥＴの製造方法を説明するための断面図である。
【図１３】この発明の第３の実施形態によるＧａＮ系半
導体レーザを示す断面図である。
導体レーザを示す断面図である。
【図１４】従来のＧａＮ系半導体レーザを示す断面図で
ある。
ある。
１、２１・・・サファイア基板、２、２２・・・ＧａＮ
系半導体層、４、２４・・・Ａｕパッド、５、２５・・
・層間絶縁膜、６、３４・・・エッチングマスク、７、
２６・・・保護膜、８、３５、６１・・・貫通穴、９、
３７・・・パルスレーザビーム、１０、３８・・・穴、
５１・・・ｃ面サファイア基板、５３・・・ｎ型ＧａＮ
コンタクト層、５４・・・ｎ型ＡｌＧａＮクラッド層、
５５・・・ｎ型ＧａＮ光導波層、５６・・・活性層、５
７・・・ｐ型ＧａＮ光導波層、５８・・・ｐ型ＡｌＧａ
Ｎクラッド層、５９・・・ｐ型ＧａＮコンタクト層、６
０・・・ｐ側電極、６２・・・ｎ側電極
系半導体層、４、２４・・・Ａｕパッド、５、２５・・
・層間絶縁膜、６、３４・・・エッチングマスク、７、
２６・・・保護膜、８、３５、６１・・・貫通穴、９、
３７・・・パルスレーザビーム、１０、３８・・・穴、
５１・・・ｃ面サファイア基板、５３・・・ｎ型ＧａＮ
コンタクト層、５４・・・ｎ型ＡｌＧａＮクラッド層、
５５・・・ｎ型ＧａＮ光導波層、５６・・・活性層、５
７・・・ｐ型ＧａＮ光導波層、５８・・・ｐ型ＡｌＧａ
Ｎクラッド層、５９・・・ｐ型ＧａＮコンタクト層、６
０・・・ｐ側電極、６２・・・ｎ側電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/306 Ｈ０１Ｌ 27/12 Ｓ 21/308 33/00 Ｃ 27/12 Ｈ０１Ｓ 3/18 33/00 Ｈ０１Ｌ 21/306 Ｂ Ｈ０１Ｓ 3/18
Claims (15)
- 【請求項１】 窒化物系ＩＩＩ−Ｖ族化合物半導体と異
なる物質からなる単結晶基板の一方の主面上に窒化物系
ＩＩＩ−Ｖ族化合物半導体を用いた素子を形成する工程
と、 上記単結晶基板の他方の主面を、ダイヤモンド砥粒から
なる研磨材を含む研磨液を用い、かつ、上記研磨材の粒
径を段階的に小さくしながらラッピングすることにより
上記単結晶基板を薄化する工程と、 上記ラッピングされた上記単結晶基板の上記他方の主面
を１５０〜４５０℃の温度のリン酸またはリン酸と硫酸
とを主成分とするエッチング液を用いてエッチングする
ことにより上記ラッピングの際に上記単結晶基板の上記
他方の主面に生じた歪層を除去する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 上記単結晶基板を１００μｍ以下の厚さ
に薄化するようにしたことを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】 上記単結晶基板の上記他方の主面をエッ
チングする前に上記単結晶基板の上記一方の主面上に形
成された上記素子の表面を上記エッチング液に対して耐
性を有する保護膜で覆っておくようにしたことを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項４】 上記保護膜は酸化シリコン膜、窒化シリ
コン膜またはポリイミド膜であることを特徴とする請求
項３記載の半導体装置の製造方法。 - 【請求項５】 上記単結晶基板の上記他方の主面のみを
上記エッチング液に浸すことにより上記単結晶基板の上
記他方の主面をエッチングするようにしたことを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項６】 上記単結晶基板はサファイア基板、スピ
ネル基板、ペロブスカイト系イットリウムアルミネート
基板またはＳｉＣ基板であることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項７】 窒化物系ＩＩＩ−Ｖ族化合物半導体と異
なる物質からなる単結晶基板と、 上記単結晶基板の一方の主面上の窒化物系ＩＩＩ−Ｖ族
化合物半導体を用いた素子とを有する半導体装置におい
て、 上記単結晶基板に設けられた貫通穴を通じて上記素子に
対する電気的接続が行われていることを特徴とする半導
体装置。 - 【請求項８】 上記単結晶基板はサファイア基板、スピ
ネル基板、ペロブスカイト系イットリウムアルミネート
基板またはＳｉＣ基板であることを特徴とする請求項７
記載の半導体装置。 - 【請求項９】 窒化物系ＩＩＩ−Ｖ族化合物半導体と異
なる物質からなる単結晶基板と、 上記単結晶基板の一方の主面上の窒化物系ＩＩＩ−Ｖ族
化合物半導体を用いた素子とを有し、 上記単結晶基板に設けられた貫通穴を通じて上記素子に
対する電気的接続が行われる半導体装置の製造方法であ
って、 上記単結晶基板の他方の主面を１５０〜４５０℃の温度
のリン酸またはリン酸と硫酸とを主成分として含むエッ
チング液を用いて選択的にエッチングすることにより上
記貫通穴を形成するようにしたことを特徴とする半導体
装置の製造方法。 - 【請求項１０】 上記単結晶基板の上記他方の主面に、
Ｃｒ、ＴｉまたはＮｉからなる第１の薄膜とその上のＰ
ｔ、ＰｄまたはＡｕからなる第２の薄膜とからなるエッ
チングマスクを形成し、このエッチングマスクを用いて
上記単結晶基板の上記他方の主面をエッチングすること
により上記貫通穴を形成するようにしたことを特徴とす
る請求項９記載の半導体装置の製造方法。 - 【請求項１１】 上記単結晶基板の上記他方の主面のみ
を上記エッチング液に浸すことにより上記単結晶基板の
上記他方の主面をエッチングするようにしたことを特徴
とする請求項９記載の半導体装置の製造方法。 - 【請求項１２】 上記単結晶基板はサファイア基板、ス
ピネル基板、ペロブスカイト系イットリウムアルミネー
ト基板またはＳｉＣ基板であることを特徴とする請求項
９記載の半導体装置の製造方法。 - 【請求項１３】 窒化物系ＩＩＩ−Ｖ族化合物半導体と
異なる物質からなる単結晶基板と、 上記単結晶基板の一方の主面上の窒化物系ＩＩＩ−Ｖ族
化合物半導体を用いた素子とを有し、 上記単結晶基板に設けられた貫通穴を通じて上記素子に
対する電気的接続が行われる半導体装置の製造方法であ
って、 上記単結晶基板の他方の主面に６μｍ以上の波長を有す
るレーザ光を選択的に照射することにより上記一方の主
面に達しない１０μｍ以上の深さの穴を形成する工程
と、 上記単結晶基板の上記他方の主面を１５０〜４５０℃の
温度のリン酸またはリン酸と硫酸とを主成分とするエッ
チング液を用いてエッチングすることにより上記穴を上
記一方の主面に到達させて上記貫通穴を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項１４】 上記レーザ光としてＣＯ2 レーザによ
る波長１０．６μｍのパルスレーザ光を用いるようにし
たことを特徴とする請求項１３記載の半導体装置の製造
方法。 - 【請求項１５】 上記単結晶基板はサファイア基板、ス
ピネル基板、ペロブスカイト系イットリウムアルミネー
ト基板またはＳｉＣ基板であることを特徴とする請求項
１３記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14749298A JP4264992B2 (ja) | 1997-05-28 | 1998-05-28 | 半導体装置の製造方法 |
| US09/316,044 US6239033B1 (en) | 1998-05-28 | 1999-05-21 | Manufacturing method of semiconductor device |
| US09/768,912 US6903392B2 (en) | 1997-05-28 | 2001-01-24 | Semiconductor device and its manufacturing method |
| US09/768,480 US6468902B2 (en) | 1998-05-28 | 2001-01-24 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-138451 | 1997-05-28 | ||
| JP13845197 | 1997-05-28 | ||
| JP14749298A JP4264992B2 (ja) | 1997-05-28 | 1998-05-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1145892A true JPH1145892A (ja) | 1999-02-16 |
| JP4264992B2 JP4264992B2 (ja) | 2009-05-20 |
Family
ID=26471469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14749298A Expired - Fee Related JP4264992B2 (ja) | 1997-05-28 | 1998-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4264992B2 (ja) |
Cited By (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010079490A (ko) * | 1999-12-09 | 2001-08-22 | 구자홍 | Ⅲ-ⅴ족 질화물계 반도체 소자 |
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