JPH1145949A - スタティック型半導体記憶装置およびその製造方法 - Google Patents
スタティック型半導体記憶装置およびその製造方法Info
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- JPH1145949A JPH1145949A JP9201363A JP20136397A JPH1145949A JP H1145949 A JPH1145949 A JP H1145949A JP 9201363 A JP9201363 A JP 9201363A JP 20136397 A JP20136397 A JP 20136397A JP H1145949 A JPH1145949 A JP H1145949A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
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- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 スタティック型半導体記憶装置のメモリセル
領域の面積を縮小し、かつ配線構造を簡略化する。 【解決手段】 ＳＯＩ層にｎＭＯＳトランジスタＱ１，
Ｑ２，Ｑ５，Ｑ６と、ｐＭＯＳトランジスタＱ２，Ｑ４
を形成する。トランジスタＱ３，Ｑ４とトランジスタＱ
１，Ｑ２の一方の不純物拡散領域をそれぞれ連結する。
ポリシリコン層２ｂ１の長手方向の一端を一方向に延在
させてトランジスタＱ６の一方の不純物拡散領域と接続
する。ポリシリコン層２ｂ２の長手方向の一端を上記一
方向とは反対の方向に延在させてトランジスタＱ５の一
方の不純物拡散領域と接続する。
領域の面積を縮小し、かつ配線構造を簡略化する。 【解決手段】 ＳＯＩ層にｎＭＯＳトランジスタＱ１，
Ｑ２，Ｑ５，Ｑ６と、ｐＭＯＳトランジスタＱ２，Ｑ４
を形成する。トランジスタＱ３，Ｑ４とトランジスタＱ
１，Ｑ２の一方の不純物拡散領域をそれぞれ連結する。
ポリシリコン層２ｂ１の長手方向の一端を一方向に延在
させてトランジスタＱ６の一方の不純物拡散領域と接続
する。ポリシリコン層２ｂ２の長手方向の一端を上記一
方向とは反対の方向に延在させてトランジスタＱ５の一
方の不純物拡散領域と接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、スタティック型
半導体記憶装置およびその製造方法に関し、より特定的
には、スタティック型半導体記憶装置の１ビットの情報
を記憶する記憶素子（メモリセル）の構造とその製造方
法に関するものである。
半導体記憶装置およびその製造方法に関し、より特定的
には、スタティック型半導体記憶装置の１ビットの情報
を記憶する記憶素子（メモリセル）の構造とその製造方
法に関するものである。
【０００２】
【従来の技術】図２６には、スタティック型半導体記憶
装置のメモリセルの等価回路図が示されている。図２６
を参照して、スタティック型半導体記憶装置のメモリセ
ル内には、ｎ型ＭＯＳ（Metal Oxide Semiconductor ）
トランジスタ（ドライバトランジスタ）Ｑ１，Ｑ２と、
ｐ型ＭＯＳトランジスタ（負荷トランジスタ）Ｑ３，Ｑ
４と、ｎ型ＭＯＳトランジスタ（アクセストランジス
タ）Ｑ５，Ｑ６とが形成されている。
装置のメモリセルの等価回路図が示されている。図２６
を参照して、スタティック型半導体記憶装置のメモリセ
ル内には、ｎ型ＭＯＳ（Metal Oxide Semiconductor ）
トランジスタ（ドライバトランジスタ）Ｑ１，Ｑ２と、
ｐ型ＭＯＳトランジスタ（負荷トランジスタ）Ｑ３，Ｑ
４と、ｎ型ＭＯＳトランジスタ（アクセストランジス
タ）Ｑ５，Ｑ６とが形成されている。
【０００３】ｎ型ＭＯＳトランジスタＱ１，Ｑ２は、グ
ランド線（ＧＮＤ線）とメモリセルの１対の記憶ノード
間に接続されている。ｐ型ＭＯＳトランジスタＱ３，Ｑ
４は、電源線（Ｖｃｃ線）と１対の記憶ノード間に接続
されている。ｎ型ＭＯＳトランジスタＱ５，Ｑ６は、ビ
ット線対ＢＩＴ線，／ＢＩＴ線の一方とメモリセルの１
対の記憶ノードの一方との間にソース／ドレイン端子が
接続される。ｎ型ＭＯＳトランジスタＱ５，Ｑ６のゲー
トはワード線と接続されている。
ランド線（ＧＮＤ線）とメモリセルの１対の記憶ノード
間に接続されている。ｐ型ＭＯＳトランジスタＱ３，Ｑ
４は、電源線（Ｖｃｃ線）と１対の記憶ノード間に接続
されている。ｎ型ＭＯＳトランジスタＱ５，Ｑ６は、ビ
ット線対ＢＩＴ線，／ＢＩＴ線の一方とメモリセルの１
対の記憶ノードの一方との間にソース／ドレイン端子が
接続される。ｎ型ＭＯＳトランジスタＱ５，Ｑ６のゲー
トはワード線と接続されている。
【０００４】上記の構成を有する従来のスタティック型
半導体記憶装置のメモリセルの平面図の一例が図２７と
図２８とに示されている。なお、スタティック型半導体
記憶装置のメモリセルは多数の層により構成されている
ので、説明の便宜上、図２７と図２８とに分けて平面構
造を示している。また、図２７および図２８において、
点線で示される領域がメモリセル１ビット分の領域であ
り、この領域の境界の各辺で線対称に折り返すことでメ
モリセルを２次元的に配置してメモリアレイが構成され
る。
半導体記憶装置のメモリセルの平面図の一例が図２７と
図２８とに示されている。なお、スタティック型半導体
記憶装置のメモリセルは多数の層により構成されている
ので、説明の便宜上、図２７と図２８とに分けて平面構
造を示している。また、図２７および図２８において、
点線で示される領域がメモリセル１ビット分の領域であ
り、この領域の境界の各辺で線対称に折り返すことでメ
モリセルを２次元的に配置してメモリアレイが構成され
る。
【０００５】図２７に示されるように、シリコン基板
（図示せず）の主表面にはｎウェル領域２４が形成さ
れ、このｎウェル領域２４内にｐ型ＭＯＳトランジスタ
（負荷トランジスタ）Ｑ３，Ｑ４が形成される。ｎウェ
ル領域２４の外部には、ｎ型ＭＯＳトランジスタ（ドラ
イバトランジスタ）Ｑ１，Ｑ２とｎ型ＭＯＳトランジス
タ（アクセストランジスタ）Ｑ５，Ｑ６とが形成され
る。
（図示せず）の主表面にはｎウェル領域２４が形成さ
れ、このｎウェル領域２４内にｐ型ＭＯＳトランジスタ
（負荷トランジスタ）Ｑ３，Ｑ４が形成される。ｎウェ
ル領域２４の外部には、ｎ型ＭＯＳトランジスタ（ドラ
イバトランジスタ）Ｑ１，Ｑ２とｎ型ＭＯＳトランジス
タ（アクセストランジスタ）Ｑ５，Ｑ６とが形成され
る。
【０００６】アクセストランジスタＱ５はｎ+ 不純物拡
散領域１ａ１，１ｂ１を備え、アクセストランジスタＱ
６はｎ+ 不純物拡散領域１ａ２，１ｂ２を有する。そし
て、ポリシリコン層２ａが、アクセストランジスタＱ
５，Ｑ６のゲートとして機能する。ドライバトランジス
タＱ１はｎ+ 不純物拡散領域１ｃ１，１ｂ１を有し、ド
ライバトランジスタＱ２はｎ+ 不純物拡散領域１ｃ２，
１ｂ２を有する。また、負荷トランジスタＱ３はｐ+ 不
純物拡散領域８ａ１，８ｂ１を有し、負荷トランジスタ
Ｑ４はｐ+ 不純物拡散領域８ａ２，８ｂ２を有する。
散領域１ａ１，１ｂ１を備え、アクセストランジスタＱ
６はｎ+ 不純物拡散領域１ａ２，１ｂ２を有する。そし
て、ポリシリコン層２ａが、アクセストランジスタＱ
５，Ｑ６のゲートとして機能する。ドライバトランジス
タＱ１はｎ+ 不純物拡散領域１ｃ１，１ｂ１を有し、ド
ライバトランジスタＱ２はｎ+ 不純物拡散領域１ｃ２，
１ｂ２を有する。また、負荷トランジスタＱ３はｐ+ 不
純物拡散領域８ａ１，８ｂ１を有し、負荷トランジスタ
Ｑ４はｐ+ 不純物拡散領域８ａ２，８ｂ２を有する。
【０００７】そして、ポリシリコン層２ｂ１がドライバ
トランジスタＱ１と負荷トランジスタＱ３のゲートとし
て機能し、ポリシリコン層２ｂ２がドライバトランジス
タＱ２と負荷トランジスタＱ４のゲートとして機能す
る。また、ポリシリコン層２ｂ１は、ｎ+ 不純物拡散領
域１ｂ２とコンタクトホール３ｄ２を介して電気的に接
続され、ポリシリコン層２ｂ２はコンタクトホール３ｄ
１を介してｐ+ 不純物拡散領域８ｂ１と接続される。こ
の接続部が記憶ノード部に対応する。
トランジスタＱ１と負荷トランジスタＱ３のゲートとし
て機能し、ポリシリコン層２ｂ２がドライバトランジス
タＱ２と負荷トランジスタＱ４のゲートとして機能す
る。また、ポリシリコン層２ｂ１は、ｎ+ 不純物拡散領
域１ｂ２とコンタクトホール３ｄ２を介して電気的に接
続され、ポリシリコン層２ｂ２はコンタクトホール３ｄ
１を介してｐ+ 不純物拡散領域８ｂ１と接続される。こ
の接続部が記憶ノード部に対応する。
【０００８】ｎ+ 不純物拡散領域１ａ１，１ａ２は、コ
ンタクトホール３ａ１，３ａ２を介してビット線と接続
される。ｎ+ 不純物拡散領域１ｃ１，１ｃ２は、コンタ
クトホール３ｂ１，３ｂ２を介してグランド線と接続さ
れる。ｐ+ 不純物拡散領域８ａ１，８ａ２は、コンタク
トホール３ｃ１，３ｃ２を介して電源線と接続される。
ンタクトホール３ａ１，３ａ２を介してビット線と接続
される。ｎ+ 不純物拡散領域１ｃ１，１ｃ２は、コンタ
クトホール３ｂ１，３ｂ２を介してグランド線と接続さ
れる。ｐ+ 不純物拡散領域８ａ１，８ａ２は、コンタク
トホール３ｃ１，３ｃ２を介して電源線と接続される。
【０００９】次に、図２８を参照して、図２７に示され
る構造の上に絶縁層を介在して第１メタル配線５ａ１，
５ａ２，５ｂ１，５ｂ２，５ｃ，５ｄ１，５ｄ２が形成
される。この第１メタル配線５ａ１，５ａ２，５ｂ１，
５ｂ２，５ｃ，５ｄ１，５ｄ２上に絶縁層を介在して第
２メタル配線７ａ１，７ａ２，７ｂ１，７ｂ２が形成さ
れる。７ａ１，７ａ２がビット線に対応し、７ｂ１，７
ｂ２がグランド線に対応している。
る構造の上に絶縁層を介在して第１メタル配線５ａ１，
５ａ２，５ｂ１，５ｂ２，５ｃ，５ｄ１，５ｄ２が形成
される。この第１メタル配線５ａ１，５ａ２，５ｂ１，
５ｂ２，５ｃ，５ｄ１，５ｄ２上に絶縁層を介在して第
２メタル配線７ａ１，７ａ２，７ｂ１，７ｂ２が形成さ
れる。７ａ１，７ａ２がビット線に対応し、７ｂ１，７
ｂ２がグランド線に対応している。
【００１０】第１メタル配線５ａ１は、ビアホール６ａ
１を介して第２メタル配線７ａ１と接続され、第１メタ
ル配線５ａ２はビアホール６ａ２を介して第２メタル配
線７ａ２と接続される。第１メタル配線５ｂ１はビアホ
ール６ｂ１を介して第２メタル配線７ｂ１と接続され、
第２メタル配線５ｂ２はビアホール６ｂ２を介して第２
メタル配線７ｂ２と接続される。
１を介して第２メタル配線７ａ１と接続され、第１メタ
ル配線５ａ２はビアホール６ａ２を介して第２メタル配
線７ａ２と接続される。第１メタル配線５ｂ１はビアホ
ール６ｂ１を介して第２メタル配線７ｂ１と接続され、
第２メタル配線５ｂ２はビアホール６ｂ２を介して第２
メタル配線７ｂ２と接続される。
【００１１】第１メタル配線５ｄ１はコンタクトホール
３ｅ１，３ｄ１を介してｎ+ 不純物拡散領域１ｂ１とｐ
+ 不純物拡散領域８ｂ１とに接続され、第１メタル配線
５ｄ２はコンタクトホール３ｄ２，３ｅ２を介してｎ+
不純物拡散領域１ｂ２とｐ+不純物拡散領域８ｂ２とに
接続される。第１メタル配線５ｃはコンタクトホール３
ｃ１，３ｃ２を介してｐ+ 不純物拡散領域８ａ１，８ａ
２と接続される。
３ｅ１，３ｄ１を介してｎ+ 不純物拡散領域１ｂ１とｐ
+ 不純物拡散領域８ｂ１とに接続され、第１メタル配線
５ｄ２はコンタクトホール３ｄ２，３ｅ２を介してｎ+
不純物拡散領域１ｂ２とｐ+不純物拡散領域８ｂ２とに
接続される。第１メタル配線５ｃはコンタクトホール３
ｃ１，３ｃ２を介してｐ+ 不純物拡散領域８ａ１，８ａ
２と接続される。
【００１２】次に、図２９を用いて、図２７および図２
８のＡ−Ａ′線に沿う断面構造について説明する。図２
９を参照して、シリコン基板１１の主表面にはｎウェル
２４とｐウェル２５とが形成される。また、シリコン基
板１の主表面には選択的に分離領域１４が形成される。
ｎウェルの表面にはｐ+ 不純物拡散領域８ｂ１が形成さ
れ、ｐウェルの表面にはｎ+ 不純物拡散領域１ａ１，１
ｂ１が間隔をあけて形成される。
８のＡ−Ａ′線に沿う断面構造について説明する。図２
９を参照して、シリコン基板１１の主表面にはｎウェル
２４とｐウェル２５とが形成される。また、シリコン基
板１の主表面には選択的に分離領域１４が形成される。
ｎウェルの表面にはｐ+ 不純物拡散領域８ｂ１が形成さ
れ、ｐウェルの表面にはｎ+ 不純物拡散領域１ａ１，１
ｂ１が間隔をあけて形成される。
【００１３】シリコン基板１１の主表面上には、ゲート
絶縁層１６ａを介在してポリシリコン層２ａが形成さ
れ、ゲート絶縁層１６ｂを介在してポリシリコン層２ｂ
２が形成される。また、分離領域１４上にはポリシリコ
ン層２ｂ１が延在している。ポリシリコン層２ａ，２ｂ
１，２ｂ２を覆うように層間絶縁層１７ａが形成され
る。この層間絶縁層１７ａにはコンタクトホール３ａ
１，３ｅ１，３ｄ１が形成される。
絶縁層１６ａを介在してポリシリコン層２ａが形成さ
れ、ゲート絶縁層１６ｂを介在してポリシリコン層２ｂ
２が形成される。また、分離領域１４上にはポリシリコ
ン層２ｂ１が延在している。ポリシリコン層２ａ，２ｂ
１，２ｂ２を覆うように層間絶縁層１７ａが形成され
る。この層間絶縁層１７ａにはコンタクトホール３ａ
１，３ｅ１，３ｄ１が形成される。
【００１４】層間絶縁層１７ａ上に第１メタル配線５ａ
１，５ｄ１が形成される。第１メタル配線５ａ１，５ｄ
１を覆うように層間絶縁層１７ｂが形成され、この層間
絶縁層１７ｂにはビアホール６ａ１が形成される。層間
絶縁層１７ｂ上には第２メタル配線７ａ１が形成され
る。
１，５ｄ１が形成される。第１メタル配線５ａ１，５ｄ
１を覆うように層間絶縁層１７ｂが形成され、この層間
絶縁層１７ｂにはビアホール６ａ１が形成される。層間
絶縁層１７ｂ上には第２メタル配線７ａ１が形成され
る。
【００１５】
【発明が解決しようとする課題】しかしながら、従来の
メモリセルが以上のような構成を有するため、次のよう
な問題が生じていた。図２９に示されるように、ｎＭＯ
ＳトランジスタとｐＭＯＳトランジスタとの間には、ｎ
ウェル２４とｐウェル２５の境界が存在し、この境界か
らある距離を隔ててｎＭＯＳトランジスタやｐＭＯＳト
ランジスタ等を形成する必要がある。そのため、上記の
ようなウェル間の境界の存在によりメモリセル領域が増
大するという問題があった。
メモリセルが以上のような構成を有するため、次のよう
な問題が生じていた。図２９に示されるように、ｎＭＯ
ＳトランジスタとｐＭＯＳトランジスタとの間には、ｎ
ウェル２４とｐウェル２５の境界が存在し、この境界か
らある距離を隔ててｎＭＯＳトランジスタやｐＭＯＳト
ランジスタ等を形成する必要がある。そのため、上記の
ようなウェル間の境界の存在によりメモリセル領域が増
大するという問題があった。
【００１６】また、上記境界からある距離を離してｎＭ
ＯＳトランジスタやｐＭＯＳトランジスタを設ける必要
があるので、メモリセル内における上記境界の数は最小
限に抑えることが望まれる。そのため、図２７に示され
るように、同一導電型のＭＯＳトランジスタをまとめて
配置している。その結果、たとえば図２７に示される場
合では、ｐ+ 不純物拡散領域８ｂ１とｎ+ 不純物拡散領
域１ｂ１とを接続するための第１メタル配線５ｄ１等の
上層配線が必要となり、配線数が増大する。また、この
ように配線数が増大することにより配線構造が複雑とな
るという問題が生じていた。
ＯＳトランジスタやｐＭＯＳトランジスタを設ける必要
があるので、メモリセル内における上記境界の数は最小
限に抑えることが望まれる。そのため、図２７に示され
るように、同一導電型のＭＯＳトランジスタをまとめて
配置している。その結果、たとえば図２７に示される場
合では、ｐ+ 不純物拡散領域８ｂ１とｎ+ 不純物拡散領
域１ｂ１とを接続するための第１メタル配線５ｄ１等の
上層配線が必要となり、配線数が増大する。また、この
ように配線数が増大することにより配線構造が複雑とな
るという問題が生じていた。
【００１７】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、メモリ
セル領域を縮小することが可能となり、かつ配線構造を
も簡略化することが可能となるスタティック型半導体記
憶装置およびその製造方法を提供することにある。
ためになされたものである。この発明の目的は、メモリ
セル領域を縮小することが可能となり、かつ配線構造を
も簡略化することが可能となるスタティック型半導体記
憶装置およびその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】この発明に係るスタティ
ック型半導体記憶装置は、基板上に絶縁層を介在して形
成された半導体層に形成される、いわゆるＳＯＩ（Semi
conductor On Insulator）構造を有するものである。そ
して、この発明に係るスタティック型半導体記憶装置
は、第１と第２のインバータと、第１と第２のアクセス
トランジスタとを備える。第１のインバータは、第１導
電型の１対の不純物拡散領域を有する第１のドライバト
ランジスタと第２導電型の１対の不純物拡散領域を有す
る第１の負荷トランジスタとを含む。第２のインバータ
は、第１導電型の１対の不純物拡散領域を有する第２の
ドライバトランジスタと第２導電型の１対の不純物拡散
領域を有する第２の負荷トランジスタとを含む。第１と
第２のアクセストランジスタは、第１導電型の１対の不
純物拡散領域を各々が有する。第１のドライバトランジ
スタのゲートと第１の負荷トランジスタのゲートとが一
体化されて第１ゲートが構成され、第２のドライバトラ
ンジスタのゲートと第２の負荷トランジスタのゲートと
が一体化されて第２ゲートが構成される。第１ゲートの
長手方向の一端は、第１の方向に延在して第１のアクセ
ストランジスタの一方の不純物拡散領域と接続される。
第２ゲートの長手方向の一端は、第１の方向とは反対の
第２の方向に延在して第２のアクセストランジスタの一
方の不純物拡散領域と接続される。第１のドライバトラ
ンジスタの一方の不純物拡散領域と第１の負荷トランジ
スタの一方の不純物拡散領域とを連結して一体化するこ
とにより第１のインバータの第１のドレイン電極が形成
される。第２のドライバトランジスタの一方の不純物拡
散領域と第２の負荷トランジスタの一方の不純物拡散領
域とを連結して一体化することにより第２のインバータ
の第２のドレイン電極が形成される。
ック型半導体記憶装置は、基板上に絶縁層を介在して形
成された半導体層に形成される、いわゆるＳＯＩ（Semi
conductor On Insulator）構造を有するものである。そ
して、この発明に係るスタティック型半導体記憶装置
は、第１と第２のインバータと、第１と第２のアクセス
トランジスタとを備える。第１のインバータは、第１導
電型の１対の不純物拡散領域を有する第１のドライバト
ランジスタと第２導電型の１対の不純物拡散領域を有す
る第１の負荷トランジスタとを含む。第２のインバータ
は、第１導電型の１対の不純物拡散領域を有する第２の
ドライバトランジスタと第２導電型の１対の不純物拡散
領域を有する第２の負荷トランジスタとを含む。第１と
第２のアクセストランジスタは、第１導電型の１対の不
純物拡散領域を各々が有する。第１のドライバトランジ
スタのゲートと第１の負荷トランジスタのゲートとが一
体化されて第１ゲートが構成され、第２のドライバトラ
ンジスタのゲートと第２の負荷トランジスタのゲートと
が一体化されて第２ゲートが構成される。第１ゲートの
長手方向の一端は、第１の方向に延在して第１のアクセ
ストランジスタの一方の不純物拡散領域と接続される。
第２ゲートの長手方向の一端は、第１の方向とは反対の
第２の方向に延在して第２のアクセストランジスタの一
方の不純物拡散領域と接続される。第１のドライバトラ
ンジスタの一方の不純物拡散領域と第１の負荷トランジ
スタの一方の不純物拡散領域とを連結して一体化するこ
とにより第１のインバータの第１のドレイン電極が形成
される。第２のドライバトランジスタの一方の不純物拡
散領域と第２の負荷トランジスタの一方の不純物拡散領
域とを連結して一体化することにより第２のインバータ
の第２のドレイン電極が形成される。
【００１９】上述のように、本発明に係るスタティック
型半導体記憶装置は、基板上に絶縁層を介在して形成さ
れた半導体層に形成される、いわゆるＳＯＩ構造を有す
る。そのため、従来例のように異なる導電型のＭＯＳト
ランジスタに対しそれぞれウェルを形成する必要がなく
なる。それにより、異なる導電型のＭＯＳトランジスタ
間にウェルの境界が存在しなくなり、該境界近傍の不要
な領域を削除することが可能となる。その結果、メモリ
セルの面積を低減することが可能となる。そればかりで
なく、メモリセルの面積を増大させることなく異なる導
電型のＭＯＳトランジスタを交互に配置することも可能
となる。より具体的には、第１導電型のドライバトラン
ジスタと第１導電型のアクセストランジスタとの間に第
２導電型の負荷トランジスタを配置することが可能とな
る。それにより、第１と第２ゲートの長手方向の一端を
それぞれ反対方向に延在させて第１と第２のアクセスト
ランジスタの一方の不純物拡散領域とそれぞれ接続する
ことが可能となる。その結果、たとえば本願の図１に示
されるように第１と第２ゲートに対応するポリシリコン
層２ｂ１，２ｂ２を直線形状とすることができ、図２７
等に示される従来例よりも配線構造を簡略化することが
可能となる。また、上記のようにウェルを形成する必要
がなくなるので、ドライバトランジスタの一方の不純物
拡散領域と負荷トランジスタの一方の不純物拡散領域と
を連結して一体化することによりドレイン電極を形成す
ることが可能となる。このこともメモリセルの面積低減
に寄与し得る。さらに、かかるドレイン電極を形成する
ことにより、ドライバトランジスタの一方の不純物拡散
領域と負荷トランジスタの一方の不純物拡散領域とを接
続する上層配線も不要となる。以上のことより、メモリ
セルの面積が低減され、かつ配線構造も簡略化されたス
タティック型半導体記憶装置が得られる。
型半導体記憶装置は、基板上に絶縁層を介在して形成さ
れた半導体層に形成される、いわゆるＳＯＩ構造を有す
る。そのため、従来例のように異なる導電型のＭＯＳト
ランジスタに対しそれぞれウェルを形成する必要がなく
なる。それにより、異なる導電型のＭＯＳトランジスタ
間にウェルの境界が存在しなくなり、該境界近傍の不要
な領域を削除することが可能となる。その結果、メモリ
セルの面積を低減することが可能となる。そればかりで
なく、メモリセルの面積を増大させることなく異なる導
電型のＭＯＳトランジスタを交互に配置することも可能
となる。より具体的には、第１導電型のドライバトラン
ジスタと第１導電型のアクセストランジスタとの間に第
２導電型の負荷トランジスタを配置することが可能とな
る。それにより、第１と第２ゲートの長手方向の一端を
それぞれ反対方向に延在させて第１と第２のアクセスト
ランジスタの一方の不純物拡散領域とそれぞれ接続する
ことが可能となる。その結果、たとえば本願の図１に示
されるように第１と第２ゲートに対応するポリシリコン
層２ｂ１，２ｂ２を直線形状とすることができ、図２７
等に示される従来例よりも配線構造を簡略化することが
可能となる。また、上記のようにウェルを形成する必要
がなくなるので、ドライバトランジスタの一方の不純物
拡散領域と負荷トランジスタの一方の不純物拡散領域と
を連結して一体化することによりドレイン電極を形成す
ることが可能となる。このこともメモリセルの面積低減
に寄与し得る。さらに、かかるドレイン電極を形成する
ことにより、ドライバトランジスタの一方の不純物拡散
領域と負荷トランジスタの一方の不純物拡散領域とを接
続する上層配線も不要となる。以上のことより、メモリ
セルの面積が低減され、かつ配線構造も簡略化されたス
タティック型半導体記憶装置が得られる。
【００２０】上記の第１のドレイン電極は、第１のドラ
イバトランジスタの一方の不純物拡散領域の表面と第１
の負荷トランジスタの一方の不純物拡散領域の表面とを
シリサイド化することにより一体的に形成され両者を電
気的に接続する第１のシリサイド層を含んでもよい。ま
た、第２のドレイン電極は、第２のドライバトランジス
タの一方の不純物拡散領域の表面と第２の負荷トランジ
スタの一方の不純物拡散領域の表面とをシリサイド化す
ることにより一体的に形成され両者を電気的に接続する
第２のシリサイド層を含んでもよい。
イバトランジスタの一方の不純物拡散領域の表面と第１
の負荷トランジスタの一方の不純物拡散領域の表面とを
シリサイド化することにより一体的に形成され両者を電
気的に接続する第１のシリサイド層を含んでもよい。ま
た、第２のドレイン電極は、第２のドライバトランジス
タの一方の不純物拡散領域の表面と第２の負荷トランジ
スタの一方の不純物拡散領域の表面とをシリサイド化す
ることにより一体的に形成され両者を電気的に接続する
第２のシリサイド層を含んでもよい。
【００２１】上記のような第１と第２のシリサイド層を
形成することにより、第１と第２のドライバトランジス
タの一方の不純物拡散領域と第１と第２の負荷トランジ
スタの一方の不純物拡散領域間を短絡させることが可能
となる。それにより、それらの間を接続する上層配線を
形成する必要がなくなる。それにより、上層配線の数を
減少でき、配線構造の簡略化に寄与し得る。また、第１
と第２のシリサイド層は不純物拡散領域の表面をシリサ
イド化して形成されるので、スタティック型半導体記憶
装置の平坦化にも寄与し得る。
形成することにより、第１と第２のドライバトランジス
タの一方の不純物拡散領域と第１と第２の負荷トランジ
スタの一方の不純物拡散領域間を短絡させることが可能
となる。それにより、それらの間を接続する上層配線を
形成する必要がなくなる。それにより、上層配線の数を
減少でき、配線構造の簡略化に寄与し得る。また、第１
と第２のシリサイド層は不純物拡散領域の表面をシリサ
イド化して形成されるので、スタティック型半導体記憶
装置の平坦化にも寄与し得る。
【００２２】上記の第１と第２のアクセストランジスタ
の一方の不純物拡散領域の表面には第３と第４のシリサ
イド層が形成されてもよく、第３のシリサイド層は第１
ゲートの側壁上と上面上とに延在してもよく、第４のシ
リサイド層は第２ゲートの側壁上と上面上とに延在して
もよい。
の一方の不純物拡散領域の表面には第３と第４のシリサ
イド層が形成されてもよく、第３のシリサイド層は第１
ゲートの側壁上と上面上とに延在してもよく、第４のシ
リサイド層は第２ゲートの側壁上と上面上とに延在して
もよい。
【００２３】上記のように第３と第４のシリサイド層が
第１と第２ゲートの側壁上と上面上とに延在することに
より、第１と第２ゲートの抵抗値を低減することが可能
となるとともに、第１と第２ゲートと不純物拡散領域と
のコンタクト抵抗をも低減することが可能となる。
第１と第２ゲートの側壁上と上面上とに延在することに
より、第１と第２ゲートの抵抗値を低減することが可能
となるとともに、第１と第２ゲートと不純物拡散領域と
のコンタクト抵抗をも低減することが可能となる。
【００２４】上記の第１と第２のドライバトランジスタ
は第１と第２のコンタクトホールを介してそれぞれグラ
ンド線と接続され、第１と第２の負荷トランジスタは第
３と第４のコンタクトホールを介してそれぞれ電源線と
接続される。そして、第３と第４のコンタクトホール
は、第１と第２のコンタクトホールを結ぶ仮想の線分に
対し同じ側に配置されることが好ましい。
は第１と第２のコンタクトホールを介してそれぞれグラ
ンド線と接続され、第１と第２の負荷トランジスタは第
３と第４のコンタクトホールを介してそれぞれ電源線と
接続される。そして、第３と第４のコンタクトホール
は、第１と第２のコンタクトホールを結ぶ仮想の線分に
対し同じ側に配置されることが好ましい。
【００２５】第１と第２のコンタクトホールを結ぶ仮想
の線分に対し第３と第４のコンタクトホールが同じ側に
配置されない場合には、第１と第２のコンタクトホール
を結ぶ仮想の線分と、第３と第４のコンタクトホールを
結ぶ仮想の線分とが交差してしまう。そのため、１本の
グランド線で第１と第２のコンタクトホールを接続し、
１本の電源線で第３と第４のコンタクトホールを接続し
ようとすると、グランド線と電源線とが交差してしま
う。そのため、グランド線あるいは電源線の数を増加さ
せる必要がある。それに対し、第１と第２のコンタクト
ホールを結ぶ仮想の線分に対し同じ側に第３と第４のコ
ンタクトホールを配置することにより、グランド線と電
源線とが交差するのを回避することが可能となる。それ
により、グランド線あるいは電源線の数が増加するのを
抑制することが可能となり、配線構造の簡略化に寄与し
得る。
の線分に対し第３と第４のコンタクトホールが同じ側に
配置されない場合には、第１と第２のコンタクトホール
を結ぶ仮想の線分と、第３と第４のコンタクトホールを
結ぶ仮想の線分とが交差してしまう。そのため、１本の
グランド線で第１と第２のコンタクトホールを接続し、
１本の電源線で第３と第４のコンタクトホールを接続し
ようとすると、グランド線と電源線とが交差してしま
う。そのため、グランド線あるいは電源線の数を増加さ
せる必要がある。それに対し、第１と第２のコンタクト
ホールを結ぶ仮想の線分に対し同じ側に第３と第４のコ
ンタクトホールを配置することにより、グランド線と電
源線とが交差するのを回避することが可能となる。それ
により、グランド線あるいは電源線の数が増加するのを
抑制することが可能となり、配線構造の簡略化に寄与し
得る。
【００２６】上記のスタティック型半導体記憶装置は、
好ましくは、直線形状の第１と第２の活性領域を備え
る。第１のドライバトランジスタの１対の不純物拡散領
域と第２のアクセストランジスタの１対の不純物拡散領
域は、第１の活性領域内に配置され、第２のドライバト
ランジスタの１対の不純物拡散領域と第１のアクセスト
ランジスタの１対の不純物拡散領域は、第２の活性領域
内に配置される。そして、第１の負荷トランジスタの１
対の不純物拡散領域は、第１の活性領域の長手方向と交
差する方向に延在し、第２の負荷トランジスタの１対の
不純物拡散領域は、第２の活性領域の長手方向と交差す
る方向に延在する。
好ましくは、直線形状の第１と第２の活性領域を備え
る。第１のドライバトランジスタの１対の不純物拡散領
域と第２のアクセストランジスタの１対の不純物拡散領
域は、第１の活性領域内に配置され、第２のドライバト
ランジスタの１対の不純物拡散領域と第１のアクセスト
ランジスタの１対の不純物拡散領域は、第２の活性領域
内に配置される。そして、第１の負荷トランジスタの１
対の不純物拡散領域は、第１の活性領域の長手方向と交
差する方向に延在し、第２の負荷トランジスタの１対の
不純物拡散領域は、第２の活性領域の長手方向と交差す
る方向に延在する。
【００２７】上記のように第１と第２の活性領域が直線
形状を有することにより、スタティック型半導体記憶装
置のメモリセルにおけるフィールドパターン形状を単純
化することが可能となる。それにより、写真製版が容易
となり、フィールドパターンの良好な仕上がり形状を期
待できる。
形状を有することにより、スタティック型半導体記憶装
置のメモリセルにおけるフィールドパターン形状を単純
化することが可能となる。それにより、写真製版が容易
となり、フィールドパターンの良好な仕上がり形状を期
待できる。
【００２８】この発明に係るスタティック型半導体記憶
装置の製造方法は、第１導電型のドライバトランジスタ
のゲートと第２導電型の負荷トランジスタのゲートとを
一体化した第１ゲートと、第１導電型のアクセストラン
ジスタのゲートとなる第２ゲートとを備えたスタティッ
ク型半導体記憶装置の製造方法である。そして、１つの
局面では、下記の各工程を備える。主表面上に絶縁層を
介在して形成された半導体層を有する基板を準備する。
つまり、ＳＯＩ基板を準備する。半導体層に選択的に分
離領域を形成する。分離領域に囲まれる活性領域上に開
口を有するゲート絶縁層を形成する。ゲート絶縁層上
に、一端が開口を介して活性領域と接続されるように第
１ゲートを形成するとともに第２ゲートを形成する。第
１と第２ゲートの側壁上にサイドウォール絶縁層を形成
する。第１および第２ゲートとサイドウォール絶縁層と
をマスクとして用いて第１導電型の不純物と第２導電型
の不純物とを選択的に活性領域に注入することにより、
互いに接するようにドライバトランジスタの第１導電型
の第１の不純物拡散領域と負荷トランジスタの第２導電
型の第２の不純物拡散領域とを形成する。第１と第２の
不純物拡散領域の表面をシリサイド化することにより、
第１と第２の不純物拡散領域を電気的に接続するシリサ
イド層を形成する。
装置の製造方法は、第１導電型のドライバトランジスタ
のゲートと第２導電型の負荷トランジスタのゲートとを
一体化した第１ゲートと、第１導電型のアクセストラン
ジスタのゲートとなる第２ゲートとを備えたスタティッ
ク型半導体記憶装置の製造方法である。そして、１つの
局面では、下記の各工程を備える。主表面上に絶縁層を
介在して形成された半導体層を有する基板を準備する。
つまり、ＳＯＩ基板を準備する。半導体層に選択的に分
離領域を形成する。分離領域に囲まれる活性領域上に開
口を有するゲート絶縁層を形成する。ゲート絶縁層上
に、一端が開口を介して活性領域と接続されるように第
１ゲートを形成するとともに第２ゲートを形成する。第
１と第２ゲートの側壁上にサイドウォール絶縁層を形成
する。第１および第２ゲートとサイドウォール絶縁層と
をマスクとして用いて第１導電型の不純物と第２導電型
の不純物とを選択的に活性領域に注入することにより、
互いに接するようにドライバトランジスタの第１導電型
の第１の不純物拡散領域と負荷トランジスタの第２導電
型の第２の不純物拡散領域とを形成する。第１と第２の
不純物拡散領域の表面をシリサイド化することにより、
第１と第２の不純物拡散領域を電気的に接続するシリサ
イド層を形成する。
【００２９】上記のように第１導電型の不純物と第２導
電型の不純物とを選択的に活性領域に注入して互いに接
する第１と第２の不純物拡散領域を形成しているので、
従来例と比較してメモリセルの面積を低減することが可
能となる。また、第１と第２の不純物拡散領域の表面を
シリサイド化することにより第１と第２の不純物拡散領
域を電気的に接続しているので、第１と第２の不純物拡
散領域を上層配線で接続する場合と比べ、配線構造を簡
略化することが可能となることに加えてプロセスも簡略
化することが可能となる。
電型の不純物とを選択的に活性領域に注入して互いに接
する第１と第２の不純物拡散領域を形成しているので、
従来例と比較してメモリセルの面積を低減することが可
能となる。また、第１と第２の不純物拡散領域の表面を
シリサイド化することにより第１と第２の不純物拡散領
域を電気的に接続しているので、第１と第２の不純物拡
散領域を上層配線で接続する場合と比べ、配線構造を簡
略化することが可能となることに加えてプロセスも簡略
化することが可能となる。
【００３０】この発明に係るスタティック型半導体記憶
装置の製造方法の他の局面では、下記の各工程を備え
る。主表面上に絶縁層を介在して形成された半導体層を
有する基板を準備する。半導体層に選択的に分離領域を
形成する。分離領域に囲まれる活性領域上にゲート絶縁
層を介在して第１と第２ゲートを形成する。第１と第２
ゲートの側壁上にサイドウォール絶縁層を形成する。第
１および第２ゲートとサイドウォール絶縁層とをマスク
として用いて第１導電型の不純物と第２導電型の不純物
とを選択的に活性領域に注入することにより、互いに接
するようにドライバトランジスタの第１導電型の第１の
不純物拡散領域と負荷トランジスタの第２導電型の第２
の不純物拡散領域とを形成するとともにアクセストラン
ジスタの第１導電型の第３の不純物拡散領域を形成す
る。第３の不純物拡散領域上に位置する第１ゲートのサ
イドウォール絶縁層を除去する。第１と第２ゲートの表
面と第１，第２および第３の不純物拡散領域の表面とを
シリサイド化することにより、第１と第２の不純物拡散
領域を電気的に接続する第１のシリサイド層と、第３の
不純物拡散領域と第１ゲートとを電気的に接続する第２
のシリサイド層とを形成する。
装置の製造方法の他の局面では、下記の各工程を備え
る。主表面上に絶縁層を介在して形成された半導体層を
有する基板を準備する。半導体層に選択的に分離領域を
形成する。分離領域に囲まれる活性領域上にゲート絶縁
層を介在して第１と第２ゲートを形成する。第１と第２
ゲートの側壁上にサイドウォール絶縁層を形成する。第
１および第２ゲートとサイドウォール絶縁層とをマスク
として用いて第１導電型の不純物と第２導電型の不純物
とを選択的に活性領域に注入することにより、互いに接
するようにドライバトランジスタの第１導電型の第１の
不純物拡散領域と負荷トランジスタの第２導電型の第２
の不純物拡散領域とを形成するとともにアクセストラン
ジスタの第１導電型の第３の不純物拡散領域を形成す
る。第３の不純物拡散領域上に位置する第１ゲートのサ
イドウォール絶縁層を除去する。第１と第２ゲートの表
面と第１，第２および第３の不純物拡散領域の表面とを
シリサイド化することにより、第１と第２の不純物拡散
領域を電気的に接続する第１のシリサイド層と、第３の
不純物拡散領域と第１ゲートとを電気的に接続する第２
のシリサイド層とを形成する。
【００３１】上記のように、他の局面では、第１ゲート
のサイドウォール絶縁層を選択的に除去した後第１と第
２のシリサイド層を形成している。それにより、第１の
シリサイド層によって第１と第２の不純物拡散領域を電
気的に接続するとともに第２のシリサイド層により第３
の不純物拡散領域と第１ゲートとを電気的に接続するこ
とが可能となる。その結果、上記の１つの局面の場合と
同様の効果に加えて、第３の不純物拡散領域と第１ゲー
トとのコンタクト抵抗を低減することが可能となる。
のサイドウォール絶縁層を選択的に除去した後第１と第
２のシリサイド層を形成している。それにより、第１の
シリサイド層によって第１と第２の不純物拡散領域を電
気的に接続するとともに第２のシリサイド層により第３
の不純物拡散領域と第１ゲートとを電気的に接続するこ
とが可能となる。その結果、上記の１つの局面の場合と
同様の効果に加えて、第３の不純物拡散領域と第１ゲー
トとのコンタクト抵抗を低減することが可能となる。
【００３２】
【発明の実施の形態】以下、図１〜図２５を用いて、こ
の発明の実施の形態について説明する。
の発明の実施の形態について説明する。
【００３３】（実施の形態１）まず、図１〜図１７を用
いて、この発明の実施の形態１とその変形例とについて
説明する。図１および図２は、この発明の実施の形態１
におけるスタティック型半導体記憶装置の１ビット分の
メモリセルを示す平面図である。図３は、図１および図
２のＡ−Ａ′線に沿う断面構造を示す図である。図４
は、図１および図２のＢ−Ｂ′線に沿う断面構造を示す
図である。なお、図１および図２に示されるメモリセル
領域４の各辺で線対称に折り返すことによりメモリセル
を２次元に配置してメモリアレイが構成される。
いて、この発明の実施の形態１とその変形例とについて
説明する。図１および図２は、この発明の実施の形態１
におけるスタティック型半導体記憶装置の１ビット分の
メモリセルを示す平面図である。図３は、図１および図
２のＡ−Ａ′線に沿う断面構造を示す図である。図４
は、図１および図２のＢ−Ｂ′線に沿う断面構造を示す
図である。なお、図１および図２に示されるメモリセル
領域４の各辺で線対称に折り返すことによりメモリセル
を２次元に配置してメモリアレイが構成される。
【００３４】図１を参照して、メモリセル領域４内には
６つのＭＯＳトランジスタが形成されている。ｎＭＯＳ
トランジスタ（ドライバトランジスタ）Ｑ１は、ｎ+ 不
純物拡散領域１ｂ１，１ｃ１を有し、ｎＭＯＳトランジ
スタ（ドライバトランジスタ）Ｑ２は、ｎ+ 不純物拡散
領域１ｂ２，１ｃ２を有する。ｐＭＯＳトランジスタ
（負荷トランジスタ）Ｑ３は、ｐ+ 不純物拡散領域８ａ
１，８ｂ１を備え、ｐＭＯＳトランジスタ（負荷トラン
ジスタ）Ｑ４は、ｐ+ 不純物拡散領域８ａ２，８ｂ２を
有する。
６つのＭＯＳトランジスタが形成されている。ｎＭＯＳ
トランジスタ（ドライバトランジスタ）Ｑ１は、ｎ+ 不
純物拡散領域１ｂ１，１ｃ１を有し、ｎＭＯＳトランジ
スタ（ドライバトランジスタ）Ｑ２は、ｎ+ 不純物拡散
領域１ｂ２，１ｃ２を有する。ｐＭＯＳトランジスタ
（負荷トランジスタ）Ｑ３は、ｐ+ 不純物拡散領域８ａ
１，８ｂ１を備え、ｐＭＯＳトランジスタ（負荷トラン
ジスタ）Ｑ４は、ｐ+ 不純物拡散領域８ａ２，８ｂ２を
有する。
【００３５】ドライバトランジスタＱ１と負荷トランジ
スタＱ３のゲートとして機能する直線形状のポリシリコ
ン層（第１ゲート）２ｂ１が形成され、ドライバトラン
ジスタＱ２と負荷トランジスタＱ４のゲートとして機能
する直線形状のポリシリコン層（第２ゲート）２ｂ２が
形成されている。
スタＱ３のゲートとして機能する直線形状のポリシリコ
ン層（第１ゲート）２ｂ１が形成され、ドライバトラン
ジスタＱ２と負荷トランジスタＱ４のゲートとして機能
する直線形状のポリシリコン層（第２ゲート）２ｂ２が
形成されている。
【００３６】ｎＭＯＳトランジスタ（アクセストランジ
スタ）Ｑ５は、ｎ+ 不純物拡散領域１ａ１，１ｂ１を有
し、ｎＭＯＳトランジスタ（アクセストランジスタ）Ｑ
６は、ｎ+ 不純物拡散領域１ａ２，１ｂ２を有する。ポ
リシリコン層２ａ１がアクセストランジスタＱ５のゲー
トとして機能し、ポリシリコン層２ａ２がアクセストラ
ンジスタＱ６のゲートとして機能する。ポリシリコン層
２ａ１，２ａ２はワード線であり、いわゆるスプリット
型ワード線を本実施の形態１におけるスタティック型半
導体記憶装置は有することとなる。
スタ）Ｑ５は、ｎ+ 不純物拡散領域１ａ１，１ｂ１を有
し、ｎＭＯＳトランジスタ（アクセストランジスタ）Ｑ
６は、ｎ+ 不純物拡散領域１ａ２，１ｂ２を有する。ポ
リシリコン層２ａ１がアクセストランジスタＱ５のゲー
トとして機能し、ポリシリコン層２ａ２がアクセストラ
ンジスタＱ６のゲートとして機能する。ポリシリコン層
２ａ１，２ａ２はワード線であり、いわゆるスプリット
型ワード線を本実施の形態１におけるスタティック型半
導体記憶装置は有することとなる。
【００３７】図１に示されるように、ドライバトランジ
スタＱ１とアクセストランジスタＱ６との間に負荷トラ
ンジスタＱ３が配置され、ドライバトランジスタＱ２と
アクセストランジスタＱ５の間に負荷トランジスタＱ４
が配置されている。このように導電型式の異なるＭＯＳ
トランジスタを交互に配置することにより、ポリシリコ
ン層２ｂ１，２ｂ２を直線形状とすることが可能とな
る。それにより、従来例と比べ配線構造を簡略化するこ
とが可能となる。また、ポリシリコン層２ｂ１の長手方
向の一端を真直ぐに延在させることによりポリシリコン
層２ｂ１をコンタクト部９ａを介してアクセストランジ
スタＱ６のｎ+ 不純物拡散領域１ｂ２と接続でき、ポリ
シリコン層２ｂ１の延在方向とは反対方向にポリシリコ
ン層２ｂ２を真直ぐに延在させることによりポリシリコ
ン層２ｂ２をコンタクト部９ｂを介してアクセストラン
ジスタＱ５のｎ+ 不純物拡散領域１ｂ１と接続すること
が可能となる。
スタＱ１とアクセストランジスタＱ６との間に負荷トラ
ンジスタＱ３が配置され、ドライバトランジスタＱ２と
アクセストランジスタＱ５の間に負荷トランジスタＱ４
が配置されている。このように導電型式の異なるＭＯＳ
トランジスタを交互に配置することにより、ポリシリコ
ン層２ｂ１，２ｂ２を直線形状とすることが可能とな
る。それにより、従来例と比べ配線構造を簡略化するこ
とが可能となる。また、ポリシリコン層２ｂ１の長手方
向の一端を真直ぐに延在させることによりポリシリコン
層２ｂ１をコンタクト部９ａを介してアクセストランジ
スタＱ６のｎ+ 不純物拡散領域１ｂ２と接続でき、ポリ
シリコン層２ｂ１の延在方向とは反対方向にポリシリコ
ン層２ｂ２を真直ぐに延在させることによりポリシリコ
ン層２ｂ２をコンタクト部９ｂを介してアクセストラン
ジスタＱ５のｎ+ 不純物拡散領域１ｂ１と接続すること
が可能となる。
【００３８】また、ｐ+ 不純物拡散領域８ｂ１とｎ+ 不
純物拡散領域１ｂ１とは接合部１０ａを介して連結され
て一体化されている。ｐ+ 不純物拡散領域８ｂ２とｎ+
不純物拡散領域１ｂ２も接合部１０ｂを介して連結され
て一体化されている。
純物拡散領域１ｂ１とは接合部１０ａを介して連結され
て一体化されている。ｐ+ 不純物拡散領域８ｂ２とｎ+
不純物拡散領域１ｂ２も接合部１０ｂを介して連結され
て一体化されている。
【００３９】ドライバトランジスタＱ１と負荷トランジ
スタＱ３とで第１のインバータが形成され、ドライバト
ランジスタＱ２と負荷トランジスタＱ４とで第２のイン
バータが形成される。上記のようにｎ+ 不純物拡散領域
１ｂ１とｐ+ 不純物拡散領域８ｂ１とが連結されること
により、第１のインバータのドレイン電極が一体化され
た不純物拡散領域により構成されることとなる。また、
ｐ+ 不純物拡散領域８ｂ２とｎ+ 不純物拡散領域１ｂ２
とが連結されることにより、第２のインバータのドレイ
ン電極が一体化された不純物拡散領域により構成される
こととなる。
スタＱ３とで第１のインバータが形成され、ドライバト
ランジスタＱ２と負荷トランジスタＱ４とで第２のイン
バータが形成される。上記のようにｎ+ 不純物拡散領域
１ｂ１とｐ+ 不純物拡散領域８ｂ１とが連結されること
により、第１のインバータのドレイン電極が一体化され
た不純物拡散領域により構成されることとなる。また、
ｐ+ 不純物拡散領域８ｂ２とｎ+ 不純物拡散領域１ｂ２
とが連結されることにより、第２のインバータのドレイ
ン電極が一体化された不純物拡散領域により構成される
こととなる。
【００４０】次に、図２を参照して、メモリセル領域４
の上方には、第１メタル配線５ａ１，５ａ２，５ｂ１，
５ｂ２，５ｃが形成される。これらの上方にさらに第２
メタル配線７ａ，７ｂが形成される。
の上方には、第１メタル配線５ａ１，５ａ２，５ｂ１，
５ｂ２，５ｃが形成される。これらの上方にさらに第２
メタル配線７ａ，７ｂが形成される。
【００４１】第１メタル配線５ａ１はコンタクトホール
３ａ１を介してｎ+ 不純物拡散領域１ａ１と接続され、
ビアホール６ａを介して第２メタル配線７ｂと接続され
る。第１メタル配線５ａ２は、コンタクトホール３ａ２
を介してｎ+ 不純物拡散領域１ａ２と接続され、ビアホ
ール６ｂを介して第２メタル配線７ｂと接続される。こ
の第２メタル配線７ａ，７ｂは、ビット線である。
３ａ１を介してｎ+ 不純物拡散領域１ａ１と接続され、
ビアホール６ａを介して第２メタル配線７ｂと接続され
る。第１メタル配線５ａ２は、コンタクトホール３ａ２
を介してｎ+ 不純物拡散領域１ａ２と接続され、ビアホ
ール６ｂを介して第２メタル配線７ｂと接続される。こ
の第２メタル配線７ａ，７ｂは、ビット線である。
【００４２】第１メタル配線５ｂ１は、コンタクトホー
ル３ｂ１を介してｎ+ 不純物拡散領域１ｃ１と接続さ
れ、第１メタル配線５ｂ２は、コンタクトホール３ｂ２
を介してｎ+ 不純物拡散領域１ｃ２と接続される。この
第１メタル配線５ｂ１，５ｂ２がグランド線である。第
１メタル配線５ｃは、コンタクトホール３ｃ１を介して
ｐ+ 不純物拡散領域８ａ１と接続され、コンタクトホー
ル３ｃ２を介してｐ+ 不純物拡散領域８ａ２と接続され
る。この第１メタル配線５ｃは電源線である。
ル３ｂ１を介してｎ+ 不純物拡散領域１ｃ１と接続さ
れ、第１メタル配線５ｂ２は、コンタクトホール３ｂ２
を介してｎ+ 不純物拡散領域１ｃ２と接続される。この
第１メタル配線５ｂ１，５ｂ２がグランド線である。第
１メタル配線５ｃは、コンタクトホール３ｃ１を介して
ｐ+ 不純物拡散領域８ａ１と接続され、コンタクトホー
ル３ｃ２を介してｐ+ 不純物拡散領域８ａ２と接続され
る。この第１メタル配線５ｃは電源線である。
【００４３】次に、図３および図４を用いて、図１およ
び図２に示されるメモリセル領域４の断面構造について
説明する。
び図２に示されるメモリセル領域４の断面構造について
説明する。
【００４４】図３に示されるように、シリコン基板１１
の主表面上にシリコン酸化物等の埋込み絶縁層１２を介
在して形成された半導体層に選択的に分離領域１４が形
成されている。この分離領域１４に囲まれる領域が活性
領域となる。活性領域内には上述のようにｎ+ 不純物拡
散領域１ａ１，１ｂ１等が形成され、これらの高濃度な
不純物拡散領域の間にはチャネルドープ領域１３ａ，１
３ｂ，１３ｃ等が形成される。ｎ+ 不純物拡散領域１ａ
１，１ｂ１の表面にはシリサイド層１５が形成されてい
る。そして、このシリサイド層１５を選択的に除去する
ことにより、ポリシリコン層２ｂ２の一端とｎ+ 不純物
拡散領域１ｂ１とが直接接続されている。なお、ポリシ
リコン層２ｂ２は、シリサイド層１５を介在してｎ+ 不
純物拡散領域１ｂ１と接続されてもよい。
の主表面上にシリコン酸化物等の埋込み絶縁層１２を介
在して形成された半導体層に選択的に分離領域１４が形
成されている。この分離領域１４に囲まれる領域が活性
領域となる。活性領域内には上述のようにｎ+ 不純物拡
散領域１ａ１，１ｂ１等が形成され、これらの高濃度な
不純物拡散領域の間にはチャネルドープ領域１３ａ，１
３ｂ，１３ｃ等が形成される。ｎ+ 不純物拡散領域１ａ
１，１ｂ１の表面にはシリサイド層１５が形成されてい
る。そして、このシリサイド層１５を選択的に除去する
ことにより、ポリシリコン層２ｂ２の一端とｎ+ 不純物
拡散領域１ｂ１とが直接接続されている。なお、ポリシ
リコン層２ｂ２は、シリサイド層１５を介在してｎ+ 不
純物拡散領域１ｂ１と接続されてもよい。
【００４５】ポリシリコン層２ａ１，２ｂ２，２ａ２を
覆うように層間絶縁層１７ａが形成される。この層間絶
縁層１７ａ上に第１メタル配線５ａ１，５ｂ１，５ｃ，
５ｂ２，５ａ２がそれぞれ形成される。第１メタル配線
５ａ１，５ｂ１，５ｃ，５ｂ２，５ａ２を覆うように層
間絶縁層１７ｂが形成され、この層間絶縁層１７ｂ上に
第２メタル配線７ａが形成される。第２メタル配線７ａ
はビアホール６ｂを介して第１メタル配線５ａ２と接続
され、第１メタル配線５ａ１はコンタクトホール３ａ１
を介してｎ+ 不純物拡散領域１ａ１と接続される。
覆うように層間絶縁層１７ａが形成される。この層間絶
縁層１７ａ上に第１メタル配線５ａ１，５ｂ１，５ｃ，
５ｂ２，５ａ２がそれぞれ形成される。第１メタル配線
５ａ１，５ｂ１，５ｃ，５ｂ２，５ａ２を覆うように層
間絶縁層１７ｂが形成され、この層間絶縁層１７ｂ上に
第２メタル配線７ａが形成される。第２メタル配線７ａ
はビアホール６ｂを介して第１メタル配線５ａ２と接続
され、第１メタル配線５ａ１はコンタクトホール３ａ１
を介してｎ+ 不純物拡散領域１ａ１と接続される。
【００４６】次に、図４を参照して、ｐ+ 不純物拡散領
域８ｂ２とｎ+ 不純物拡散領域１ｂ２は、接合部１０ｂ
を介して互いに連結されて一体化される。このようにｐ
+ 不純物拡散領域８ｂ２とｎ+ 不純物拡散領域１ｂ２と
を接触させた場合には、通常その接合部１０ｂにダイオ
ードが形成される。そのため、オーミック（抵抗性）な
接続は得られない。そこで、これを回避すべく、本実施
の形態１では、ｐ+ 不純物拡散領域８ｂ２の表面とｎ+
不純物拡散領域１ｂ２の表面とをシリサイド化すること
により、両者を接続するシリサイド層１５を形成してい
る。このようなシリサイド層１５を形成することによ
り、ｐ+ 不純物拡散領域８ｂ２とｎ+ 不純物拡散領域１
ｂ２とを短絡させて電気的に接続することが可能とな
る。それにより、上層にｐ+ 不純物拡散領域８ｂ２とｎ
+ 不純物拡散領域１ｂ２とを接続する配線層を新たに形
成する必要がなくなるので、従来例と比べ配線層の数を
低減することが可能となる。その結果、従来例よりも配
線構造を簡略化することが可能となる。さらに、シリサ
イド層１５はｐ+ 不純物拡散領域８ｂ２とｎ+ 不純物拡
散領域１ｂ２の表面をシリサイド化することにより形成
されるので、メモリセル領域４の平坦化にも寄与し得
る。
域８ｂ２とｎ+ 不純物拡散領域１ｂ２は、接合部１０ｂ
を介して互いに連結されて一体化される。このようにｐ
+ 不純物拡散領域８ｂ２とｎ+ 不純物拡散領域１ｂ２と
を接触させた場合には、通常その接合部１０ｂにダイオ
ードが形成される。そのため、オーミック（抵抗性）な
接続は得られない。そこで、これを回避すべく、本実施
の形態１では、ｐ+ 不純物拡散領域８ｂ２の表面とｎ+
不純物拡散領域１ｂ２の表面とをシリサイド化すること
により、両者を接続するシリサイド層１５を形成してい
る。このようなシリサイド層１５を形成することによ
り、ｐ+ 不純物拡散領域８ｂ２とｎ+ 不純物拡散領域１
ｂ２とを短絡させて電気的に接続することが可能とな
る。それにより、上層にｐ+ 不純物拡散領域８ｂ２とｎ
+ 不純物拡散領域１ｂ２とを接続する配線層を新たに形
成する必要がなくなるので、従来例と比べ配線層の数を
低減することが可能となる。その結果、従来例よりも配
線構造を簡略化することが可能となる。さらに、シリサ
イド層１５はｐ+ 不純物拡散領域８ｂ２とｎ+ 不純物拡
散領域１ｂ２の表面をシリサイド化することにより形成
されるので、メモリセル領域４の平坦化にも寄与し得
る。
【００４７】図３および図４に示されるように、本発明
に係るスタティック型半導体記憶装置はＳＯＩ構造を有
するので、ｎＭＯＳトランジスタを形成するためのｐウ
ェルやｐＭＯＳトランジスタを形成するためのｎウェル
が不要となる。そのため、ｎＭＯＳトランジスタとｐＭ
ＯＳトランジスタとの間にウェルの境界が存在せず、ウ
ェルの境界近傍の領域の存在によるメモリセル領域４の
面積増大を効果的に回避することが可能となる。
に係るスタティック型半導体記憶装置はＳＯＩ構造を有
するので、ｎＭＯＳトランジスタを形成するためのｐウ
ェルやｐＭＯＳトランジスタを形成するためのｎウェル
が不要となる。そのため、ｎＭＯＳトランジスタとｐＭ
ＯＳトランジスタとの間にウェルの境界が存在せず、ウ
ェルの境界近傍の領域の存在によるメモリセル領域４の
面積増大を効果的に回避することが可能となる。
【００４８】次に、図５〜図１７を用いて、図３に示さ
れる構造の変形例について説明する。図５に示されるよ
うに、本変形例では、ポリシリコン層２ａ１，２ｂ２，
２ａ２の表面がシリサイド化されることによりシリサイ
ド層１５が形成され、ポリシリコン層２ａ１，２ａ２，
２ｂ２の側壁上にサイドウォール絶縁層２０ａ，２０
ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆが形成されてい
る。
れる構造の変形例について説明する。図５に示されるよ
うに、本変形例では、ポリシリコン層２ａ１，２ｂ２，
２ａ２の表面がシリサイド化されることによりシリサイ
ド層１５が形成され、ポリシリコン層２ａ１，２ａ２，
２ｂ２の側壁上にサイドウォール絶縁層２０ａ，２０
ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆが形成されてい
る。
【００４９】また、メモリセル領域４内に形成される各
ＭＯＳトランジスタがＬＤＤ（Lightly Doped Drain ）
構造を有している。図５に示される断面では、ｎ+ 不純
物拡散領域１ａ１，１ｂ１に隣接してｎ- 不純物拡散領
域１８ａ，１８ｂ，１８ｃが形成され、ｎ- 不純物拡散
領域１８ｃに隣接してｐ型不純物拡散領域１ｂ１′が形
成されている。また、本変形例では、コンタクトホール
３ａ１内にプラグ１９ａが形成され、ビアホール６ｂ内
にプラグ１９ｂが形成されている。それ以外の構造に関
しては図３に示される場合とほぼ同様である。なお、上
記の図５に示される構造における特徴は、後述する実施
の形態２〜４に適用可能である。
ＭＯＳトランジスタがＬＤＤ（Lightly Doped Drain ）
構造を有している。図５に示される断面では、ｎ+ 不純
物拡散領域１ａ１，１ｂ１に隣接してｎ- 不純物拡散領
域１８ａ，１８ｂ，１８ｃが形成され、ｎ- 不純物拡散
領域１８ｃに隣接してｐ型不純物拡散領域１ｂ１′が形
成されている。また、本変形例では、コンタクトホール
３ａ１内にプラグ１９ａが形成され、ビアホール６ｂ内
にプラグ１９ｂが形成されている。それ以外の構造に関
しては図３に示される場合とほぼ同様である。なお、上
記の図５に示される構造における特徴は、後述する実施
の形態２〜４に適用可能である。
【００５０】上記のようにポリシリコン層２ａ１，２ａ
２，２ｂ２の表面をシリサイド化することにより、これ
らの抵抗値を低減することが可能となる。また、上記の
サイドウォール絶縁層２０ａ〜２０ｆを形成することに
より、ポリシリコン層２ａ１，２ａ２，２ｂ２の表面に
形成されるシリサイド層１５と、ｎ+ 不純物拡散領域１
ａ１，１ｂ１等の高濃度不純物拡散領域の表面に形成さ
れるシリサイド層１５等を確実に分離することが可能と
なる。その結果、高性能かつ高信頼性のスタティック型
半導体記憶装置が得られる。
２，２ｂ２の表面をシリサイド化することにより、これ
らの抵抗値を低減することが可能となる。また、上記の
サイドウォール絶縁層２０ａ〜２０ｆを形成することに
より、ポリシリコン層２ａ１，２ａ２，２ｂ２の表面に
形成されるシリサイド層１５と、ｎ+ 不純物拡散領域１
ａ１，１ｂ１等の高濃度不純物拡散領域の表面に形成さ
れるシリサイド層１５等を確実に分離することが可能と
なる。その結果、高性能かつ高信頼性のスタティック型
半導体記憶装置が得られる。
【００５１】次に、図６〜図１４を用いて、図５に示さ
れる構造のスタティック型半導体記憶装置の製造方法に
ついて説明する。
れる構造のスタティック型半導体記憶装置の製造方法に
ついて説明する。
【００５２】まず図６を参照して、シリコン基板１１の
主表面上に埋込み絶縁層１２を介在して形成された半導
体層（薄膜シリコン層）２１を備えたＳＯＩ基板を準備
する。そして、薄膜シリコン層２１に選択的に分離領域
を形成する。分離領域１４の形成方法としては、たとえ
ば、薄膜シリコン層２１を選択的に除去してトレンチを
形成し、該トレンチ内にシリコン酸化物等の絶縁層を埋
込む。
主表面上に埋込み絶縁層１２を介在して形成された半導
体層（薄膜シリコン層）２１を備えたＳＯＩ基板を準備
する。そして、薄膜シリコン層２１に選択的に分離領域
を形成する。分離領域１４の形成方法としては、たとえ
ば、薄膜シリコン層２１を選択的に除去してトレンチを
形成し、該トレンチ内にシリコン酸化物等の絶縁層を埋
込む。
【００５３】次に、図７を参照して、分離領域１４に取
囲まれ活性領域として機能する薄膜シリコン層２１に、
ｐ型不純物とｎ型不純物とを選択的に注入する。それに
より、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの
チャネル注入を行なう。
囲まれ活性領域として機能する薄膜シリコン層２１に、
ｐ型不純物とｎ型不純物とを選択的に注入する。それに
より、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの
チャネル注入を行なう。
【００５４】次に、図８を参照して、薄膜シリコン層２
１の表面上にゲート絶縁層１６を形成し、このゲート絶
縁層１６上にレジスト２２を塗布する。レジスト２２に
おけるインバータゲート（ポリシリコン層２ｂ２）と不
純物拡散領域とのコンタクト部上に位置する部分に開口
２３を形成する。その後、レジスト２２をマスクとして
用いてゲート絶縁層１６をエッチングすることにより薄
膜シリコン層２１の表面を選択的に露出させる。
１の表面上にゲート絶縁層１６を形成し、このゲート絶
縁層１６上にレジスト２２を塗布する。レジスト２２に
おけるインバータゲート（ポリシリコン層２ｂ２）と不
純物拡散領域とのコンタクト部上に位置する部分に開口
２３を形成する。その後、レジスト２２をマスクとして
用いてゲート絶縁層１６をエッチングすることにより薄
膜シリコン層２１の表面を選択的に露出させる。
【００５５】次に、図９に示されるように、ＣＶＤ法等
を用いてポリシリコン層を堆積し、このポリシリコン層
を所定形状にパターニングする。それにより、ポリシリ
コン層２ａ１，２ａ２，２ｂ２をそれぞれ形成する。ポ
リシリコン層２ｂ２の一端は、不純物拡散領域と接触し
ている。また、ポリシリコン層２ａ１，２ａ２がワード
線として機能し、ポリシリコン層２ｂ２がインバータゲ
ート（第２ゲート）として機能する。
を用いてポリシリコン層を堆積し、このポリシリコン層
を所定形状にパターニングする。それにより、ポリシリ
コン層２ａ１，２ａ２，２ｂ２をそれぞれ形成する。ポ
リシリコン層２ｂ２の一端は、不純物拡散領域と接触し
ている。また、ポリシリコン層２ａ１，２ａ２がワード
線として機能し、ポリシリコン層２ｂ２がインバータゲ
ート（第２ゲート）として機能する。
【００５６】次に、図１０に示されるように、ポリシリ
コン層２ａ１をマスクとして用いて薄膜シリコン層２１
内にｎ型の不純物を注入する。それにより、ｎ- 不純物
拡散領域を形成する。なお、ｐＭＯＳトランジスタにつ
いても同様にｐ- 不純物拡散領域を形成する。次に、図
１１に示されるように、ポリシリコン層２ａ１，２ａ
２，２ｂ２の側壁上にサイドウォール絶縁層２０ａ，２
０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆを形成し、この
サイドウォール絶縁層２０ａ〜２０ｆとポリシリコン層
２ａ１，２ａ２，２ｂ２とをマスクとして用いてｎ型不
純物とｐ型不純物とを選択的に薄膜シリコン層２１の所
定領域に注入する。それにより、ｎ+ 不純物拡散領域１
ａ１，１ｂ１が形成される。なお、図示していないが、
ｐＭＯＳトランジスタの高濃度不純物拡散領域もこの段
階で形成される。
コン層２ａ１をマスクとして用いて薄膜シリコン層２１
内にｎ型の不純物を注入する。それにより、ｎ- 不純物
拡散領域を形成する。なお、ｐＭＯＳトランジスタにつ
いても同様にｐ- 不純物拡散領域を形成する。次に、図
１１に示されるように、ポリシリコン層２ａ１，２ａ
２，２ｂ２の側壁上にサイドウォール絶縁層２０ａ，２
０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆを形成し、この
サイドウォール絶縁層２０ａ〜２０ｆとポリシリコン層
２ａ１，２ａ２，２ｂ２とをマスクとして用いてｎ型不
純物とｐ型不純物とを選択的に薄膜シリコン層２１の所
定領域に注入する。それにより、ｎ+ 不純物拡散領域１
ａ１，１ｂ１が形成される。なお、図示していないが、
ｐＭＯＳトランジスタの高濃度不純物拡散領域もこの段
階で形成される。
【００５７】次に、図１２（ａ），（ｂ）に示されるよ
うに、Ｃｏ等の高融点金属をスパッタリング法等を用い
て堆積した後ランプアニール処理を施す。それにより、
シリサイド層１５が不純物拡散領域の表面とポリシリコ
ン層２ａ１，２ａ２，２ｂ２等の表面に形成される。こ
の工程で、図示されていないものも含めてメモリセル領
域４内のすべてのシリサイド層１５が形成される。図１
２（ｂ）に示されるように、互いに接するｐ+ 不純物拡
散領域８ｂ２とｎ+ 不純物拡散領域１ｂ２とがシリサイ
ド層１５により電気的に接続されることにより、両者を
接続する上層配線が不要となり、配線構造を簡略化する
ことが可能となるとともにプロセスも簡略化可能とな
る。
うに、Ｃｏ等の高融点金属をスパッタリング法等を用い
て堆積した後ランプアニール処理を施す。それにより、
シリサイド層１５が不純物拡散領域の表面とポリシリコ
ン層２ａ１，２ａ２，２ｂ２等の表面に形成される。こ
の工程で、図示されていないものも含めてメモリセル領
域４内のすべてのシリサイド層１５が形成される。図１
２（ｂ）に示されるように、互いに接するｐ+ 不純物拡
散領域８ｂ２とｎ+ 不純物拡散領域１ｂ２とがシリサイ
ド層１５により電気的に接続されることにより、両者を
接続する上層配線が不要となり、配線構造を簡略化する
ことが可能となるとともにプロセスも簡略化可能とな
る。
【００５８】次に、図１３を参照して、ポリシリコン層
２ａ１，２ａ２，２ｂ２を覆うように層間絶縁層を堆積
し、熱処理法やＣＭＰ（Chemical Mechanical Polishin
g ）法により平坦化を図る。その後、層間絶縁層１７ａ
にコンタクトホール３ａ１を形成する。
２ａ１，２ａ２，２ｂ２を覆うように層間絶縁層を堆積
し、熱処理法やＣＭＰ（Chemical Mechanical Polishin
g ）法により平坦化を図る。その後、層間絶縁層１７ａ
にコンタクトホール３ａ１を形成する。
【００５９】次に、図１４に示されるように、コンタク
トホール３ａ１内にプラグ１９を形成した後、層間絶縁
層１７ａ上にメタル層を形成する。このメタル層をパタ
ーニングすることにより、第１メタル配線５ａ１，５ａ
２，５ｂ１，５ｂ２，５ｃをそれぞれ形成する。
トホール３ａ１内にプラグ１９を形成した後、層間絶縁
層１７ａ上にメタル層を形成する。このメタル層をパタ
ーニングすることにより、第１メタル配線５ａ１，５ａ
２，５ｂ１，５ｂ２，５ｃをそれぞれ形成する。
【００６０】次に、プラズマ方式等により層間絶縁層１
７ｂを堆積し、この層間絶縁層１７ｂにビアホール６ｂ
を形成する。このビアホール６ｂ内にプラグ１９ｂを形
成し、プラグ１９ｂ上と層間絶縁層１７ｂ上に、スパッ
タリング法等を用いてメタル層を形成する。このメタル
層をパターニングすることにより第２メタル配線７ａが
形成される。以上の工程を経て図５に示されるスタティ
ック型半導体記憶装置のメモリセルが形成されることと
なる。
７ｂを堆積し、この層間絶縁層１７ｂにビアホール６ｂ
を形成する。このビアホール６ｂ内にプラグ１９ｂを形
成し、プラグ１９ｂ上と層間絶縁層１７ｂ上に、スパッ
タリング法等を用いてメタル層を形成する。このメタル
層をパターニングすることにより第２メタル配線７ａが
形成される。以上の工程を経て図５に示されるスタティ
ック型半導体記憶装置のメモリセルが形成されることと
なる。
【００６１】次に、図１５〜図１７を用いて、図５に示
される構造のさらなる変形例について説明する。本変形
例では、図１７に示されるように、シリサイド層１５が
ポリシリコン層２ｂ２の側壁上と上面上とに延在してい
る。それ以外の構造に関しては、図５に示される場合と
同様である。
される構造のさらなる変形例について説明する。本変形
例では、図１７に示されるように、シリサイド層１５が
ポリシリコン層２ｂ２の側壁上と上面上とに延在してい
る。それ以外の構造に関しては、図５に示される場合と
同様である。
【００６２】図１５を参照して、上記の製造方法と同様
の工程を経て図７に示されるチャネル注入までを行な
う。その後、全面にゲート絶縁層１６を形成し、このゲ
ート絶縁層１６上にポリシリコン層を堆積する。このポ
リシリコン層をパターニングすることにより、ポリシリ
コン層２ａ１，２ａ２，２ｂ２をそれぞれ形成する。
の工程を経て図７に示されるチャネル注入までを行な
う。その後、全面にゲート絶縁層１６を形成し、このゲ
ート絶縁層１６上にポリシリコン層を堆積する。このポ
リシリコン層をパターニングすることにより、ポリシリ
コン層２ａ１，２ａ２，２ｂ２をそれぞれ形成する。
【００６３】次に、図１６に示されるように、ポリシリ
コン層２ａ１，２ａ２，２ｂ２をマスクとして用いてゲ
ート絶縁層１６をパターニングした後、ｎ- 不純物拡散
領域１８ａ，１８ｂ，１８ｃを形成する。その後、ポリ
シリコン層２ａ１，２ａ２，２ｂ２の側壁上にサイドウ
ォール絶縁層２０ａ〜２０ｆを形成し、上述の製造方法
の場合と同様の方法でｎ+ 不純物拡散領域１ａ１，１ｂ
１等の高濃度不純物拡散領域を形成する。
コン層２ａ１，２ａ２，２ｂ２をマスクとして用いてゲ
ート絶縁層１６をパターニングした後、ｎ- 不純物拡散
領域１８ａ，１８ｂ，１８ｃを形成する。その後、ポリ
シリコン層２ａ１，２ａ２，２ｂ２の側壁上にサイドウ
ォール絶縁層２０ａ〜２０ｆを形成し、上述の製造方法
の場合と同様の方法でｎ+ 不純物拡散領域１ａ１，１ｂ
１等の高濃度不純物拡散領域を形成する。
【００６４】次に、図１７を参照して、ポリシリコン層
２ｂ２の側壁上に形成されたサイドウォール絶縁層２０
ｃを除去する。より詳しくは、ポリシリコン層２ｂ２の
側壁上に形成されたサイドウォール絶縁層であって、ポ
リシリコン層２ｂ２とｐ型不純物拡散領域１ｂ１′との
コンタクト部の周囲に位置する部分のみを選択的に除去
する。その後、上記の製造方法の場合と同様の方法でシ
リサイド層１５を形成する。それにより、ｎ+ 不純物拡
散領域１ｂ１の表面上からポリシリコン層２ｂ２の側壁
上および上面上に延在するようにシリサイド層１５が形
成される。それにより、シリサイド層１５によってｎ+
不純物拡散領域１ｂ１とポリシリコン層２ｂ２とが接続
されることとなり、ｐ型不純物拡散領域１ｂ１′とポリ
シリコン層２ｂ２とのコンタクト抵抗を図５に示される
場合よりも低減することが可能となる。
２ｂ２の側壁上に形成されたサイドウォール絶縁層２０
ｃを除去する。より詳しくは、ポリシリコン層２ｂ２の
側壁上に形成されたサイドウォール絶縁層であって、ポ
リシリコン層２ｂ２とｐ型不純物拡散領域１ｂ１′との
コンタクト部の周囲に位置する部分のみを選択的に除去
する。その後、上記の製造方法の場合と同様の方法でシ
リサイド層１５を形成する。それにより、ｎ+ 不純物拡
散領域１ｂ１の表面上からポリシリコン層２ｂ２の側壁
上および上面上に延在するようにシリサイド層１５が形
成される。それにより、シリサイド層１５によってｎ+
不純物拡散領域１ｂ１とポリシリコン層２ｂ２とが接続
されることとなり、ｐ型不純物拡散領域１ｂ１′とポリ
シリコン層２ｂ２とのコンタクト抵抗を図５に示される
場合よりも低減することが可能となる。
【００６５】（実施の形態２）次に、図１８〜図２１を
用いて、この発明の実施の形態２について説明する。図
１８および図１９は、この発明の実施の形態２における
スタティック型半導体記憶装置のメモリセル領域４の平
面図である。図２０は、図１８および図１９におけるＡ
−Ａ′線に沿う断面図を示し、図２１は図１８および図
１９におけるＢ−Ｂ′線に沿う断面図を示している。
用いて、この発明の実施の形態２について説明する。図
１８および図１９は、この発明の実施の形態２における
スタティック型半導体記憶装置のメモリセル領域４の平
面図である。図２０は、図１８および図１９におけるＡ
−Ａ′線に沿う断面図を示し、図２１は図１８および図
１９におけるＢ−Ｂ′線に沿う断面図を示している。
【００６６】図１８を参照して、本実施の形態２では、
ドライバトランジスタＱ１と負荷トランジスタＱ３の位
置を図１に示される実施の形態１の場合と逆にしてい
る。そのため、ｐ+ 不純物拡散領域８ｂ１の両側に接合
部１０ａ１，１０ａ２が形成されている。
ドライバトランジスタＱ１と負荷トランジスタＱ３の位
置を図１に示される実施の形態１の場合と逆にしてい
る。そのため、ｐ+ 不純物拡散領域８ｂ１の両側に接合
部１０ａ１，１０ａ２が形成されている。
【００６７】図１８に示されるようにドライバトランジ
スタＱ１，Ｑ２と負荷トランジスタＱ３，Ｑ４とを配置
することにより、コンタクトホール３ｂ１，３ｂ２間を
結ぶ仮想の線分に対し、コンタクトホール３ｃ１，３ｃ
２が同じ側に配置されることとなる。それにより、図１
９に示されるように、コンタクトホール３ｂ１とコンタ
クトホール３ｂ２とを１本の第１メタル配線５ｂで接続
することが可能となる。その結果、図２に示される実施
の形態１の場合よりも第１メタル配線の数を低減するこ
とが可能となる。それにより、実施の形態１の場合より
もさらに配線構造を簡略化することが可能となるととも
に、メモリセル領域４の面積低減にも寄与し得る。それ
以外の構造に関しては上述の実施の形態１の場合とほぼ
同様である。
スタＱ１，Ｑ２と負荷トランジスタＱ３，Ｑ４とを配置
することにより、コンタクトホール３ｂ１，３ｂ２間を
結ぶ仮想の線分に対し、コンタクトホール３ｃ１，３ｃ
２が同じ側に配置されることとなる。それにより、図１
９に示されるように、コンタクトホール３ｂ１とコンタ
クトホール３ｂ２とを１本の第１メタル配線５ｂで接続
することが可能となる。その結果、図２に示される実施
の形態１の場合よりも第１メタル配線の数を低減するこ
とが可能となる。それにより、実施の形態１の場合より
もさらに配線構造を簡略化することが可能となるととも
に、メモリセル領域４の面積低減にも寄与し得る。それ
以外の構造に関しては上述の実施の形態１の場合とほぼ
同様である。
【００６８】次に、図２０を参照して、第１メタル配線
５ａ１，５ａ２，５ｂ，５ｃの数が、図３に示される実
施の形態１の場合よりも１本少なくなっているのがわか
る。それ以外の構造に関しては図３に示される場合と同
様である。
５ａ１，５ａ２，５ｂ，５ｃの数が、図３に示される実
施の形態１の場合よりも１本少なくなっているのがわか
る。それ以外の構造に関しては図３に示される場合と同
様である。
【００６９】次に、図２１を参照して、ｐ+ 不純物拡散
領域８ｂ１とｎ+ 不純物拡散領域１ｂ１とが接合部１０
ａ１を介して連結されている。それ以外の構造に関して
は図４に示される実施の形態１の場合とほぼ同様であ
る。
領域８ｂ１とｎ+ 不純物拡散領域１ｂ１とが接合部１０
ａ１を介して連結されている。それ以外の構造に関して
は図４に示される実施の形態１の場合とほぼ同様であ
る。
【００７０】（実施の形態３）次に、図２２および図２
３を用いて、この発明の実施の形態３について説明す
る。図２２と図２３は、本実施の形態３におけるスタテ
ィック型半導体記憶装置のメモリセル領域４の平面図で
ある。
３を用いて、この発明の実施の形態３について説明す
る。図２２と図２３は、本実施の形態３におけるスタテ
ィック型半導体記憶装置のメモリセル領域４の平面図で
ある。
【００７１】図２２を参照して、本実施の形態３では、
直線形状の第１と第２の活性領域２６ａ，２６ｂが形成
され、この第１と第２の活性領域２６ａ，２６ｂの長手
方向と交差する方向に負荷トランジスタＱ３，Ｑ４のｐ
+ 不純物拡散領域８ａ１，８ａ２，８ｂ１，８ｂ２が延
在している。そして、上記のような直線形状の第１と第
２の活性領域２６ａ，２６ｂを形成すべく、本実施の形
態３ではポリシリコン層２ｂ１，２ｂ２を屈曲させてい
る。より詳しくは、ポリシリコン層２ｂ１，２ｂ２をほ
ぼ直角に屈曲させている。上記のように直線形状の第１
と第２の活性領域２６ａ，２６ｂを形成し、これらとほ
ぼ直交する方向に延在するようにｐ+ 不純物拡散領域８
ａ１，８ａ２，８ｂ１，８ｂ２を配置することにより、
メモリセル領域４内のフィールドパターン形状（分離領
域の形状）を上述の各実施の形態の場合と比べて単純化
することが可能となる。それにより、写真製版が容易に
行なえ、フィールドパターンの良好な仕上がり形状を期
待できる。
直線形状の第１と第２の活性領域２６ａ，２６ｂが形成
され、この第１と第２の活性領域２６ａ，２６ｂの長手
方向と交差する方向に負荷トランジスタＱ３，Ｑ４のｐ
+ 不純物拡散領域８ａ１，８ａ２，８ｂ１，８ｂ２が延
在している。そして、上記のような直線形状の第１と第
２の活性領域２６ａ，２６ｂを形成すべく、本実施の形
態３ではポリシリコン層２ｂ１，２ｂ２を屈曲させてい
る。より詳しくは、ポリシリコン層２ｂ１，２ｂ２をほ
ぼ直角に屈曲させている。上記のように直線形状の第１
と第２の活性領域２６ａ，２６ｂを形成し、これらとほ
ぼ直交する方向に延在するようにｐ+ 不純物拡散領域８
ａ１，８ａ２，８ｂ１，８ｂ２を配置することにより、
メモリセル領域４内のフィールドパターン形状（分離領
域の形状）を上述の各実施の形態の場合と比べて単純化
することが可能となる。それにより、写真製版が容易に
行なえ、フィールドパターンの良好な仕上がり形状を期
待できる。
【００７２】（実施の形態４）次に、図２４と図２５を
用いて、この発明の実施の形態４について説明する。図
２４と図２５は、この発明の実施の形態４におけるスタ
ティック型半導体記憶装置のメモリセル領域４の平面図
である。
用いて、この発明の実施の形態４について説明する。図
２４と図２５は、この発明の実施の形態４におけるスタ
ティック型半導体記憶装置のメモリセル領域４の平面図
である。
【００７３】図２４を参照して、本実施の形態４では、
ポリシリコン層２ｂ１，２ｂ２がポリシリコン層２ａ
１，２ａ２とほぼ平行な方向に延び、直線形状を有して
いる。そして、この場合にも、上記の実施の形態３の場
合と同様に、直線形状の第１と第２の活性領域２６ａ，
２６ｂが形成されている。ｐ+ 不純物拡散領域８ｂ１，
８ｂ２は屈曲形状を有している。本実施の形態４の場合
も、上記の実施の形態３の場合と同様に、実施の形態
１，２の場合と比較してフィールドパターン形状を単純
化することが可能となる。それにより、実施の形態３の
場合と同様の効果が期待できる。
ポリシリコン層２ｂ１，２ｂ２がポリシリコン層２ａ
１，２ａ２とほぼ平行な方向に延び、直線形状を有して
いる。そして、この場合にも、上記の実施の形態３の場
合と同様に、直線形状の第１と第２の活性領域２６ａ，
２６ｂが形成されている。ｐ+ 不純物拡散領域８ｂ１，
８ｂ２は屈曲形状を有している。本実施の形態４の場合
も、上記の実施の形態３の場合と同様に、実施の形態
１，２の場合と比較してフィールドパターン形状を単純
化することが可能となる。それにより、実施の形態３の
場合と同様の効果が期待できる。
【００７４】なお、本実施の形態４および上述の実施の
形態３の場合においても、実施の形態１の場合と同様の
効果が期待できる。また、上記の各実施の形態の特徴を
適宜組合せてもよい。
形態３の場合においても、実施の形態１の場合と同様の
効果が期待できる。また、上記の各実施の形態の特徴を
適宜組合せてもよい。
【００７５】以上のようにこの発明の実施の形態につい
て説明を行なったが、今回開示された実施の形態はすべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更が含まれることが意図される。
て説明を行なったが、今回開示された実施の形態はすべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更が含まれることが意図される。
【００７６】
【発明の効果】本発明に係るスタティック型半導体記憶
装置は、基板上に絶縁層を介在して形成された半導体層
に形成される、いわゆるＳＯＩ構造を有する。そのた
め、従来例のように異なる導電型のＭＯＳトランジスタ
に対しそれぞれウェルを形成する必要がなくなる。それ
により、異なる導電型のＭＯＳトランジスタ間にウェル
の境界が存在しなくなり、該境界近傍の不要な領域を削
除することが可能となる。その結果、メモリセルの面積
を低減することが可能となる。そればかりでなく、メモ
リセルの面積を増大させることなく異なる導電型のＭＯ
Ｓトランジスタを交互に配置することも可能となる。よ
り具体的には、第１導電型のドライバトランジスタと第
１導電型のアクセストランジスタとの間に第２導電型の
負荷トランジスタを配置することが可能となる。それに
より、第１と第２ゲートの長手方向の一端をそれぞれ反
対方向に延在させて第１と第２のアクセストランジスタ
の一方の不純物拡散領域とそれぞれ接続することが可能
となる。その結果、たとえば本願の図１に示されるよう
に第１と第２ゲートに対応するポリシリコン層２ｂ１，
２ｂ２を直線形状とすることができ、図２７等に示され
る従来例よりも配線構造を簡略化することが可能とな
る。また、上記のようにウェルを形成する必要がなくな
るので、ドライバトランジスタの一方の不純物拡散領域
と負荷トランジスタの一方の不純物拡散領域とを連結し
て一体化することによりドレイン電極を形成することが
可能となる。このこともメモリセルの面積低減に寄与し
得る。さらに、かかるドレイン電極を形成することによ
り、ドライバトランジスタの一方の不純物拡散領域と負
荷トランジスタの一方の不純物拡散領域とを接続する上
層配線も不要となる。以上のことより、メモリセルの面
積が低減され、かつ配線構造も簡略化されたスタティッ
ク型半導体記憶装置が得られる。また、このことは、ス
タティック型半導体記憶装置の低コスト化にも寄与し得
る。
装置は、基板上に絶縁層を介在して形成された半導体層
に形成される、いわゆるＳＯＩ構造を有する。そのた
め、従来例のように異なる導電型のＭＯＳトランジスタ
に対しそれぞれウェルを形成する必要がなくなる。それ
により、異なる導電型のＭＯＳトランジスタ間にウェル
の境界が存在しなくなり、該境界近傍の不要な領域を削
除することが可能となる。その結果、メモリセルの面積
を低減することが可能となる。そればかりでなく、メモ
リセルの面積を増大させることなく異なる導電型のＭＯ
Ｓトランジスタを交互に配置することも可能となる。よ
り具体的には、第１導電型のドライバトランジスタと第
１導電型のアクセストランジスタとの間に第２導電型の
負荷トランジスタを配置することが可能となる。それに
より、第１と第２ゲートの長手方向の一端をそれぞれ反
対方向に延在させて第１と第２のアクセストランジスタ
の一方の不純物拡散領域とそれぞれ接続することが可能
となる。その結果、たとえば本願の図１に示されるよう
に第１と第２ゲートに対応するポリシリコン層２ｂ１，
２ｂ２を直線形状とすることができ、図２７等に示され
る従来例よりも配線構造を簡略化することが可能とな
る。また、上記のようにウェルを形成する必要がなくな
るので、ドライバトランジスタの一方の不純物拡散領域
と負荷トランジスタの一方の不純物拡散領域とを連結し
て一体化することによりドレイン電極を形成することが
可能となる。このこともメモリセルの面積低減に寄与し
得る。さらに、かかるドレイン電極を形成することによ
り、ドライバトランジスタの一方の不純物拡散領域と負
荷トランジスタの一方の不純物拡散領域とを接続する上
層配線も不要となる。以上のことより、メモリセルの面
積が低減され、かつ配線構造も簡略化されたスタティッ
ク型半導体記憶装置が得られる。また、このことは、ス
タティック型半導体記憶装置の低コスト化にも寄与し得
る。
【００７７】第１と第２のドライバトランジスタの一方
の不純物拡散領域の表面と第１と第２の負荷トランジス
タの一方の不純物拡散領域の表面とをシリサイド化して
第１と第２のシリサイド層を形成した場合には、第１と
第２のドライバトランジスタの一方の不純物拡散領域と
第１と第２の負荷トランジスタの一方の不純物拡散領域
間を短絡させることが可能となる。それにより、それら
の間を接続する上層配線を形成する必要がなくなる。そ
れにより、上層配線の数を減少でき、配線構造の簡略化
に寄与し得る。また、第１と第２のシリサイド層は不純
物拡散領域の表面をシリサイド化して形成されるので、
スタティック型半導体記憶装置の平坦化にも寄与し得
る。
の不純物拡散領域の表面と第１と第２の負荷トランジス
タの一方の不純物拡散領域の表面とをシリサイド化して
第１と第２のシリサイド層を形成した場合には、第１と
第２のドライバトランジスタの一方の不純物拡散領域と
第１と第２の負荷トランジスタの一方の不純物拡散領域
間を短絡させることが可能となる。それにより、それら
の間を接続する上層配線を形成する必要がなくなる。そ
れにより、上層配線の数を減少でき、配線構造の簡略化
に寄与し得る。また、第１と第２のシリサイド層は不純
物拡散領域の表面をシリサイド化して形成されるので、
スタティック型半導体記憶装置の平坦化にも寄与し得
る。
【００７８】第１と第２のアクセストランジスタの一方
の不純物拡散領域の表面に第３と第４のシリサイド層が
形成され該第３と第４のシリサイド層が第１と第２ゲー
トの側壁上と上面上とに延在した場合には、第１と第２
ゲートの抵抗値を低減することが可能となるとともに、
第１と第２ゲートと不純物拡散領域とのコンタクト抵抗
をも低減することが可能となる。それにより、高性能な
スタティック型半導体記憶装置が得られる。
の不純物拡散領域の表面に第３と第４のシリサイド層が
形成され該第３と第４のシリサイド層が第１と第２ゲー
トの側壁上と上面上とに延在した場合には、第１と第２
ゲートの抵抗値を低減することが可能となるとともに、
第１と第２ゲートと不純物拡散領域とのコンタクト抵抗
をも低減することが可能となる。それにより、高性能な
スタティック型半導体記憶装置が得られる。
【００７９】第１と第２のドライバトランジスタは第１
と第２のコンタクトホールを介してそれぞれグランド線
と接続され、第１と第２の負荷トランジスタが第３と第
４のコンタクトホールを介してそれぞれ電源線と接続さ
れ、第３と第４のコンタクトホールが、第１と第２のコ
ンタクトホールを結ぶ仮想の線分に対し同じ側に配置さ
れた場合には次のような効果が得られる。第１と第２の
コンタクトホールを結ぶ仮想の線分に対し第３と第４の
コンタクトホールが同じ側に配置されない場合には、第
１と第２のコンタクトホールを結ぶ仮想の線分と、第３
と第４のコンタクトホールを結ぶ仮想の線分とが交差し
てしまう。そのため、１本のグランド線で第１と第２の
コンタクトホールを接続し、１本の電源線で第３と第４
のコンタクトホールを接続しようとすると、グランド線
と電源線とが交差してしまう。そのため、グランド線あ
るいは電源線の数を増加させる必要がある。それに対
し、第１と第２のコンタクトホールを結ぶ仮想の線分に
対し同じ側に第３と第４のコンタクトホールを配置する
ことにより、グランド線と電源線とが交差するのを回避
することが可能となる。それにより、グランド線あるい
は電源線の数が増加するのを抑制することが可能とな
り、配線構造の簡略化に寄与し得る。
と第２のコンタクトホールを介してそれぞれグランド線
と接続され、第１と第２の負荷トランジスタが第３と第
４のコンタクトホールを介してそれぞれ電源線と接続さ
れ、第３と第４のコンタクトホールが、第１と第２のコ
ンタクトホールを結ぶ仮想の線分に対し同じ側に配置さ
れた場合には次のような効果が得られる。第１と第２の
コンタクトホールを結ぶ仮想の線分に対し第３と第４の
コンタクトホールが同じ側に配置されない場合には、第
１と第２のコンタクトホールを結ぶ仮想の線分と、第３
と第４のコンタクトホールを結ぶ仮想の線分とが交差し
てしまう。そのため、１本のグランド線で第１と第２の
コンタクトホールを接続し、１本の電源線で第３と第４
のコンタクトホールを接続しようとすると、グランド線
と電源線とが交差してしまう。そのため、グランド線あ
るいは電源線の数を増加させる必要がある。それに対
し、第１と第２のコンタクトホールを結ぶ仮想の線分に
対し同じ側に第３と第４のコンタクトホールを配置する
ことにより、グランド線と電源線とが交差するのを回避
することが可能となる。それにより、グランド線あるい
は電源線の数が増加するのを抑制することが可能とな
り、配線構造の簡略化に寄与し得る。
【００８０】第１と第２の活性領域を直線形状とした場
合には、スタティック型半導体記憶装置のメモリセルに
おけるフィールドパターン形状を単純化することが可能
となる。それにより、写真製版が容易となり、フィール
ドパターンの良好な仕上がり形状を期待できる。
合には、スタティック型半導体記憶装置のメモリセルに
おけるフィールドパターン形状を単純化することが可能
となる。それにより、写真製版が容易となり、フィール
ドパターンの良好な仕上がり形状を期待できる。
【００８１】この発明に係るスタティック型半導体記憶
装置の製造方法によれば、１つの局面では、第１導電型
の不純物と第２導電型の不純物とを選択的に活性領域に
注入して互いに接する第１と第２の不純物拡散領域を形
成しているので、従来例と比較してメモリセルの面積を
低減することが可能となる。また、第１と第２の不純物
拡散領域の表面をシリサイド化することにより第１と第
２の不純物拡散領域を電気的に接続しているので、第１
と第２の不純物拡散領域を上層配線で接続する場合と比
べ、配線構造を簡略化することが可能となることに加え
てプロセスも簡略化することが可能となる。それによ
り、コスト低減が図れる。
装置の製造方法によれば、１つの局面では、第１導電型
の不純物と第２導電型の不純物とを選択的に活性領域に
注入して互いに接する第１と第２の不純物拡散領域を形
成しているので、従来例と比較してメモリセルの面積を
低減することが可能となる。また、第１と第２の不純物
拡散領域の表面をシリサイド化することにより第１と第
２の不純物拡散領域を電気的に接続しているので、第１
と第２の不純物拡散領域を上層配線で接続する場合と比
べ、配線構造を簡略化することが可能となることに加え
てプロセスも簡略化することが可能となる。それによ
り、コスト低減が図れる。
【００８２】この発明に係るスタティック型半導体記憶
装置の製造方法の他の局面では、第１ゲートのサイドウ
ォール絶縁層を選択的に除去した後第１と第２のシリサ
イド層を形成している。それにより、第１のシリサイド
層によって第１と第２の不純物拡散領域を電気的に接続
するとともに第２のシリサイド層により第３の不純物拡
散領域と第１ゲートとを電気的に接続することが可能と
なる。その結果、上記の１つの局面の場合の効果に加え
て、第３の不純物拡散領域と第１ゲートとのコンタクト
抵抗を低減することが可能となる。それにより、コスト
低減が図れることに加えて、スタティック型半導体記憶
装置の高性能化も図れる。
装置の製造方法の他の局面では、第１ゲートのサイドウ
ォール絶縁層を選択的に除去した後第１と第２のシリサ
イド層を形成している。それにより、第１のシリサイド
層によって第１と第２の不純物拡散領域を電気的に接続
するとともに第２のシリサイド層により第３の不純物拡
散領域と第１ゲートとを電気的に接続することが可能と
なる。その結果、上記の１つの局面の場合の効果に加え
て、第３の不純物拡散領域と第１ゲートとのコンタクト
抵抗を低減することが可能となる。それにより、コスト
低減が図れることに加えて、スタティック型半導体記憶
装置の高性能化も図れる。
【図１】 この発明の実施の形態１におけるスタティッ
ク型半導体記憶装置のメモリセル領域の下層部分の平面
図である。
ク型半導体記憶装置のメモリセル領域の下層部分の平面
図である。
【図２】 この発明の実施の形態１におけるスタティッ
ク型半導体記憶装置のメモリセル領域の上層部分の平面
図である。
ク型半導体記憶装置のメモリセル領域の上層部分の平面
図である。
【図３】 図１および図２におけるＡ−Ａ′線に沿う断
面図である。
面図である。
【図４】 図１および図２におけるＢ−Ｂ′線に沿う断
面図である。
面図である。
【図５】 図３に示される断面構造の変形例を示す断面
図である。
図である。
【図６】 図５に示される構造の製造工程の第１工程を
示す断面図である。
示す断面図である。
【図７】 図５に示される構造の製造工程の第２工程を
示す断面図である。
示す断面図である。
【図８】 図５に示される構造の製造工程の第３工程を
示す断面図である。
示す断面図である。
【図９】 図５に示される構造の製造工程の第４工程を
示す断面図である。
示す断面図である。
【図１０】 図５に示される構造の製造工程の第５工程
を示す断面図である。
を示す断面図である。
【図１１】 図５に示される構造の製造工程の第６工程
を示す断面図である。
を示す断面図である。
【図１２】 （ａ）および（ｂ）は、図５に示される構
造の製造工程の第７工程を示す断面図である。
造の製造工程の第７工程を示す断面図である。
【図１３】 図５に示される構造の製造工程の第８工程
を示す断面図である。
を示す断面図である。
【図１４】 図５に示される構造の製造工程の第９工程
を示す断面図である。
を示す断面図である。
【図１５】 図３に示される構造の他の変形例の製造工
程の特徴的な第１工程を示す断面図である。
程の特徴的な第１工程を示す断面図である。
【図１６】 図３に示される構造の他の変形例の製造工
程の特徴的な第２工程を示す断面図である。
程の特徴的な第２工程を示す断面図である。
【図１７】 図３に示される構造の他の変形例の製造工
程の特徴的な第３工程を示す断面図である。
程の特徴的な第３工程を示す断面図である。
【図１８】 この発明の実施の形態２におけるスタティ
ック型半導体記憶装置のメモリセル領域の下層部分の平
面図である。
ック型半導体記憶装置のメモリセル領域の下層部分の平
面図である。
【図１９】 この発明の実施の形態２におけるスタティ
ック型半導体記憶装置のメモリセル領域の上層部分の平
面図である。
ック型半導体記憶装置のメモリセル領域の上層部分の平
面図である。
【図２０】 図１８および図１９におけるＡ−Ａ′線に
沿う断面図である。
沿う断面図である。
【図２１】 図１８および図１９におけるＢ−Ｂ′線に
沿う断面図である。
沿う断面図である。
【図２２】 この発明の実施の形態３におけるスタティ
ック型半導体記憶装置のメモリセル領域の下層部分の平
面図である。
ック型半導体記憶装置のメモリセル領域の下層部分の平
面図である。
【図２３】 この発明の実施の形態３におけるスタティ
ック型半導体記憶装置のメモリセル領域の上層部分の平
面図である。
ック型半導体記憶装置のメモリセル領域の上層部分の平
面図である。
【図２４】 この発明の実施の形態４におけるスタティ
ック型半導体記憶装置のメモリセル領域の下層部分の平
面図である。
ック型半導体記憶装置のメモリセル領域の下層部分の平
面図である。
【図２５】 この発明の実施の形態４におけるスタティ
ック型半導体記憶装置のメモリセル領域の上層部分の平
面図である。
ック型半導体記憶装置のメモリセル領域の上層部分の平
面図である。
【図２６】 従来のスタティック型半導体記憶装置のメ
モリセルの等価回路図である。
モリセルの等価回路図である。
【図２７】 従来のスタティック型半導体記憶装置にお
けるメモリセル領域の下層部分の平面図である。
けるメモリセル領域の下層部分の平面図である。
【図２８】 従来のスタティック型半導体記憶装置にお
けるメモリセル領域の上層部分の平面図である。
けるメモリセル領域の上層部分の平面図である。
【図２９】 図２７および図２８におけるＡ−Ａ′線に
沿う断面図である。
沿う断面図である。
１ａ１，１ｂ１，１ｃ１，１ａ２，１ｂ２，１ｃ２ ｎ
+ 不純物拡散領域、１ｂ１′ ｐ型不純物拡散領域、２
ａ，２ａ１，２ａ２，２ｂ１，２ｂ２ ポリシリコン
層、３ａ１，３ａ２，３ｂ１，３ｂ２，３ｃ１，３ｃ
２，３ｄ１，３ｄ２，３ｅ１，３ｅ２ コンタクトホー
ル、４ メモリセル領域、５ａ１，５ａ２，５ｂ，５ｂ
１，５ｂ２，５ｃ，５ｄ１，５ｄ２ 第１メタル配線、
６ａ１，６ｂ１ ビアホール、７ａ，７ｂ，７ａ１，７
ｂ１，７ａ２，７ｂ２ 第２メタル配線、８ａ１，８ｂ
１，８ａ２，８ｂ２ ｐ+ 不純物拡散領域、９ａ，９ｂ
コンタクト部、１０ａ，１０ｂ 接合部、１１ シリ
コン基板、１２ 埋込み絶縁層、１４ 分離領域、１５
シリサイド層、１６，１６ａ，１６ｂ，１６ｃ ゲー
ト絶縁層、２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，
２０ｆ サイドウォール絶縁層、２１ 薄膜シリコン
層、２３ 開口、２６ａ 第１の活性領域、２６ｂ第２
の活性領域、Ｑ１，Ｑ２ ｎＭＯＳトランジスタ（ドラ
イバトランジスタ）、Ｑ３，Ｑ４ ｐＭＯＳトランジス
タ（負荷トランジスタ）、Ｑ５，Ｑ６ ｎＭＯＳトラン
ジスタ（アクセストランジスタ）。
+ 不純物拡散領域、１ｂ１′ ｐ型不純物拡散領域、２
ａ，２ａ１，２ａ２，２ｂ１，２ｂ２ ポリシリコン
層、３ａ１，３ａ２，３ｂ１，３ｂ２，３ｃ１，３ｃ
２，３ｄ１，３ｄ２，３ｅ１，３ｅ２ コンタクトホー
ル、４ メモリセル領域、５ａ１，５ａ２，５ｂ，５ｂ
１，５ｂ２，５ｃ，５ｄ１，５ｄ２ 第１メタル配線、
６ａ１，６ｂ１ ビアホール、７ａ，７ｂ，７ａ１，７
ｂ１，７ａ２，７ｂ２ 第２メタル配線、８ａ１，８ｂ
１，８ａ２，８ｂ２ ｐ+ 不純物拡散領域、９ａ，９ｂ
コンタクト部、１０ａ，１０ｂ 接合部、１１ シリ
コン基板、１２ 埋込み絶縁層、１４ 分離領域、１５
シリサイド層、１６，１６ａ，１６ｂ，１６ｃ ゲー
ト絶縁層、２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，
２０ｆ サイドウォール絶縁層、２１ 薄膜シリコン
層、２３ 開口、２６ａ 第１の活性領域、２６ｂ第２
の活性領域、Ｑ１，Ｑ２ ｎＭＯＳトランジスタ（ドラ
イバトランジスタ）、Ｑ３，Ｑ４ ｐＭＯＳトランジス
タ（負荷トランジスタ）、Ｑ５，Ｑ６ ｎＭＯＳトラン
ジスタ（アクセストランジスタ）。
Claims (7)
- 【請求項１】 基板上に絶縁層を介在して形成された半
導体層に形成されたスタティック型半導体記憶装置であ
って、 第１導電型の１対の不純物拡散領域を有する第１のドラ
イバトランジスタと第２導電型の１対の不純物拡散領域
を有する第１の負荷トランジスタとを含む第１のインバ
ータと、 第１導電型の１対の不純物拡散領域を有する第２のドラ
イバトランジスタと第２導電型の１対の不純物拡散領域
を有する第２の負荷トランジスタとを含む第２のインバ
ータと、 第１導電型の１対の不純物拡散領域を各々が有する第１
と第２のアクセストランジスタとを備え、 前記第１のドライバトランジスタのゲートと前記第１の
負荷トランジスタのゲートとが一体化されて第１ゲート
を構成し、 前記第２のドライバトランジスタのゲートと前記第２の
負荷トランジスタのゲートとが一体化されて第２ゲート
を構成し、 前記第１ゲートの長手方向の一端は第１の方向に延在し
て前記第１のアクセストランジスタの一方の不純物拡散
領域と接続され、 前記第２ゲートの長手方向の一端は前記第１の方向とは
反対の第２の方向に延在して前記第２のアクセストラン
ジスタの一方の不純物拡散領域と接続され、 前記第１のドライバトランジスタの一方の不純物拡散領
域と前記第１の負荷トランジスタの一方の不純物拡散領
域とを連結して一体化することにより前記第１のインバ
ータの第１のドレイン電極が形成され、 前記第２のドライバトランジスタの一方の不純物拡散領
域と前記第２の負荷トランジスタの一方の不純物拡散領
域とを連結して一体化することにより前記第２のインバ
ータの第２のドレイン電極が形成される、スタティック
型半導体記憶装置。 - 【請求項２】 前記第１のドレイン電極は、前記第１の
ドライバトランジスタの一方の不純物拡散領域の表面と
前記第１の負荷トランジスタの一方の不純物拡散領域の
表面とをシリサイド化することにより一体的に形成され
両者を電気的に接続する第１のシリサイド層を含み、 前記第２のドレイン電極は、前記第２のドライバトラン
ジスタの一方の不純物拡散領域の表面と前記第２の負荷
トランジスタの一方の不純物拡散領域の表面とをシリサ
イド化することにより一体的に形成され両者を電気的に
接続する第２のシリサイド層を含む、請求項１に記載の
スタティック型半導体記憶装置。 - 【請求項３】 前記第１と第２のアクセストランジスタ
の一方の不純物拡散領域の表面には第３と第４のシリサ
イド層がそれぞれ形成され、 前記第３のシリサイド層は、前記第１ゲートの側壁上と
上面上とに延在し、 前記第４のシリサイド層は、前記第２ゲートの側壁上と
上面上とに延在する、請求項２に記載のスタティック型
半導体記憶装置。 - 【請求項４】 前記第１と第２のドライバトランジスタ
は、第１と第２のコンタクトホールを介してそれぞれグ
ランド線と接続され、 前記第１と第２の負荷トランジスタは、第３と第４のコ
ンタクトホールを介してそれぞれ電源線と接続され、 前記第３と第４のコンタクトホールは、前記第１と第２
のコンタクトホールを結ぶ仮想の線分に対し同じ側に配
置される、請求項１から３のいずれかに記載のスタティ
ック型半導体記憶装置。 - 【請求項５】 前記スタティック型半導体記憶装置は、
直線形状の第１と第２の活性領域を備え、 前記第１のドライバトランジスタの１対の不純物拡散領
域と前記第２のアクセストランジスタの１対の不純物拡
散領域は、前記第１の活性領域内に配置され、 前記第２のドライバトランジスタの１対の不純物拡散領
域と前記第１のアクセストランジスタの１対の不純物拡
散領域は、前記第２の活性領域内に配置され、 前記第１の負荷トランジスタの１対の不純物拡散領域
は、前記第１の活性領域の長手方向と交差する方向に延
在し、 前記第２の負荷トランジスタの１対の不純物拡散領域
は、前記第２の活性領域の長手方向と交差する方向に延
在する、請求項１から３のいずれかに記載のスタティッ
ク型半導体記憶装置。 - 【請求項６】 第１導電型のドライバトランジスタのゲ
ートと第２導電型の負荷トランジスタのゲートとを一体
化した第１ゲートと、第１導電型のアクセストランジス
タのゲートとなる第２ゲートとを備えたスタティック型
半導体記憶装置の製造方法であって、 主表面上に絶縁層を介在して形成された半導体層を有す
る基板を準備する工程と、 前記半導体層に選択的に分離領域を形成する工程と、 前記分離領域に囲まれる活性領域上に、開口を有するゲ
ート絶縁層を形成する工程と、 前記ゲート絶縁層上に、一端が前記開口を介して前記活
性領域と接続されるように前記第１ゲートを形成すると
ともに前記第２ゲートを形成する工程と、 前記第１と第２ゲートの側壁上にサイドウォール絶縁層
を形成する工程と、 前記第１および第２ゲートと前記サイドウォール絶縁層
とをマスクとして用いて第１導電型の不純物と第２導電
型の不純物とを選択的に前記活性領域に注入することに
より、互いに接するように前記ドライバトランジスタの
第１導電型の第１の不純物拡散領域と前記負荷トランジ
スタの第２導電型の第２の不純物拡散領域とを形成する
工程と、 前記第１と第２の不純物拡散領域の表面をシリサイド化
することにより、前記第１と第２の不純物拡散領域を電
気的に接続するシリサイド層を形成する工程と、を備え
た、スタティック型半導体記憶装置の製造方法。 - 【請求項７】 第１導電型のドライバトランジスタのゲ
ートと第２導電型の負荷トランジスタのゲートとを一体
化した第１ゲートと、第１導電型のアクセストランジス
タのゲートとなる第２ゲートとを備えたスタティック型
半導体記憶装置の製造方法であって、 主表面上に絶縁層を介在して形成された半導体層を有す
る基板を準備する工程と、 前記半導体層に選択的に分離領域を形成する工程と、 前記分離領域に囲まれる前記活性領域上にゲート絶縁層
を介在して前記第１と第２ゲートを形成する工程と、 前記第１と第２ゲートの側壁上にサイドウォール絶縁層
を形成する工程と、 前記第１および第２ゲートと前記サイドウォール絶縁層
とをマスクとして用いて第１導電型の不純物と第２導電
型の不純物とを選択的に前記活性領域に注入することに
より、互いに接するように前記ドライバトランジスタの
第１導電型の第１の不純物拡散領域と前記負荷トランジ
スタの第２導電型の第２の不純物拡散領域とを形成する
とともに前記アクセストランジスタの第１導電型の第３
の不純物拡散領域を形成する工程と、 前記第３の不純物拡散領域上に位置する前記第１ゲート
の前記サイドウォール絶縁層を除去する工程と、 前記第１と第２ゲートの表面と前記第１，第２および第
３の不純物拡散領域の表面とをシリサイド化することに
より、前記第１と第２の不純物拡散領域を電気的に接続
する第１のシリサイド層と、前記第３の不純物拡散領域
と前記第１ゲートとを電気的に接続する第２のシリサイ
ド層とを形成する工程とを備えた、スタティック型半導
体記憶装置の製造方法。
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|---|---|---|---|
| JP9201363A JPH1145949A (ja) | 1997-07-28 | 1997-07-28 | スタティック型半導体記憶装置およびその製造方法 |
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|---|---|---|---|
| JP9201363A JPH1145949A (ja) | 1997-07-28 | 1997-07-28 | スタティック型半導体記憶装置およびその製造方法 |
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ID=16439822
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