JPH1146120A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH1146120A JPH1146120A JP9200058A JP20005897A JPH1146120A JP H1146120 A JPH1146120 A JP H1146120A JP 9200058 A JP9200058 A JP 9200058A JP 20005897 A JP20005897 A JP 20005897A JP H1146120 A JPH1146120 A JP H1146120A
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
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Abstract
(57)【要約】
【課題】 出力バッファ回路の出力ノードがショートし
た場合、出力バッファ回路の出力段に過剰の電流が流れ
ることを抑制できる差動増幅回路を得る。 【解決手段】 出力バッファ回路２２の出力ノード７が
第１または第３の高電源電位ノード４、１１とショート
すると、アンプ部２１の出力ノードに現れる電位と出力
バッファ回路２２の出力ノードに現れる電位との電位差
は、通常動作状態では有り得ない状態、つまり、電位差
が大きい状態になる。この状態を保護回路１０が検出
し、出力プル用信号発生回路９のシンク側出力トランジ
スタ１４のベース電流供給源を遮断または制限する。そ
の結果、出力バッファ回路２２の出力ノード７に過剰電
流が流れ込むのを抑制する。
た場合、出力バッファ回路の出力段に過剰の電流が流れ
ることを抑制できる差動増幅回路を得る。 【解決手段】 出力バッファ回路２２の出力ノード７が
第１または第３の高電源電位ノード４、１１とショート
すると、アンプ部２１の出力ノードに現れる電位と出力
バッファ回路２２の出力ノードに現れる電位との電位差
は、通常動作状態では有り得ない状態、つまり、電位差
が大きい状態になる。この状態を保護回路１０が検出
し、出力プル用信号発生回路９のシンク側出力トランジ
スタ１４のベース電流供給源を遮断または制限する。そ
の結果、出力バッファ回路２２の出力ノード７に過剰電
流が流れ込むのを抑制する。
Description
【０００１】
【発明の属する技術分野】この発明は、非反転入力ノー
ドと反転入力ノードに現れる差電圧を増幅して出力する
アンプ部と、このアンプ部の出力に基づいた信号を出力
する出力バッファ回路を備えた差動増幅回路に係り、特
に、出力バッファ回路の出力ノードが高電源電位ノー
ド、低電源電位ノード、あるいは他の回路の出力ノード
等の低インピーダンス部と短絡（ショート）した場合に
上記出力バッファ回路を保護する保護回路を備えた差動
増幅回路に関する。
ドと反転入力ノードに現れる差電圧を増幅して出力する
アンプ部と、このアンプ部の出力に基づいた信号を出力
する出力バッファ回路を備えた差動増幅回路に係り、特
に、出力バッファ回路の出力ノードが高電源電位ノー
ド、低電源電位ノード、あるいは他の回路の出力ノード
等の低インピーダンス部と短絡（ショート）した場合に
上記出力バッファ回路を保護する保護回路を備えた差動
増幅回路に関する。
【０００２】
【従来の技術】この種、アンプ部および出力バッファ回
路を備えた差動増幅回路において、負荷が接続される出
力バッファ回路の出力ノードが高電源電位ノード、低電
源電位ノード、あるいは他の回路の出力ノード等の低イ
ンピーダンス部とショートした場合、出力バッファ回路
の出力段に過剰の電流が流れる恐れがあった。このよう
な恐れを取り除く一例として、図５に示すような保護回
路が組み込まれる差動増幅回路が考えられる。
路を備えた差動増幅回路において、負荷が接続される出
力バッファ回路の出力ノードが高電源電位ノード、低電
源電位ノード、あるいは他の回路の出力ノード等の低イ
ンピーダンス部とショートした場合、出力バッファ回路
の出力段に過剰の電流が流れる恐れがあった。このよう
な恐れを取り除く一例として、図５に示すような保護回
路が組み込まれる差動増幅回路が考えられる。
【０００３】図５において２１は電源電圧を受けて駆動
され、非反転入力と反転入力に現れる差電圧を増幅して
出力するアンプ部、２２は上記アンプ部に印加される電
源電圧と同じ電源電圧にて駆動され、アンプ部の出力に
基づいた信号を出力する出力バッファ回路、２３は出力
バッファ回路の出力段に流れる電流を電圧に変換するセ
ンス抵抗、２４はこのセンス抵抗の両端に発生する電圧
値と基準電圧値とを比較し、センス抵抗２３の両端間電
圧値が基準電圧値以上になると出力バッファ回路の出力
段を構成するトランジスタのベース電流供給源を遮断ま
たは制限するコンパレータである。
され、非反転入力と反転入力に現れる差電圧を増幅して
出力するアンプ部、２２は上記アンプ部に印加される電
源電圧と同じ電源電圧にて駆動され、アンプ部の出力に
基づいた信号を出力する出力バッファ回路、２３は出力
バッファ回路の出力段に流れる電流を電圧に変換するセ
ンス抵抗、２４はこのセンス抵抗の両端に発生する電圧
値と基準電圧値とを比較し、センス抵抗２３の両端間電
圧値が基準電圧値以上になると出力バッファ回路の出力
段を構成するトランジスタのベース電流供給源を遮断ま
たは制限するコンパレータである。
【０００４】
【発明が解決しようとする課題】このように構成された
保護回路では、出力バッファ回路２２を構成する出力段
のトランジスタに流れる電流をセンス抵抗２３によって
電圧値に変換し、この電圧値が所定値以上であるか否か
をコンパレータによって検出し、所定値以上である場
合、出力バッファ回路２２を構成する出力段のトランジ
スタに流れる電流を遮断または制限する。
保護回路では、出力バッファ回路２２を構成する出力段
のトランジスタに流れる電流をセンス抵抗２３によって
電圧値に変換し、この電圧値が所定値以上であるか否か
をコンパレータによって検出し、所定値以上である場
合、出力バッファ回路２２を構成する出力段のトランジ
スタに流れる電流を遮断または制限する。
【０００５】すなわち、仮に出力バッファ回路２２の出
力ノードと高電源電位ノードとがショートした場合、電
流は電源電位ノードから出力バッファ回路２２の出力ノ
ードを介して出力バッファ回路２２を構成する出力段の
トランジスタおよびセンス抵抗２３を通って低電源電位
ノード（ＧＮＤ）に流れる。このとき、センス抵抗２３
の両端に発生する電圧は、センス抵抗２３に流れる電流
×センス抵抗値（＝センス電圧値）で決定される。
力ノードと高電源電位ノードとがショートした場合、電
流は電源電位ノードから出力バッファ回路２２の出力ノ
ードを介して出力バッファ回路２２を構成する出力段の
トランジスタおよびセンス抵抗２３を通って低電源電位
ノード（ＧＮＤ）に流れる。このとき、センス抵抗２３
の両端に発生する電圧は、センス抵抗２３に流れる電流
×センス抵抗値（＝センス電圧値）で決定される。
【０００６】このセンス電圧がある値（基準電圧値）以
上であれば、コンパレータ２４が出力バッファ回路２２
の出力段を構成するトランジスタのベース電流供給源
（出力プル用信号発生回路）を遮断または、制限するこ
とで、出力バッファ回路２２の出力に過電流が流れ込ま
なくなる。しかし、出力バッファ回路２２の出力段を構
成するトランジスタに流れ込む電流が減少すると、セン
ス抵抗２３に流れる電流も減少し、センス抵抗２３の両
端に発生する電圧が低下する。すると、コンパレータ２
４が出力バッファ回路２２の出力段を構成するトランジ
スタのベース電流供給源（出力プル用信号発生回路）を
遮断または、制限することを解くため、再び出力バッフ
ァ回路２２の出力段を構成するトランジスタに電流が流
れ込む。これはショート状態が続く限り繰り返される。
上であれば、コンパレータ２４が出力バッファ回路２２
の出力段を構成するトランジスタのベース電流供給源
（出力プル用信号発生回路）を遮断または、制限するこ
とで、出力バッファ回路２２の出力に過電流が流れ込ま
なくなる。しかし、出力バッファ回路２２の出力段を構
成するトランジスタに流れ込む電流が減少すると、セン
ス抵抗２３に流れる電流も減少し、センス抵抗２３の両
端に発生する電圧が低下する。すると、コンパレータ２
４が出力バッファ回路２２の出力段を構成するトランジ
スタのベース電流供給源（出力プル用信号発生回路）を
遮断または、制限することを解くため、再び出力バッフ
ァ回路２２の出力段を構成するトランジスタに電流が流
れ込む。これはショート状態が続く限り繰り返される。
【０００７】また、センス抵抗２３を出力バッファ回路
２２の出力段を構成するトランジスタと直列に挿入して
いるため、出力バッファ回路２２の出力ノードに現れる
出力ダイナミックレンジは、センス抵抗２３の両端間に
現れるセンス電圧分狭くなる。
２２の出力段を構成するトランジスタと直列に挿入して
いるため、出力バッファ回路２２の出力ノードに現れる
出力ダイナミックレンジは、センス抵抗２３の両端間に
現れるセンス電圧分狭くなる。
【０００８】この発明は、上記した点に鑑みてものであ
り、アンプ部および出力バッファ回路を備えた差動増幅
回路において、負荷が接続される出力バッファ回路の出
力ノードが高電源電位ノード、低電源電位ノード、ある
いは他の回路の出力ノード等の低インピーダンス部とシ
ョートした場合、出力バッファ回路の出力段に過剰の電
流が流れることを抑制できる差動増幅回路を得ることを
目的とする。第２の目的は、上記ショートした場合に出
力バッファ回路の出力段に過剰の電流がれることを抑制
できる保護回路を設けても、出力バッファ回路における
出力ダイナミックレンジを狭くしない差動増幅回路を得
る。第３の目的は、アンプ部および出力バッファ回路を
駆動するための電源電圧が異なったものであっても、上
記ショートした場合、出力バッファ回路の出力段に過剰
の電流がれることを抑制できる差動増幅回路を得る。
り、アンプ部および出力バッファ回路を備えた差動増幅
回路において、負荷が接続される出力バッファ回路の出
力ノードが高電源電位ノード、低電源電位ノード、ある
いは他の回路の出力ノード等の低インピーダンス部とシ
ョートした場合、出力バッファ回路の出力段に過剰の電
流が流れることを抑制できる差動増幅回路を得ることを
目的とする。第２の目的は、上記ショートした場合に出
力バッファ回路の出力段に過剰の電流がれることを抑制
できる保護回路を設けても、出力バッファ回路における
出力ダイナミックレンジを狭くしない差動増幅回路を得
る。第３の目的は、アンプ部および出力バッファ回路を
駆動するための電源電圧が異なったものであっても、上
記ショートした場合、出力バッファ回路の出力段に過剰
の電流がれることを抑制できる差動増幅回路を得る。
【０００９】
【課題を解決するための手段】本発明に係る差動増幅回
路は、非反転入力ノードと反転入力ノードに現れる差電
圧を増幅して出力するアンプ部と、入力ノードに該アン
プ部の出力を受け、この受けたアンプ部からの出力に基
づいた信号を出力ノードに出力する出力バッファ回路
と、出力バッファ回路の入力ノードと出力ノードとの間
の電位を検出し、この検出した電位差が所定値以上であ
ると、出力バッファ回路に流れる電流を遮断又は制限す
るための保護回路とを設けたものである。
路は、非反転入力ノードと反転入力ノードに現れる差電
圧を増幅して出力するアンプ部と、入力ノードに該アン
プ部の出力を受け、この受けたアンプ部からの出力に基
づいた信号を出力ノードに出力する出力バッファ回路
と、出力バッファ回路の入力ノードと出力ノードとの間
の電位を検出し、この検出した電位差が所定値以上であ
ると、出力バッファ回路に流れる電流を遮断又は制限す
るための保護回路とを設けたものである。
【００１０】
実施の形態１．図１ないし図４はこの発明の実施の形態
１を示す。図１は帰還抵抗を除いた差動増幅回路を示
し、図２はアンプ部２１を示し、図３は帰還抵抗と差動
増幅回路との関係を示し、図４は保護回路（ショートプ
ロテクト回路）１０を示す。図１において１はアンプ部
（差動増幅回路部）２１の非反転入力ノード、２はアン
プ部２１の反転入力ノード、３はアンプ部２１の出力ノ
ード、４はアンプ部２１を駆動するための第１の高電源
電位ノードで、第１の電源電位が印加される。この第１
の電源電位はこの実施の形態１では、この差動増幅回路
が内蔵される半導体集積回路装置に与えられる、２つの
異なる正の電源電位の高い電源電位、例えば１２Ｖの電
源電位である。５はアンプ部を駆動するための第１の低
電源電位ノードで、第１の電源電位より低い第２の電源
電位が印加される。この第２の電源電位はこの実施の形
態１では接地電位（ＧＮＤ）である。
１を示す。図１は帰還抵抗を除いた差動増幅回路を示
し、図２はアンプ部２１を示し、図３は帰還抵抗と差動
増幅回路との関係を示し、図４は保護回路（ショートプ
ロテクト回路）１０を示す。図１において１はアンプ部
（差動増幅回路部）２１の非反転入力ノード、２はアン
プ部２１の反転入力ノード、３はアンプ部２１の出力ノ
ード、４はアンプ部２１を駆動するための第１の高電源
電位ノードで、第１の電源電位が印加される。この第１
の電源電位はこの実施の形態１では、この差動増幅回路
が内蔵される半導体集積回路装置に与えられる、２つの
異なる正の電源電位の高い電源電位、例えば１２Ｖの電
源電位である。５はアンプ部を駆動するための第１の低
電源電位ノードで、第１の電源電位より低い第２の電源
電位が印加される。この第２の電源電位はこの実施の形
態１では接地電位（ＧＮＤ）である。
【００１１】６はアンプ部２１の出力電位を出力バッフ
ァ回路２２の出力に伝える出力フィードバック回路で、
第１の高電源電位ノード４および第１の低電源電位ノー
ド５に印加される電源電位にて駆動され、出力バッファ
回路２２の出力ノード７に現れた電位に基づく電位を出
力バッファ回路２２の入力ノードに帰還して、出力ノー
ド７に現れる電位を安定にさせる。出力バッファ回路２
２の出力ノード７には負荷が接続される。８は出力段を
構成する第１のトランジスタ１３（詳細は後述）の制御
電流を供給する出力プッシュ用信号発生回路で、第１の
高電源電位ノード４および第１の低電源電位ノード２に
印加される電源電位にて駆動され、出力バッファ回路２
２の入力ノードに現れた電位に応じた制御電流を第１の
トランジスタ１３に出力する。
ァ回路２２の出力に伝える出力フィードバック回路で、
第１の高電源電位ノード４および第１の低電源電位ノー
ド５に印加される電源電位にて駆動され、出力バッファ
回路２２の出力ノード７に現れた電位に基づく電位を出
力バッファ回路２２の入力ノードに帰還して、出力ノー
ド７に現れる電位を安定にさせる。出力バッファ回路２
２の出力ノード７には負荷が接続される。８は出力段を
構成する第１のトランジスタ１３（詳細は後述）の制御
電流を供給する出力プッシュ用信号発生回路で、第１の
高電源電位ノード４および第１の低電源電位ノード２に
印加される電源電位にて駆動され、出力バッファ回路２
２の入力ノードに現れた電位に応じた制御電流を第１の
トランジスタ１３に出力する。
【００１２】９は出力段を構成する第２のトランジスタ
１４（詳細は後述）の制御電流を供給する出力プル用信
号発生回路で、第１の高電源電位ノード４および第１の
低電源電位ノード５に印加される電源電位にて駆動さ
れ、出力バッファ回路２２の入力ノードに現れた電位に
応じ、出力プッシュ用信号発生回路８からの出力信号と
反転した関係にある制御電流を第２のトランジスタ１４
に出力する。
１４（詳細は後述）の制御電流を供給する出力プル用信
号発生回路で、第１の高電源電位ノード４および第１の
低電源電位ノード５に印加される電源電位にて駆動さ
れ、出力バッファ回路２２の入力ノードに現れた電位に
応じ、出力プッシュ用信号発生回路８からの出力信号と
反転した関係にある制御電流を第２のトランジスタ１４
に出力する。
【００１３】１０は出力バッファ回路２２の入力ノード
に現れた電位と出力バッファ回路２２の出力ノード７に
現れた電位の電位差を検出し、この検出した電位差が所
定値以上であるか否か、つまり、出力バッファ回路２２
の出力ノード７がショート状態であるかどうかを判定
し、所定値以上、つまり、ショート状態であれば、出力
バッファ回路２２の出力段に流れる電流を遮断又は制限
するための保護回路（ショートプロテクト回路）で、出
力プッシュ用信号発生回路８、または、出力プル用信号
発生回路９のトランジスタ１３または１４に対するベー
ス電流供給源を遮断または制限する。
に現れた電位と出力バッファ回路２２の出力ノード７に
現れた電位の電位差を検出し、この検出した電位差が所
定値以上であるか否か、つまり、出力バッファ回路２２
の出力ノード７がショート状態であるかどうかを判定
し、所定値以上、つまり、ショート状態であれば、出力
バッファ回路２２の出力段に流れる電流を遮断又は制限
するための保護回路（ショートプロテクト回路）で、出
力プッシュ用信号発生回路８、または、出力プル用信号
発生回路９のトランジスタ１３または１４に対するベー
ス電流供給源を遮断または制限する。
【００１４】１１は出力バッファ回路２２の出力段を構
成するトランジスタ１３、１４を駆動するための第２の
高電源電位ノードで、上記第１高電源電位ノード１とは
別個に設けられ、第３の電源電位が印加される。第３の
電源電位Ｖmはこの実施の形態１では２つの異なる正の
電源電位の高い電源電位、例えば１２Ｖの電源電位また
は低い電源電位、例えば５Ｖである。１２は出力バッフ
ァ回路２２の出力段を構成するトランジスタ１３、１４
を駆動するための第２の低電源電位ノードで、第３の電
源電位より低い第４の電源電位が印加される。第４の電
源電位はこの実施の形態１では２つの異なる正の電源電
位の低い電源電位、例えば５Ｖの電源電位または接地電
位である。
成するトランジスタ１３、１４を駆動するための第２の
高電源電位ノードで、上記第１高電源電位ノード１とは
別個に設けられ、第３の電源電位が印加される。第３の
電源電位Ｖmはこの実施の形態１では２つの異なる正の
電源電位の高い電源電位、例えば１２Ｖの電源電位また
は低い電源電位、例えば５Ｖである。１２は出力バッフ
ァ回路２２の出力段を構成するトランジスタ１３、１４
を駆動するための第２の低電源電位ノードで、第３の電
源電位より低い第４の電源電位が印加される。第４の電
源電位はこの実施の形態１では２つの異なる正の電源電
位の低い電源電位、例えば５Ｖの電源電位または接地電
位である。
【００１５】１３は出力バッファ回路２２の出力段を構
成するトランジスタ（ソース側出力トランジスタ）で、
ベース電極（制御電極）が出力プッシュ用信号発生回路
８からの制御電流を受け、コレクタ電極（一方の主電
極）が第２の高電源電位ノード１１に接続され、エミッ
タ電極（他方の主電極）が出力ノード７に接続されるｎ
ｐｎ型バイポーラトランジスタにて構成される。１４は
出力バッファ回路２２の出力段を構成するトランジスタ
（シンク側出力トランジスタ）で、ベース電極（制御電
極）が出力プル用信号発生回路９からの制御電流を受
け、コレクタ電極（一方の主電極）が出力ノード７に接
続され、エミッタ電極（他方の主電極）が第２の低電源
電位ノード１２に接続されるｎｐｎ型バイポーラトラン
ジスタにて構成される。
成するトランジスタ（ソース側出力トランジスタ）で、
ベース電極（制御電極）が出力プッシュ用信号発生回路
８からの制御電流を受け、コレクタ電極（一方の主電
極）が第２の高電源電位ノード１１に接続され、エミッ
タ電極（他方の主電極）が出力ノード７に接続されるｎ
ｐｎ型バイポーラトランジスタにて構成される。１４は
出力バッファ回路２２の出力段を構成するトランジスタ
（シンク側出力トランジスタ）で、ベース電極（制御電
極）が出力プル用信号発生回路９からの制御電流を受
け、コレクタ電極（一方の主電極）が出力ノード７に接
続され、エミッタ電極（他方の主電極）が第２の低電源
電位ノード１２に接続されるｎｐｎ型バイポーラトラン
ジスタにて構成される。
【００１６】１５は出力バッファ回路２２の入力ノード
と第２の高電源電位ノード１１との間に接続され、第１
の高電源電位ノード４に印加される第１の電源電位と第
２の高電源電位ノード１１に印加される第３の電源電位
が異なる場合に、アンプ部２１からの出力の最大値を制
限する第１のクランプ回路で、保護回路の一部を構成
し、この実施の形態１では、アノード電極が出力バッフ
ァ回路２２の入力ノードに接続され、カソード電極が第
２の高電源電位ノード１１に接続されるダイオード素子
（ダイオード接続されたトランジスタを含む）にて構成
され、出力バッファ回路２２の入力ノードに現れる最大
電位を第２の高電源電位ノード１１に印加される第３の
電源電位にダイオード素子の順方向電圧を足した値にク
ランプする。
と第２の高電源電位ノード１１との間に接続され、第１
の高電源電位ノード４に印加される第１の電源電位と第
２の高電源電位ノード１１に印加される第３の電源電位
が異なる場合に、アンプ部２１からの出力の最大値を制
限する第１のクランプ回路で、保護回路の一部を構成
し、この実施の形態１では、アノード電極が出力バッフ
ァ回路２２の入力ノードに接続され、カソード電極が第
２の高電源電位ノード１１に接続されるダイオード素子
（ダイオード接続されたトランジスタを含む）にて構成
され、出力バッファ回路２２の入力ノードに現れる最大
電位を第２の高電源電位ノード１１に印加される第３の
電源電位にダイオード素子の順方向電圧を足した値にク
ランプする。
【００１７】１６は出力バッファ回路２２の入力ノード
と第２の低電源電位ノード１２との間に接続され、第１
の低電源電位ノード５に印加される第２の電源電位と第
２の低電源電位ノード１２に印加される第４の電源電位
が異なる場合に、アンプ部２１からの出力の最小値を制
限する第２のクランプ回路で、保護回路の一部を構成
し、この実施の形態１では、アノード電極が第２の低電
源電位ノード１２に接続され、カソード電極が出力バッ
ファ回路２２の入力ノードに接続されるダイオード素子
（ダイオード接続されたトランジスタを含む）にて構成
され、出力バッファ回路２２の入力ノードに現れる最小
電位を第２の低電源電位ノード１２に印加される第４の
電源電位にダイオード素子の順方向電圧を足した値にク
ランプする。
と第２の低電源電位ノード１２との間に接続され、第１
の低電源電位ノード５に印加される第２の電源電位と第
２の低電源電位ノード１２に印加される第４の電源電位
が異なる場合に、アンプ部２１からの出力の最小値を制
限する第２のクランプ回路で、保護回路の一部を構成
し、この実施の形態１では、アノード電極が第２の低電
源電位ノード１２に接続され、カソード電極が出力バッ
ファ回路２２の入力ノードに接続されるダイオード素子
（ダイオード接続されたトランジスタを含む）にて構成
され、出力バッファ回路２２の入力ノードに現れる最小
電位を第２の低電源電位ノード１２に印加される第４の
電源電位にダイオード素子の順方向電圧を足した値にク
ランプする。
【００１８】上記アンプ部２１の具体的構成は、例えば
図２に示される構成をしている。図２において１０１は
第１の高電源電位ノード１から第１の電源電位を受け、
第１の共通ノード１０２に定電流を供給する第１の定電
流源、１０３はエミッタ電極が第１の共通ノード１０２
に接続され、ベース電極が反転入力ノード１に接続され
るｐｎｐ型バイポーラトランジスタ、１０４はエミッタ
電極が第１の共通ノード１０２に接続され、ベース電極
が非反転入力ノード２に接続され、コレクタ電極が第１
の出力ノード１０７に接続されるｐｎｐ型バイポーラト
ランジスタで、上記トランジスタ１０３とで差動対トラ
ンジスタを構成する。
図２に示される構成をしている。図２において１０１は
第１の高電源電位ノード１から第１の電源電位を受け、
第１の共通ノード１０２に定電流を供給する第１の定電
流源、１０３はエミッタ電極が第１の共通ノード１０２
に接続され、ベース電極が反転入力ノード１に接続され
るｐｎｐ型バイポーラトランジスタ、１０４はエミッタ
電極が第１の共通ノード１０２に接続され、ベース電極
が非反転入力ノード２に接続され、コレクタ電極が第１
の出力ノード１０７に接続されるｐｎｐ型バイポーラト
ランジスタで、上記トランジスタ１０３とで差動対トラ
ンジスタを構成する。
【００１９】１０５はベース電極がコレクタ電極に接続
されてトランジスタ１０３のコレクタ電極に接続され、
エミッタ電極が第１の低電源電位ノード２に接続される
ｎｐｎ型バイポーラトランジスタ、１０６はベース電極
がトランジスタ１０５のベース電極に接続され、コレク
タ電極がトランジスタ１０４のコレクタ電極に接続さ
れ、エミッタ電極が第１の低電源電位ノード２に接続さ
れるｎｐｎ型バイポーラトランジスタで、トランジスタ
１０５とでカレントミラー回路を構成する。１０８は第
１の高電源電位ノード１から第１の電源電位を受け、第
２の出力ノード１０９に定電流を供給する第１の定電流
源、１１０はベース電極が第１の出力ノード１０７に接
続され、コレクタ電極が第２の出力ノード１０９に接続
され、エミッタ電極が第１の低電源電位ノード５に接続
されるｎｐｎ型バイポーラトランジスタである。
されてトランジスタ１０３のコレクタ電極に接続され、
エミッタ電極が第１の低電源電位ノード２に接続される
ｎｐｎ型バイポーラトランジスタ、１０６はベース電極
がトランジスタ１０５のベース電極に接続され、コレク
タ電極がトランジスタ１０４のコレクタ電極に接続さ
れ、エミッタ電極が第１の低電源電位ノード２に接続さ
れるｎｐｎ型バイポーラトランジスタで、トランジスタ
１０５とでカレントミラー回路を構成する。１０８は第
１の高電源電位ノード１から第１の電源電位を受け、第
２の出力ノード１０９に定電流を供給する第１の定電流
源、１１０はベース電極が第１の出力ノード１０７に接
続され、コレクタ電極が第２の出力ノード１０９に接続
され、エミッタ電極が第１の低電源電位ノード５に接続
されるｎｐｎ型バイポーラトランジスタである。
【００２０】上記保護回路１０の具体的構成は、例えば
図４に示される構成をしている。図４において２０１は
出力バッファ回路２２の入力ノードに一端が接続される
抵抗性素子からなる負荷素子、２０２はコレクタ電極と
ベース電極とが共通接続されて負荷素子２０１の他端に
接続されるダイオード接続されたｎｐｎ型バイポーラト
ランジスタからなるダイオード素子、２０３はコレクタ
電極とベース電極とが共通接続されてダイオード素子を
構成するトランジスタのエミッタ電極に接続され、エミ
ッタ電極が出力バッファ回路２２の出力ノード７に接続
されるｎｐｎ型バイポーラトランジスタ、２０４はベー
ス電極がトランジスタ２０３のベース電極に接続され、
エミッタ電極がトランジスタ２０３のエミッタ電極に接
続され、コレクタ電極が出力プッシュ用信号発生回路８
に接続されて、出力バッファ回路２２の出力ノード７が
第２の低電源電位ノード１２にショートした時、出力プ
ッシュ用信号発生回路８からトランジスタ１３の制御電
極に流す制御電流を引き抜くためのｎｐｎ型バイポーラ
トランジスタで、トランジスタ２０３とカレントミラー
回路を構成している。
図４に示される構成をしている。図４において２０１は
出力バッファ回路２２の入力ノードに一端が接続される
抵抗性素子からなる負荷素子、２０２はコレクタ電極と
ベース電極とが共通接続されて負荷素子２０１の他端に
接続されるダイオード接続されたｎｐｎ型バイポーラト
ランジスタからなるダイオード素子、２０３はコレクタ
電極とベース電極とが共通接続されてダイオード素子を
構成するトランジスタのエミッタ電極に接続され、エミ
ッタ電極が出力バッファ回路２２の出力ノード７に接続
されるｎｐｎ型バイポーラトランジスタ、２０４はベー
ス電極がトランジスタ２０３のベース電極に接続され、
エミッタ電極がトランジスタ２０３のエミッタ電極に接
続され、コレクタ電極が出力プッシュ用信号発生回路８
に接続されて、出力バッファ回路２２の出力ノード７が
第２の低電源電位ノード１２にショートした時、出力プ
ッシュ用信号発生回路８からトランジスタ１３の制御電
極に流す制御電流を引き抜くためのｎｐｎ型バイポーラ
トランジスタで、トランジスタ２０３とカレントミラー
回路を構成している。
【００２１】なお、負荷素子２０１、トランジスタ２０
２ないし２０４にて、出力バッファ回路２２の入力ノー
ドと出力ノード７との間の検出した電位差が所定値（こ
の実施の形態１ではｎｐｎ型バイポーラトランジスタの
ベース／エミッタ間電圧の２倍）以上であると、出力バ
ッファ回路２２の出力プッシュ用信号発生回路８から第
１の出力トランジスタ１３の制御電極に流れる制御電流
を遮断させる地絡時保護回路２００を構成する。
２ないし２０４にて、出力バッファ回路２２の入力ノー
ドと出力ノード７との間の検出した電位差が所定値（こ
の実施の形態１ではｎｐｎ型バイポーラトランジスタの
ベース／エミッタ間電圧の２倍）以上であると、出力バ
ッファ回路２２の出力プッシュ用信号発生回路８から第
１の出力トランジスタ１３の制御電極に流れる制御電流
を遮断させる地絡時保護回路２００を構成する。
【００２２】３０１は出力バッファ回路２２の出力ノー
ド７に一端が接続される抵抗性素子からなる負荷素子、
３０２はコレクタ電極とベース電極とが共通接続されて
負荷素子３０１の他端に接続されるダイオード接続され
たｎｐｎ型バイポーラトランジスタからなるダイオード
素子、３０３はコレクタ電極とベース電極とが共通接続
されてダイオード素子を構成するトランジスタのエミッ
タ電極に接続され、エミッタ電極が出力バッファ回路２
２の入力ノードに接続されるｎｐｎ型バイポーラトラン
ジスタ、３０４はベース電極がトランジスタ３０３のベ
ース電極に接続され、エミッタ電極がトランジスタ３０
３のエミッタ電極に接続され、コレクタ電極が出力プル
用信号発生回路９に接続されて、出力バッファ回路２２
の出力ノード７が第２の高電源電位ノード１１にショー
トした時、出力プル用信号発生回路９からトランジスタ
１４の制御電極に流す制御電流を引き抜くためのｎｐｎ
型バイポーラトランジスタで、トランジスタ３０３とカ
レントミラー回路を構成している。
ド７に一端が接続される抵抗性素子からなる負荷素子、
３０２はコレクタ電極とベース電極とが共通接続されて
負荷素子３０１の他端に接続されるダイオード接続され
たｎｐｎ型バイポーラトランジスタからなるダイオード
素子、３０３はコレクタ電極とベース電極とが共通接続
されてダイオード素子を構成するトランジスタのエミッ
タ電極に接続され、エミッタ電極が出力バッファ回路２
２の入力ノードに接続されるｎｐｎ型バイポーラトラン
ジスタ、３０４はベース電極がトランジスタ３０３のベ
ース電極に接続され、エミッタ電極がトランジスタ３０
３のエミッタ電極に接続され、コレクタ電極が出力プル
用信号発生回路９に接続されて、出力バッファ回路２２
の出力ノード７が第２の高電源電位ノード１１にショー
トした時、出力プル用信号発生回路９からトランジスタ
１４の制御電極に流す制御電流を引き抜くためのｎｐｎ
型バイポーラトランジスタで、トランジスタ３０３とカ
レントミラー回路を構成している。
【００２３】なお、負荷素子３０１、トランジスタ３０
２ないし３０４にて、出力バッファ回路２２の入力ノー
ドと出力ノード７との間の検出した電位差が所定値（こ
の実施の形態１ではｎｐｎ型バイポーラトランジスタの
ベース／エミッタ間電圧の２倍）以上であると、出力バ
ッファ回路２２の出力プル用信号発生回路９から第２の
出力トランジスタ１４の制御電極に流れる制御電流を遮
断させる天絡時保護回路３００を構成する。
２ないし３０４にて、出力バッファ回路２２の入力ノー
ドと出力ノード７との間の検出した電位差が所定値（こ
の実施の形態１ではｎｐｎ型バイポーラトランジスタの
ベース／エミッタ間電圧の２倍）以上であると、出力バ
ッファ回路２２の出力プル用信号発生回路９から第２の
出力トランジスタ１４の制御電極に流れる制御電流を遮
断させる天絡時保護回路３００を構成する。
【００２４】一方、図３において、１７ａは第１の入力
端子１８とアンプ部２１の非反転入力ノード１との間に
接続される第１の抵抗性素子、１７ｂは第２の入力端子
１９とアンプ部２１の反転入力ノード２との間に接続さ
れる第２の抵抗性素子で、この実施の形態１では、その
抵抗値Ｒは第１の抵抗性素子１７ａの抵抗値Ｒと同じで
ある。なお、この実施の形態１では、第１の入力端子１
８に第１の入力信号である基準電圧が印加され、第２の
入力端子に第２の入力信号である制御信号が入力され
る。
端子１８とアンプ部２１の非反転入力ノード１との間に
接続される第１の抵抗性素子、１７ｂは第２の入力端子
１９とアンプ部２１の反転入力ノード２との間に接続さ
れる第２の抵抗性素子で、この実施の形態１では、その
抵抗値Ｒは第１の抵抗性素子１７ａの抵抗値Ｒと同じで
ある。なお、この実施の形態１では、第１の入力端子１
８に第１の入力信号である基準電圧が印加され、第２の
入力端子に第２の入力信号である制御信号が入力され
る。
【００２５】１７ｃはアンプ部２１の非反転入力ノード
１と出力基準電位ノード２０との間に接続される第３の
抵抗素子で、この実施の形態１では、その抵抗値ｒと第
１の抵抗性素子１７ａの抵抗値Ｒとの比（ｒ／Ｒ）が３
〜６に設定されている。１７ｄはアンプ部２１の反転入
力ノード２と出力バッファ回路２２の出力ノード７との
間に接続される第４の抵抗性素子で、この実施の形態１
では、その抵抗値ｒは第３の抵抗性素子１７ｄの抵抗値
ｒと同じである。なお、この実施の形態１では、出力基
準電位ノード２０に印加される基準電位は、出力バッフ
ァ回路２２の出力ノード７に現れる出力の中点を決定す
る中点電圧である。
１と出力基準電位ノード２０との間に接続される第３の
抵抗素子で、この実施の形態１では、その抵抗値ｒと第
１の抵抗性素子１７ａの抵抗値Ｒとの比（ｒ／Ｒ）が３
〜６に設定されている。１７ｄはアンプ部２１の反転入
力ノード２と出力バッファ回路２２の出力ノード７との
間に接続される第４の抵抗性素子で、この実施の形態１
では、その抵抗値ｒは第３の抵抗性素子１７ｄの抵抗値
ｒと同じである。なお、この実施の形態１では、出力基
準電位ノード２０に印加される基準電位は、出力バッフ
ァ回路２２の出力ノード７に現れる出力の中点を決定す
る中点電圧である。
【００２６】次に、このように構成された差動増幅回路
の動作について、主として出力バッファ回路２２の出力
ノード７が短絡された場合について、場合分けして説明
する。 （第１の例）出力バッファ回路２２の出力ノード７に現
れる出力Ｖoutは、帰還動作するため、次式（１）に基
づいて決定される。 （Ｖref[in]−Ｖin）×（ｒ／Ｒ）＋Ｖref[out] （１） 但し、Ｖref[in]は第１の入力端子１８に印加される第
１の入力信号である基準電圧、Ｖinは第２の入力端子１
９に入力される第２の入力信号である制御信号における
信号入力電圧、Ｖref[out]は出力基準電位ノード２０に
印加される基準電圧である中点電圧である。
の動作について、主として出力バッファ回路２２の出力
ノード７が短絡された場合について、場合分けして説明
する。 （第１の例）出力バッファ回路２２の出力ノード７に現
れる出力Ｖoutは、帰還動作するため、次式（１）に基
づいて決定される。 （Ｖref[in]−Ｖin）×（ｒ／Ｒ）＋Ｖref[out] （１） 但し、Ｖref[in]は第１の入力端子１８に印加される第
１の入力信号である基準電圧、Ｖinは第２の入力端子１
９に入力される第２の入力信号である制御信号における
信号入力電圧、Ｖref[out]は出力基準電位ノード２０に
印加される基準電圧である中点電圧である。
【００２７】この時、この実施の形態１では、アンプ部
２１の出力ノード３に現れる電圧、言い換えれば、出力
バッファ回路２２の入力ノードに現れる電圧は、出力バ
ッファ回路２２の出力ノード７に現れる電圧と実質的に
同じになる。（正確には出力バッファ回路２２の回路構
成によりアンプ部２１の出力には、出力バッファ回路２
２の出力と一定の関係をもった電位が発生する。）
２１の出力ノード３に現れる電圧、言い換えれば、出力
バッファ回路２２の入力ノードに現れる電圧は、出力バ
ッファ回路２２の出力ノード７に現れる電圧と実質的に
同じになる。（正確には出力バッファ回路２２の回路構
成によりアンプ部２１の出力には、出力バッファ回路２
２の出力と一定の関係をもった電位が発生する。）
【００２８】もし、出力バッファ回路２２の出力ノード
７が帰還動作時の出力電位より高い電圧が印加されてい
るノード、例えば、第１または第３の高電源電位ノード
４、１１とショートすると、出力バッファ回路２２の出
力ノード７に現れる電位はショートしたノードに現れて
いる電位と同じになる。従って、ショートしたノードか
ら出力バッファ回路２２の出力ノード７へ過電流が流れ
込む。この時の反転入力端子２に現れる電位Ｖin[-]は
次式（２）で表される電位になる。 Ｖin[-]＝（Ｖout−Ｖin）×Ｒ／（ｒ＋Ｒ）＋Ｖin （２） この時の反転入力端子２に現れる電位Ｖin[-]は非反転
入力端子１に現れる電位Ｖin[+]よりも高い電位となっ
てしまう。なお、通常動作時（出力バッファ回路２２の
出力ノード７がショートしていない時）反転入力端子２
に現れる電位Ｖin[-]と非反転入力端子１のに現れる電
位Ｖin[+]は同じ電位になされている。
７が帰還動作時の出力電位より高い電圧が印加されてい
るノード、例えば、第１または第３の高電源電位ノード
４、１１とショートすると、出力バッファ回路２２の出
力ノード７に現れる電位はショートしたノードに現れて
いる電位と同じになる。従って、ショートしたノードか
ら出力バッファ回路２２の出力ノード７へ過電流が流れ
込む。この時の反転入力端子２に現れる電位Ｖin[-]は
次式（２）で表される電位になる。 Ｖin[-]＝（Ｖout−Ｖin）×Ｒ／（ｒ＋Ｒ）＋Ｖin （２） この時の反転入力端子２に現れる電位Ｖin[-]は非反転
入力端子１に現れる電位Ｖin[+]よりも高い電位となっ
てしまう。なお、通常動作時（出力バッファ回路２２の
出力ノード７がショートしていない時）反転入力端子２
に現れる電位Ｖin[-]と非反転入力端子１のに現れる電
位Ｖin[+]は同じ電位になされている。
【００２９】そのため、アンプ部２１はコンパレータ動
作をし、アンプ部２１の出力ノード３に現れる電位はア
ンプ部２１のダイナミックレンジの範囲で最小の値とな
る。この時、出力プッシュ用信号発生回路８はトランジ
スタ１３のベースにＬレベルの電位を与え、トランジス
タ１３を非導通状態にする。一方、出力プル用信号発生
回路９はトランジスタ１３のベースにＨレベルの電位を
与え、言い換えれば制御電流を与え、トランジスタ１４
を導通状態にするように働く。
作をし、アンプ部２１の出力ノード３に現れる電位はア
ンプ部２１のダイナミックレンジの範囲で最小の値とな
る。この時、出力プッシュ用信号発生回路８はトランジ
スタ１３のベースにＬレベルの電位を与え、トランジス
タ１３を非導通状態にする。一方、出力プル用信号発生
回路９はトランジスタ１３のベースにＨレベルの電位を
与え、言い換えれば制御電流を与え、トランジスタ１４
を導通状態にするように働く。
【００３０】しかるに、アンプ部２１の出力ノード３に
現れる電位と出力バッファ回路２２の出力ノード７に現
れる電位との電位差は、通常動作状態では有り得ない状
態、つまり、電位差が大きい状態になる。この状態を保
護回路１０が検出し、出力プル用信号発生回路９のシン
ク側出力トランジスタ１４のベース電流供給源を遮断ま
たは制限する。具体的には、図４に示すように、出力バ
ッファ回路２２の出力ノード７に現れる電位が出力バッ
ファ回路２２の入力ノードに現れる電位より高くなる、
つまり、ｎｐｎ型バイポーラトランジスタのベース−エ
ミッタ間電圧の２倍の値以上になるため、出力バッファ
回路２２の出力ノード７から、抵抗素子３０１、ダイオ
ード素子３０２、およびトランジスタ３０３を介して出
力バッファ回路２２の入力ノードに電流が流れる。
現れる電位と出力バッファ回路２２の出力ノード７に現
れる電位との電位差は、通常動作状態では有り得ない状
態、つまり、電位差が大きい状態になる。この状態を保
護回路１０が検出し、出力プル用信号発生回路９のシン
ク側出力トランジスタ１４のベース電流供給源を遮断ま
たは制限する。具体的には、図４に示すように、出力バ
ッファ回路２２の出力ノード７に現れる電位が出力バッ
ファ回路２２の入力ノードに現れる電位より高くなる、
つまり、ｎｐｎ型バイポーラトランジスタのベース−エ
ミッタ間電圧の２倍の値以上になるため、出力バッファ
回路２２の出力ノード７から、抵抗素子３０１、ダイオ
ード素子３０２、およびトランジスタ３０３を介して出
力バッファ回路２２の入力ノードに電流が流れる。
【００３１】トランジスタ３０３に電流が流れることに
より、トランジスタ３０３とカレントミラー回路を構成
しているトランジスタ３０４に電流が流れるため、出力
プル用信号発生回路９からトランジスタ１４のベース電
極へ流す制御電流がトランジスタ３０４に流れ込む。従
って、トランジスタ１４には電流が流れ込まないため、
トランジスタ１４は非導通状態になる。そうすることに
よって、出力バッファ回路２２の出力ノード７への流入
電流を遮断または制限することが出来る。このショート
状態が続く限り、出力バッファ回路２２の出力ノード７
に現れる電位と出力バッファ回路２２の入力ノードに現
れる電位との関係は同じ状況であり、出力バッファ回路
２２の出力ノード７への流入電流は遮断または制限した
状態を保つことになる。
より、トランジスタ３０３とカレントミラー回路を構成
しているトランジスタ３０４に電流が流れるため、出力
プル用信号発生回路９からトランジスタ１４のベース電
極へ流す制御電流がトランジスタ３０４に流れ込む。従
って、トランジスタ１４には電流が流れ込まないため、
トランジスタ１４は非導通状態になる。そうすることに
よって、出力バッファ回路２２の出力ノード７への流入
電流を遮断または制限することが出来る。このショート
状態が続く限り、出力バッファ回路２２の出力ノード７
に現れる電位と出力バッファ回路２２の入力ノードに現
れる電位との関係は同じ状況であり、出力バッファ回路
２２の出力ノード７への流入電流は遮断または制限した
状態を保つことになる。
【００３２】（第２の例）もし、出力バッファ回路２２
の出力ノード７が帰還動作時の出力電位より低い電圧が
印加されているノード、例えば、第２または第４の電源
電位ノード５、１２または接地電位ノードとショートす
ると、出力バッファ回路２２の出力ノード７に現れる電
位はショートしたノードに現れた電位と同じ電位にな
る。従って、出力バッファ回路２２の出力ノード７から
ショートしたノードへ電流が流れ出す。この時の反転入
力端子２の電位Ｖin[-]は上式（２）で表される電位に
なる。この時の反転入力端子２に現れる電位Ｖin[-]は
非反転入力端子１に現れる電位Ｖin[+]よりも低い電位
となってしまう。なお、通常動作時（出力バッファ回路
２２の出力ノード７がショートしていない時）反転入力
端子２に現れる電位Ｖin[-]と非反転入力端子１のに現
れる電位Ｖin[+]は同じ電位になされている。
の出力ノード７が帰還動作時の出力電位より低い電圧が
印加されているノード、例えば、第２または第４の電源
電位ノード５、１２または接地電位ノードとショートす
ると、出力バッファ回路２２の出力ノード７に現れる電
位はショートしたノードに現れた電位と同じ電位にな
る。従って、出力バッファ回路２２の出力ノード７から
ショートしたノードへ電流が流れ出す。この時の反転入
力端子２の電位Ｖin[-]は上式（２）で表される電位に
なる。この時の反転入力端子２に現れる電位Ｖin[-]は
非反転入力端子１に現れる電位Ｖin[+]よりも低い電位
となってしまう。なお、通常動作時（出力バッファ回路
２２の出力ノード７がショートしていない時）反転入力
端子２に現れる電位Ｖin[-]と非反転入力端子１のに現
れる電位Ｖin[+]は同じ電位になされている。
【００３３】そのため、アンプ部２１はコンパレータ動
作をし、アンプ部２１の出力ノード３に現れる電位はア
ンプ部２１のダイナミックレンジの範囲で最大の値とな
る。この時、出力プッシュ用信号発生回路８はトランジ
スタ１３のベースにＨレベルの電位を与え、言い換えれ
ば制御電流を与え、トランジスタ１３を導通状態にする
ように働く。一方、出力プル用信号発生回路９はトラン
ジスタ１３のベースにＬレベルの電位を与え、トランジ
スタ１４を非導通状態にする。
作をし、アンプ部２１の出力ノード３に現れる電位はア
ンプ部２１のダイナミックレンジの範囲で最大の値とな
る。この時、出力プッシュ用信号発生回路８はトランジ
スタ１３のベースにＨレベルの電位を与え、言い換えれ
ば制御電流を与え、トランジスタ１３を導通状態にする
ように働く。一方、出力プル用信号発生回路９はトラン
ジスタ１３のベースにＬレベルの電位を与え、トランジ
スタ１４を非導通状態にする。
【００３４】しかるに、アンプ部２１の出力ノード３に
現れる電位と出力バッファ回路２２の出力ノード７に現
れる電位との電位差は通常動作状態では有り得ない状
態、つまり、電位差が大きい状態になる。この状態を保
護回路が検出し、出力プッシュ用信号発生回路８のソー
ス側出力トランジスタ１３のベース電流供給源を遮断ま
たは制限する。具体的には、図４に示すように、出力バ
ッファ回路２２の入力ノードに現れる電位が出力バッフ
ァ回路２２の出力ノード７に現れる電位より高くなる、
つまり、ｎｐｎ型バイポーラトランジスタのベース−エ
ミッタ間電圧の２倍の値以上になるため、出力バッファ
回路２２の入力ノードから、抵抗素子２０１、ダイオー
ド素子２０２、およびトランジスタ２０３を介して出力
バッファ回路２２の出力ノード７に電流が流れる。
現れる電位と出力バッファ回路２２の出力ノード７に現
れる電位との電位差は通常動作状態では有り得ない状
態、つまり、電位差が大きい状態になる。この状態を保
護回路が検出し、出力プッシュ用信号発生回路８のソー
ス側出力トランジスタ１３のベース電流供給源を遮断ま
たは制限する。具体的には、図４に示すように、出力バ
ッファ回路２２の入力ノードに現れる電位が出力バッフ
ァ回路２２の出力ノード７に現れる電位より高くなる、
つまり、ｎｐｎ型バイポーラトランジスタのベース−エ
ミッタ間電圧の２倍の値以上になるため、出力バッファ
回路２２の入力ノードから、抵抗素子２０１、ダイオー
ド素子２０２、およびトランジスタ２０３を介して出力
バッファ回路２２の出力ノード７に電流が流れる。
【００３５】トランジスタ２０３に電流が流れることに
より、トランジスタ２０３とカレントミラー回路を構成
しているトランジスタ２０４に電流が流れるため、出力
プッシュ用信号発生回路８からトランジスタ１３のベー
ス電極へ流す制御電流がトランジスタ２０４に流れ込
む。従って、トランジスタ１３には電流が流れ込まない
ため、トランジスタ１３は非導通状態になる。そうする
ことによって、出力バッファ回路２２の出力ノード７か
らの流出電流を遮断または制限することが出来る。この
ショート状態が続く限り、出力バッファ回路２２の出力
ノード７に現れる電位と出力バッファ回路２２の入力ノ
ードに現れる電位との関係は同じ状況であり、出力バッ
ファ回路２２の出力ノード７からの流出電流は遮断また
は制限した状態に保つことになる。
より、トランジスタ２０３とカレントミラー回路を構成
しているトランジスタ２０４に電流が流れるため、出力
プッシュ用信号発生回路８からトランジスタ１３のベー
ス電極へ流す制御電流がトランジスタ２０４に流れ込
む。従って、トランジスタ１３には電流が流れ込まない
ため、トランジスタ１３は非導通状態になる。そうする
ことによって、出力バッファ回路２２の出力ノード７か
らの流出電流を遮断または制限することが出来る。この
ショート状態が続く限り、出力バッファ回路２２の出力
ノード７に現れる電位と出力バッファ回路２２の入力ノ
ードに現れる電位との関係は同じ状況であり、出力バッ
ファ回路２２の出力ノード７からの流出電流は遮断また
は制限した状態に保つことになる。
【００３６】（第３の例）上記第１の例は出力バッファ
回路２２の出力ノード７が第１または第２の高電源電位
ノード４、１１とショートした場合、上記第２の例が第
１または第２の低電源電位ノード５、１２とショートし
た場合について説明したが、これらに限られるものでは
なく、他の回路の出力ノード等の低インピーダンスのノ
ードとショートした場合についても、出力バッファ回路
２２の入力ノードと出力ノード７との間に通常動作時の
電位差を越えた電位が現れ、上記した第１の例もしくは
上記した第２の例と同様の動作をし、出力バッファ回路
２２の出力ノード７への過剰電流の流入または過剰電流
の流出を遮断または制限する。
回路２２の出力ノード７が第１または第２の高電源電位
ノード４、１１とショートした場合、上記第２の例が第
１または第２の低電源電位ノード５、１２とショートし
た場合について説明したが、これらに限られるものでは
なく、他の回路の出力ノード等の低インピーダンスのノ
ードとショートした場合についても、出力バッファ回路
２２の入力ノードと出力ノード７との間に通常動作時の
電位差を越えた電位が現れ、上記した第１の例もしくは
上記した第２の例と同様の動作をし、出力バッファ回路
２２の出力ノード７への過剰電流の流入または過剰電流
の流出を遮断または制限する。
【００３７】（第４の例）出力バッファ回路２２の出力
ノード７に、何等かの原因で、出力バッファ回路２２の
出力電流能力を超える電流が流入または流出し、出力バ
ッファ回路２２の出力ノード７に現れる電位が差動増幅
回路本来の帰還動作で決定される電位に対して出力バッ
ファ回路２２を構成する出力段のトランジスタ１３、１
４のベース電流とコレクタ電流の特性のみで決定される
場合についても、出力バッファ回路２２の入力ノードと
出力ノード７との間に通常動作時の電位差を越えた電位
が現れるため、上記した第１の例もしくは上記した第２
の例と同様の動作をし、出力バッファ回路２２の出力ノ
ード７への過剰電流の流入または過剰電流の流出を遮断
または制限する。
ノード７に、何等かの原因で、出力バッファ回路２２の
出力電流能力を超える電流が流入または流出し、出力バ
ッファ回路２２の出力ノード７に現れる電位が差動増幅
回路本来の帰還動作で決定される電位に対して出力バッ
ファ回路２２を構成する出力段のトランジスタ１３、１
４のベース電流とコレクタ電流の特性のみで決定される
場合についても、出力バッファ回路２２の入力ノードと
出力ノード７との間に通常動作時の電位差を越えた電位
が現れるため、上記した第１の例もしくは上記した第２
の例と同様の動作をし、出力バッファ回路２２の出力ノ
ード７への過剰電流の流入または過剰電流の流出を遮断
または制限する。
【００３８】次に、上記のように構成された差動増幅回
路における第１及び第２のクランプ回路１５、１６の働
きについて説明する。上記のように構成された差動増幅
回路においては、アンプ部２１を駆動するための第１の
高電源および低電源電位ノード４、５と、出力バッファ
回路２２を構成する出力段のトランジスタ１３、１４を
駆動するための第２の高電源および低電源電位ノード１
１、１２とを別個のノードとしている。その結果、これ
らノードには別個の電源電位を与えることが可能であ
る。例えば、この差動増幅回路が組み込まれる半導体集
積回路装置としては、２つの異なる正の電源電位、例え
ば１２Ｖと５Ｖが用いられるため、次の４通りが行われ
る可能性がある。
路における第１及び第２のクランプ回路１５、１６の働
きについて説明する。上記のように構成された差動増幅
回路においては、アンプ部２１を駆動するための第１の
高電源および低電源電位ノード４、５と、出力バッファ
回路２２を構成する出力段のトランジスタ１３、１４を
駆動するための第２の高電源および低電源電位ノード１
１、１２とを別個のノードとしている。その結果、これ
らノードには別個の電源電位を与えることが可能であ
る。例えば、この差動増幅回路が組み込まれる半導体集
積回路装置としては、２つの異なる正の電源電位、例え
ば１２Ｖと５Ｖが用いられるため、次の４通りが行われ
る可能性がある。
【００３９】第１に、第１及び第２の高電源電位ノード
４、１１ともに１２Ｖを印加し、第１及び第２の低電源
電位ノード５、１２をともに接地電位とする。第２に、
第１の高電源電位ノード４に１２Ｖを印加し、第１の低
電源電位ノードを接地電位にし、第２の高電源電位ノー
ド１１に１２Ｖを印加し、第２の低電源電位ノード１２
に５Ｖを印加する。第３に、第１の高電源電位ノード４
に１２Ｖを印加し、第１の低電源電位ノードを接地電位
にし、第２の高電源電位ノード１１に５Ｖを印加し、第
２の低電源電位ノード１２を接地電位とする。第４に、
第１及び第２の高電源電位ノード４、１１ともに５Ｖを
印加し、第１及び第２の低電源電位ノード５、１２をと
もに接地電位とする。
４、１１ともに１２Ｖを印加し、第１及び第２の低電源
電位ノード５、１２をともに接地電位とする。第２に、
第１の高電源電位ノード４に１２Ｖを印加し、第１の低
電源電位ノードを接地電位にし、第２の高電源電位ノー
ド１１に１２Ｖを印加し、第２の低電源電位ノード１２
に５Ｖを印加する。第３に、第１の高電源電位ノード４
に１２Ｖを印加し、第１の低電源電位ノードを接地電位
にし、第２の高電源電位ノード１１に５Ｖを印加し、第
２の低電源電位ノード１２を接地電位とする。第４に、
第１及び第２の高電源電位ノード４、１１ともに５Ｖを
印加し、第１及び第２の低電源電位ノード５、１２をと
もに接地電位とする。
【００４０】上記した第１及び第４の場合は、アンプ部
２１の出力ダイナミックレンジと出力バッファ回路２２
の出力段における出力ダイナミックレンジはほぼ同じで
あるので、第１及び第２のクランプ回路１５、１６は設
けてなくとも、同じ動作をし、第１及び第２のクランプ
回路１５、１６は実質的に機能しない。一方、上記した
第２及び第４の場合は、アンプ部２１の出力ダイナミッ
クレンジは出力バッファ回路２２の出力段における出力
ダイナミックレンジより広くなる。従って、第１および
第２のクランプ回路１５、１６が機能し、保護回路１０
を正常に動作させる。
２１の出力ダイナミックレンジと出力バッファ回路２２
の出力段における出力ダイナミックレンジはほぼ同じで
あるので、第１及び第２のクランプ回路１５、１６は設
けてなくとも、同じ動作をし、第１及び第２のクランプ
回路１５、１６は実質的に機能しない。一方、上記した
第２及び第４の場合は、アンプ部２１の出力ダイナミッ
クレンジは出力バッファ回路２２の出力段における出力
ダイナミックレンジより広くなる。従って、第１および
第２のクランプ回路１５、１６が機能し、保護回路１０
を正常に動作させる。
【００４１】例えば、第２の場合を例にとって説明す
る。アンプ部２１の出力ノード３に現れる電位をアンプ
部２１のダイナミックレンジの範囲で最小になる様な入
力条件にした場合、出力バッファ回路２２の出力ノード
７に現れる電位も出力バッファ回路２２のダイナミック
レンジの範囲で最小の電位となる。この場合、第２のク
ランプ回路１５がない場合は、アンプ部２１の出力ノー
ド３に現れる電位と出力バッファ回路２２の出力ノード
７に現れる電位との電位差は、約５Ｖ（＝５Ｖー０Ｖ）
となる。そうすると、保護回路１０は、出力バッファ回
路２２の出力ノード７がショート状態にあると判断して
しまう。
る。アンプ部２１の出力ノード３に現れる電位をアンプ
部２１のダイナミックレンジの範囲で最小になる様な入
力条件にした場合、出力バッファ回路２２の出力ノード
７に現れる電位も出力バッファ回路２２のダイナミック
レンジの範囲で最小の電位となる。この場合、第２のク
ランプ回路１５がない場合は、アンプ部２１の出力ノー
ド３に現れる電位と出力バッファ回路２２の出力ノード
７に現れる電位との電位差は、約５Ｖ（＝５Ｖー０Ｖ）
となる。そうすると、保護回路１０は、出力バッファ回
路２２の出力ノード７がショート状態にあると判断して
しまう。
【００４２】しかし、この実施の形態１に示すものにあ
っては、アンプ部２１の出力ノード３と第２の低電源電
位ノード１２との間に第２のクランプ回路１６を接続し
ているため、アンプ部２１の出力ノード３に現れる電位
は、第２の低電源電位ノード１２に印加される第４の電
源電位（この場合５Ｖ）に基づいた電位、この実施の形
態１では第２のクランプ回路１６を構成するトランジス
タのベース／エミッタ間電圧分高い電圧にクランプされ
る。従って、通常動作時にあっては、出力バッファ回路
２２の入力ノードと出力バッファ回路２２の出力ノード
７との電位差は、この実施の形態１においては、第２の
クランプ回路１６を構成するトランジスタのベース／エ
ミッタ間電圧未満に抑えられる。その結果、保護回路１
０は通常動作時には機能しない。
っては、アンプ部２１の出力ノード３と第２の低電源電
位ノード１２との間に第２のクランプ回路１６を接続し
ているため、アンプ部２１の出力ノード３に現れる電位
は、第２の低電源電位ノード１２に印加される第４の電
源電位（この場合５Ｖ）に基づいた電位、この実施の形
態１では第２のクランプ回路１６を構成するトランジス
タのベース／エミッタ間電圧分高い電圧にクランプされ
る。従って、通常動作時にあっては、出力バッファ回路
２２の入力ノードと出力バッファ回路２２の出力ノード
７との電位差は、この実施の形態１においては、第２の
クランプ回路１６を構成するトランジスタのベース／エ
ミッタ間電圧未満に抑えられる。その結果、保護回路１
０は通常動作時には機能しない。
【００４３】また、例えば、第３の場合を例にとって説
明する。アンプ部２１の出力ノード３に現れる電位をア
ンプ部２１のダイナミックレンジの範囲で最大になる様
な入力条件にした場合、出力バッファ回路２２の出力ノ
ード７に現れる電位も出力バッファ回路２２のダイナミ
ックレンジの範囲で最大の電位となる。この場合、第１
のクランプ回路１５がない場合は、アンプ部２１の出力
ノード３に現れる電位と出力バッファ回路２２の出力ノ
ード７に現れる電位との電位差は、約７Ｖ（＝１２Ｖー
５Ｖ）となる。そうすると、保護回路１０は、出力バッ
ファ回路２２の出力ノード７がショート状態にあると判
断してしまう。
明する。アンプ部２１の出力ノード３に現れる電位をア
ンプ部２１のダイナミックレンジの範囲で最大になる様
な入力条件にした場合、出力バッファ回路２２の出力ノ
ード７に現れる電位も出力バッファ回路２２のダイナミ
ックレンジの範囲で最大の電位となる。この場合、第１
のクランプ回路１５がない場合は、アンプ部２１の出力
ノード３に現れる電位と出力バッファ回路２２の出力ノ
ード７に現れる電位との電位差は、約７Ｖ（＝１２Ｖー
５Ｖ）となる。そうすると、保護回路１０は、出力バッ
ファ回路２２の出力ノード７がショート状態にあると判
断してしまう。
【００４４】しかし、この実施の形態１に示すものにあ
っては、アンプ部２１と第２の高電源電位ノード１１と
の間に第１のクランプ回路１５を接続しているため、ア
ンプ部２１の出力ノード３に現れる電位は、第２の高電
源電位ノード１１に印加される第３の電源電位（この場
合５Ｖ）に基づいた電位、この実施の形態１では第１の
クランプ回路１５を構成するトランジスタのベース／エ
ミッタ間電圧分高い電圧にクランプされる。従って、通
常動作時にあっては、出力バッファ回路２２の入力ノー
ドと出力バッファ回路２２の出力ノード７との電位差
は、この実施の形態１においては、第１のクランプ回路
１５を構成するトランジスタのベース／エミッタ間電圧
未満に抑えられる。その結果、保護回路１０は通常動作
時には機能しない。
っては、アンプ部２１と第２の高電源電位ノード１１と
の間に第１のクランプ回路１５を接続しているため、ア
ンプ部２１の出力ノード３に現れる電位は、第２の高電
源電位ノード１１に印加される第３の電源電位（この場
合５Ｖ）に基づいた電位、この実施の形態１では第１の
クランプ回路１５を構成するトランジスタのベース／エ
ミッタ間電圧分高い電圧にクランプされる。従って、通
常動作時にあっては、出力バッファ回路２２の入力ノー
ドと出力バッファ回路２２の出力ノード７との電位差
は、この実施の形態１においては、第１のクランプ回路
１５を構成するトランジスタのベース／エミッタ間電圧
未満に抑えられる。その結果、保護回路１０は通常動作
時には機能しない。
【００４５】従って、上記のように構成された差動増幅
回路にあっては、次のような効果を奏する。第１に、出
力バッファ回路２２の出力ノード７がショートした場
合、出力バッファ回路２２の出力ノード７への過剰電流
の流入もしくは過剰電流の流出を抑制できる。第２に、
この過剰電流の流入もしくは過剰電流の流出を抑制は、
出力バッファ回路２２の出力段における出力ダイナミッ
クレンジを狭くすることなく行える。
回路にあっては、次のような効果を奏する。第１に、出
力バッファ回路２２の出力ノード７がショートした場
合、出力バッファ回路２２の出力ノード７への過剰電流
の流入もしくは過剰電流の流出を抑制できる。第２に、
この過剰電流の流入もしくは過剰電流の流出を抑制は、
出力バッファ回路２２の出力段における出力ダイナミッ
クレンジを狭くすることなく行える。
【００４６】第３に、アンプ部２１を駆動するための第
１の高電源および低電源電位ノード４、５と、出力バッ
ファ回路２２を構成する出力段のトランジスタ１３、１
４を駆動するための第２の高電源および低電源電位ノー
ド１１、１２に別個の電源電位を与えることができる。
第４に、第１の高電源電位ノード４と第２の高電源電位
ノード１１に別個の電源電位を与えた場合、もしくは第
１の低電源電位ノード５と第２の低電源電位ノード１２
に別個の電源電位を与えた場合であっても、保護回路１
０を正常に機能させることができる。
１の高電源および低電源電位ノード４、５と、出力バッ
ファ回路２２を構成する出力段のトランジスタ１３、１
４を駆動するための第２の高電源および低電源電位ノー
ド１１、１２に別個の電源電位を与えることができる。
第４に、第１の高電源電位ノード４と第２の高電源電位
ノード１１に別個の電源電位を与えた場合、もしくは第
１の低電源電位ノード５と第２の低電源電位ノード１２
に別個の電源電位を与えた場合であっても、保護回路１
０を正常に機能させることができる。
【図１】 この発明の実施形態１を示す回路図。
【図２】 この発明の実施形態１におけるアンプ部２１
を示す回路図。
を示す回路図。
【図３】 この発明の実施形態１を示す回路図。
【図４】 この発明の実施形態１における保護回路１０
を示す回路図。
を示す回路図。
【図５】 一つの提案例である差動増幅回路を示す図
１ 非反転入力ノード、２ 反転入力ノード、３ 出力
ノード、４ 第１の高電源電位ノード、５ 第１の低電
源電位ノード、６ 出力フィードバック回路、７ 出力
ノード、８ 出力プッシュ用信号発生回路、９ 出力プ
ル用信号発生回路、１０ 保護回路、１１ 第２の電源
電位ノード、１２ 第２の低電源電位ノード、１３ ソ
ース側出力トランジスタ、１４ シンク側出力トランジ
スタ、１５ 第１のクランプ回路、１６ 第２のクラン
プ回路、１７ａ〜１７ｄ 帰還抵抗、 １８ 第１の入
力ノード、１９ 第２の入力ノード、２１ アンプ部、
２２ 出力バッファ回路。
ノード、４ 第１の高電源電位ノード、５ 第１の低電
源電位ノード、６ 出力フィードバック回路、７ 出力
ノード、８ 出力プッシュ用信号発生回路、９ 出力プ
ル用信号発生回路、１０ 保護回路、１１ 第２の電源
電位ノード、１２ 第２の低電源電位ノード、１３ ソ
ース側出力トランジスタ、１４ シンク側出力トランジ
スタ、１５ 第１のクランプ回路、１６ 第２のクラン
プ回路、１７ａ〜１７ｄ 帰還抵抗、 １８ 第１の入
力ノード、１９ 第２の入力ノード、２１ アンプ部、
２２ 出力バッファ回路。
Claims (9)
- 【請求項１】 非反転入力ノードと反転入力ノードに現
れる差電圧を増幅して出力するアンプ部、 入力ノードに該アンプ部の出力を受け、この受けたアン
プ部からの出力に基づいた信号を出力ノードに出力する
出力バッファ回路、 出力バッファ回路の入力ノードと出力ノードとの間の電
位を検出し、この検出した電位差が所定値以上である
と、上記出力バッファ回路に流れる電流を遮断又は制限
するための保護回路を備えた差動増幅回路。 - 【請求項２】 上記出力バッファ回路は、高電源電位ノ
ードと上記出力ノードとの間に接続される第１の出力ト
ランジスタと、上記出力ノードと低電源電位ノードとの
間に接続される第２の出力トランジスタと、上記入力ノ
ードに現れる上記アンプ部からの出力に基づいた制御電
流を上記第１の出力トランジスタの制御電極に与える出
力プッシュ用信号発生回路と、上記入力ノードに現れる
上記アンプ部からの出力に基づいた制御電流を上記第２
の出力トランジスタの制御電極に与える出力プル用信号
発生回路とを備え、 上記保護回路は検出した電位差が所定値以上であると、
上記出力バッファ回路の出力プッシュ用信号発生回路か
ら第１の出力トランジスタの制御電極に流れる制御電流
を遮断させる地絡時保護回路を備えていることを特徴と
する請求項１記載の差動増幅回路。 - 【請求項３】 上記出力バッファ回路は、高電源電位ノ
ードと上記出力ノードとの間に接続される第１の出力ト
ランジスタと、上記出力ノードと低電源電位ノードとの
間に接続される第２の出力トランジスタと、上記入力ノ
ードに現れる上記アンプ部からの出力に基づいた制御電
流を上記第１の出力トランジスタの制御電極に与える出
力プッシュ用信号発生回路と、上記入力ノードに現れる
上記アンプ部からの出力に基づいた制御電流を上記第２
の出力トランジスタの制御電極に与える出力プル用信号
発生回路とを備え、 上記保護回路は検出した電位差が所定値以上であると、
上記出力バッファ回路の出力プル用信号発生回路から第
２の出力トランジスタの制御電極に流れる制御電流を遮
断させる天絡時保護回路を備えていることを特徴とする
請求項１記載の差動増幅回路。 - 【請求項４】 上記出力バッファ回路は、高電源電位ノ
ードと上記出力ノードとの間に接続される第１の出力ト
ランジスタと、上記出力ノードと低電源電位ノードとの
間に接続される第２の出力トランジスタと、上記入力ノ
ードに現れる上記アンプ部からの出力に基づいた制御電
流を上記第１の出力トランジスタの制御電極に与える出
力プッシュ用信号発生回路と、上記入力ノードに現れる
上記アンプ部からの出力に基づいた制御電流を上記第２
の出力トランジスタの制御電極に与える出力プル用信号
発生回路とを備え、 上記保護回路は検出した電位差が所定値以上であると、
上記出力バッファ回路の出力プッシュ用信号発生回路か
ら第１の出力トランジスタの制御電極に流れる制御電流
を遮断させる地絡時保護回路と、検出した電位差が所定
値以上であると、上記出力バッファ回路の出力プル用信
号発生回路から第２の出力トランジスタの制御電極に流
れる制御電流を遮断させる天絡時保護回路とを備えてい
ることを特徴とする請求項１記載の差動増幅回路。 - 【請求項５】 上記アンプ部は第１の高電源電位ノード
と第１の低電源電位ノードに接続され、第１の高電源電
位ノードと第１の低電源電位ノードとの間に印可される
電源電位によって駆動され、 上記出力バッファ回路は上記第１の高電源電位ノードと
は異なる第２の高電源電位ノードと上記出力ノードとの
間に接続される第１の出力トランジスタと、上記出力ノ
ードと上記第１の高電源電位ノードとは異なる第２の低
電源電位ノードとの間に接続される第２の出力トランジ
スタと、上記入力ノードに現れる上記アンプ部からの出
力に基づいた制御電流を上記第１の出力トランジスタの
制御電極に与える出力プッシュ用信号発生回路と、上記
入力ノードに現れる上記アンプ部からの出力に基づいた
制御電流を上記第２の出力トランジスタの制御電極に与
える出力プル用信号発生回路とを備えていることを特徴
とする請求項１記載の差動増幅回路。 - 【請求項６】 第１の高電源電位ノードに印加される第
１の電源電位と、第２の高電源電位ノードに印加される
第３の電源電位とは異なる電位であることを特徴とする
請求項５記載の差動増幅回路。 - 【請求項７】 第１の低電源電位ノードに印加される第
２の電源電位と、第２の低電源電位ノードに印加される
第４の電源電位とは異なる電位であることを特徴とする
請求項５記載の差動増幅回路。 - 【請求項８】 上記出力バッファ回路の入力ノードと上
記第２の高電源電位ノードとの間に第１のクランプ回路
が接続されたことを特徴とする請求項５ないし請求項７
のいずれかに記載の差動増幅回路。 - 【請求項９】 上記出力バッファ回路の入力ノードと上
記第２の低電源電位ノードとの間に第２のクランプ回路
が接続されたことを特徴とする請求項５ないし請求項８
のいずれかに記載の差動増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9200058A JPH1146120A (ja) | 1997-07-25 | 1997-07-25 | 差動増幅回路 |
| US09/017,674 US5905617A (en) | 1997-07-25 | 1998-02-03 | Differential amplifier having a protection circuit |
| TW087101877A TW407367B (en) | 1997-07-25 | 1998-02-11 | Differential amplifier circuit |
| KR1019980012596A KR100310797B1 (ko) | 1997-07-25 | 1998-04-09 | 차동 증폭 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9200058A JPH1146120A (ja) | 1997-07-25 | 1997-07-25 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1146120A true JPH1146120A (ja) | 1999-02-16 |
Family
ID=16418146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9200058A Pending JPH1146120A (ja) | 1997-07-25 | 1997-07-25 | 差動増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5905617A (ja) |
| JP (1) | JPH1146120A (ja) |
| KR (1) | KR100310797B1 (ja) |
| TW (1) | TW407367B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6922105B2 (en) | 2002-08-05 | 2005-07-26 | Denso Corporation | Operational amplifier |
| US7123045B2 (en) | 2003-09-10 | 2006-10-17 | Rohm Co., Ltd. | Semiconductor integrated circuit device |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001077709A (ja) * | 1999-09-07 | 2001-03-23 | Alps Electric Co Ltd | 送信機の出力電力検出回路 |
| US6400541B1 (en) * | 1999-10-27 | 2002-06-04 | Analog Devices, Inc. | Circuit for protection of differential inputs against electrostatic discharge |
| US6232805B1 (en) * | 2000-04-10 | 2001-05-15 | National Semiconductor Corporation | Buffer circuit with voltage clamping and method |
| US6587065B1 (en) | 2002-04-29 | 2003-07-01 | Analog Devices, Inc. | Stable current-control reference systems |
| US6856200B1 (en) | 2002-09-19 | 2005-02-15 | Marvell International Ltd. | Protection circuit and method for RF power amplifiers in WLAN tranceivers |
| JP5128128B2 (ja) * | 2004-07-23 | 2013-01-23 | ローム株式会社 | 増幅回路、半導体装置および電子機器 |
| KR100690772B1 (ko) * | 2005-03-23 | 2007-03-09 | 엘지전자 주식회사 | 휴대단말기의 전력증폭기 전원부 보호장치 및 방법 |
| EP1887333B1 (en) * | 2006-08-04 | 2011-05-04 | STMicroelectronics Design and Application S.R.O. | Microelectronic device equipped with a thermal protection circuit and thermal protection method for a microelectronic device |
| DE602007007433D1 (de) * | 2007-04-06 | 2010-08-12 | St Microelectronics Des & Appl | Verstärker mit Ausgangsschutz, insbesondere Operationsverstärker für Audioanwendung |
| WO2014094115A1 (en) * | 2012-12-21 | 2014-06-26 | Gan Systems Inc. | Devices and systems comprising drivers for power conversion circuits |
| KR20150018723A (ko) * | 2013-08-09 | 2015-02-24 | 에스케이하이닉스 주식회사 | 버퍼 회로 |
| JP6498503B2 (ja) * | 2015-04-20 | 2019-04-10 | エイブリック株式会社 | 電流検出回路 |
| JP2021013142A (ja) * | 2019-07-09 | 2021-02-04 | 株式会社村田製作所 | 電力増幅回路 |
| US10855277B1 (en) * | 2020-01-27 | 2020-12-01 | Qualcomm Incorporated | Mitigating reliability issues in a low-voltage reference buffer driven by a high-voltage circuit |
| CN114113745A (zh) * | 2021-11-12 | 2022-03-01 | 天津航空机电有限公司 | 一种高精度且满足大、小电流采集的电路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4042889A (en) * | 1976-05-14 | 1977-08-16 | Combustion Engineering, Inc. | Overvoltage protection circuit for general purpose amplifier |
| JPS53162647U (ja) * | 1977-05-25 | 1978-12-20 | ||
| JPS5571304A (en) * | 1978-11-24 | 1980-05-29 | Hitachi Ltd | Protection circuit for power output circuit |
| NL8100242A (nl) * | 1981-01-20 | 1982-08-16 | Philips Nv | Overspanningsbeveiliging van een lijncircuit. |
| US4644288A (en) * | 1985-01-09 | 1987-02-17 | Crown International, Inc. | Method of fault sensing for power amplifiers having coupled power stages with normally alternate current flow |
| IT1214614B (it) * | 1985-06-12 | 1990-01-18 | Ates Componenti Elettron | Dispositivo di protezione contro i cortocircuiti dello stadio finale di un amplificatore di potenza. |
| JPH0744397B2 (ja) * | 1986-03-27 | 1995-05-15 | 松下電器産業株式会社 | プツシユプル増幅器 |
| JPS62284507A (ja) * | 1986-06-02 | 1987-12-10 | Matsushita Electric Ind Co Ltd | 保護回路付きプツシユプル増幅器 |
| JP2838836B2 (ja) * | 1990-04-26 | 1998-12-16 | 富士通株式会社 | 半導体集積回路及び半導体集積回路装置 |
| US5383083A (en) * | 1992-05-19 | 1995-01-17 | Pioneer Electronic Corporation | Protective apparatus for power transistor |
-
1997
- 1997-07-25 JP JP9200058A patent/JPH1146120A/ja active Pending
-
1998
- 1998-02-03 US US09/017,674 patent/US5905617A/en not_active Expired - Fee Related
- 1998-02-11 TW TW087101877A patent/TW407367B/zh not_active IP Right Cessation
- 1998-04-09 KR KR1019980012596A patent/KR100310797B1/ko not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6922105B2 (en) | 2002-08-05 | 2005-07-26 | Denso Corporation | Operational amplifier |
| US7123045B2 (en) | 2003-09-10 | 2006-10-17 | Rohm Co., Ltd. | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5905617A (en) | 1999-05-18 |
| KR100310797B1 (ko) | 2001-11-15 |
| KR19990013351A (ko) | 1999-02-25 |
| TW407367B (en) | 2000-10-01 |
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