JPH1146439A - サージ保護回路 - Google Patents
サージ保護回路Info
- Publication number
- JPH1146439A JPH1146439A JP9200202A JP20020297A JPH1146439A JP H1146439 A JPH1146439 A JP H1146439A JP 9200202 A JP9200202 A JP 9200202A JP 20020297 A JP20020297 A JP 20020297A JP H1146439 A JPH1146439 A JP H1146439A
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- JP
- Japan
- Prior art keywords
- circuit
- transistor
- protection
- surge
- diode
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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- Emergency Protection Circuit Devices (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】
【課題】 回路の誤動作や素子の破壊を確実に防止でき
るサージ保護回路を得る。 【解決手段】 半導体集積回路１の入力回路と接地部と
の間にコレクタとエミッタとを接続された保護用トラン
ジスタ５と、前記入力回路と前記保護用トランジスタの
ベースとの間にエミッタとコレクタとを接続された制御
用トランジスタ４と、前記制御用トランジスタ４のベー
スと接地部との間に接続されたダイオード回路６とを備
え、前記入力回路へのサージ電圧の印加に応じて前記制
御用トランジスタ４の制御動作により前記保護用トラン
ジスタ５を導通するようにした。
るサージ保護回路を得る。 【解決手段】 半導体集積回路１の入力回路と接地部と
の間にコレクタとエミッタとを接続された保護用トラン
ジスタ５と、前記入力回路と前記保護用トランジスタの
ベースとの間にエミッタとコレクタとを接続された制御
用トランジスタ４と、前記制御用トランジスタ４のベー
スと接地部との間に接続されたダイオード回路６とを備
え、前記入力回路へのサージ電圧の印加に応じて前記制
御用トランジスタ４の制御動作により前記保護用トラン
ジスタ５を導通するようにした。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路に
適用するサージ保護回路に関するものである。
適用するサージ保護回路に関するものである。
【０００２】
【従来の技術】通常、半導体集積回路では、外部からの
静電気等によるサージによる内部回路の破壊の防止のた
め、保護抵抗と正，負サージをそれぞれ電源，接地部Ｇ
ＮＤに逃がすための保護ダイオードで構成されるサージ
保護回路がついている。
静電気等によるサージによる内部回路の破壊の防止のた
め、保護抵抗と正，負サージをそれぞれ電源，接地部Ｇ
ＮＤに逃がすための保護ダイオードで構成されるサージ
保護回路がついている。
【０００３】しかし、システム上に、例えば、マイコン
とＡＳＩＣなどの複数の半導体集積回路が搭載され、そ
れぞれが電気的に接続されている場合、一方の電源が何
らかの原因で停止した場合、回路の誤動作や素子を破壊
してしまうことがある。
とＡＳＩＣなどの複数の半導体集積回路が搭載され、そ
れぞれが電気的に接続されている場合、一方の電源が何
らかの原因で停止した場合、回路の誤動作や素子を破壊
してしまうことがある。
【０００４】この状況を、従来のサージ保護回路を示す
図２について説明する。図２において、１は半導体集積
回路、２はサージ保護抵抗、３は負のサージに対する保
護用のダイオード、７はサージ保護ダイオード、８はマ
イコン等からなる半導体集積回路、９はその出力回路で
ある。
図２について説明する。図２において、１は半導体集積
回路、２はサージ保護抵抗、３は負のサージに対する保
護用のダイオード、７はサージ保護ダイオード、８はマ
イコン等からなる半導体集積回路、９はその出力回路で
ある。
【０００５】図２に示すように、半導体集積回路８の出
力回路９からの出力電流がサージ保護抵抗２とサージ保
護ダイオード７を通って電源側に流れてしまい、回路の
誤動作や素子を破壊してしまうのである。そのため、通
常は、サージ保護ダイオード７をはずすことによって上
記のことが起らないようにしている。それによって、サ
ージ耐量が弱くなってしまう。
力回路９からの出力電流がサージ保護抵抗２とサージ保
護ダイオード７を通って電源側に流れてしまい、回路の
誤動作や素子を破壊してしまうのである。そのため、通
常は、サージ保護ダイオード７をはずすことによって上
記のことが起らないようにしている。それによって、サ
ージ耐量が弱くなってしまう。
【０００６】
【発明が解決しようとする課題】この発明は、回路の誤
動作や素子の破壊を確実に防止できるサージ保護回路を
得ようとするものである。
動作や素子の破壊を確実に防止できるサージ保護回路を
得ようとするものである。
【０００７】
【課題を解決するための手段】第１の発明のサージ保護
回路においては、半導体集積回路の入力回路と接地部と
の間にコレクタとエミッタとを接続された保護用トラン
ジスタと、前記入力回路と前記保護用トランジスタのベ
ースとの間にエミッタとコレクタとを接続された制御用
トランジスタと、前記制御用トランジスタのベースと接
地部との間に接続されたダイオード回路とを備え、前記
入力回路へのサージ電圧の印加に応じて前記制御用トラ
ンジスタの制御動作により前記保護用トランジスタを導
通するようにしたものである。
回路においては、半導体集積回路の入力回路と接地部と
の間にコレクタとエミッタとを接続された保護用トラン
ジスタと、前記入力回路と前記保護用トランジスタのベ
ースとの間にエミッタとコレクタとを接続された制御用
トランジスタと、前記制御用トランジスタのベースと接
地部との間に接続されたダイオード回路とを備え、前記
入力回路へのサージ電圧の印加に応じて前記制御用トラ
ンジスタの制御動作により前記保護用トランジスタを導
通するようにしたものである。
【０００８】第２の発明のサージ保護回路においては、
半導体集積回路の入力回路にコレクタを接続されエミッ
タを接地されたＮＰＮトランジスタと、前記ＮＰＮトラ
ンジスタのベースにコレクタを接続されエミッタを前記
入力回路に接続されたＰＮＰトランジスタと、前記ＰＮ
Ｐトランジスタのベースと接地部との間に接続されたダ
イオード回路とを備え、前記入力回路へのサージ電圧の
印加に応じて前記ＰＮＰトランジスタの制御動作により
前記ＮＰＮトランジスタを導通するようにしたものであ
る。
半導体集積回路の入力回路にコレクタを接続されエミッ
タを接地されたＮＰＮトランジスタと、前記ＮＰＮトラ
ンジスタのベースにコレクタを接続されエミッタを前記
入力回路に接続されたＰＮＰトランジスタと、前記ＰＮ
Ｐトランジスタのベースと接地部との間に接続されたダ
イオード回路とを備え、前記入力回路へのサージ電圧の
印加に応じて前記ＰＮＰトランジスタの制御動作により
前記ＮＰＮトランジスタを導通するようにしたものであ
る。
【０００９】第３の発明のサージ保護回路においては、
半導体集積回路の入力回路にコレクタを接続されエミッ
タを接地されたＮＰＮトランジスタと、前記ＮＰＮトラ
ンジスタのベースにコレクタを接続されエミッタを前記
入力回路に接続されたＰＮＰトランジスタと、前記ＰＮ
Ｐトランジスタのベースと接地部との間に接続されたダ
イオード回路とを備え、前記入力回路へのサージ電圧の
印加に応じて前記ＰＮＰトランジスタの制御動作により
前記ＮＰＮトランジスタを導通するように構成するとと
もに、前記ダイオード回路を複数のダイオード素子によ
って構成したものである。
半導体集積回路の入力回路にコレクタを接続されエミッ
タを接地されたＮＰＮトランジスタと、前記ＮＰＮトラ
ンジスタのベースにコレクタを接続されエミッタを前記
入力回路に接続されたＰＮＰトランジスタと、前記ＰＮ
Ｐトランジスタのベースと接地部との間に接続されたダ
イオード回路とを備え、前記入力回路へのサージ電圧の
印加に応じて前記ＰＮＰトランジスタの制御動作により
前記ＮＰＮトランジスタを導通するように構成するとと
もに、前記ダイオード回路を複数のダイオード素子によ
って構成したものである。
【００１０】
実施の形態１．図１は、この発明の実施の一形態を示す
回路図である。図１において、１はＡＳＩＣからなる半
導体集積回路、２はサージ保護抵抗、３は負のサージに
対する保護用のダイオード、４はＰＮＰトランジスタか
らなる制御用トランジスタ、５はＮＰＮトランジスタか
らなる保護用トランジスタ、６は複数のダイオード素子
を直列に接続したダイオード回路である。
回路図である。図１において、１はＡＳＩＣからなる半
導体集積回路、２はサージ保護抵抗、３は負のサージに
対する保護用のダイオード、４はＰＮＰトランジスタか
らなる制御用トランジスタ、５はＮＰＮトランジスタか
らなる保護用トランジスタ、６は複数のダイオード素子
を直列に接続したダイオード回路である。
【００１１】この回路において、直列に接続されたダイ
オード素子群からなるダイオード回路６の端子間電圧を
Ｖｎとすると、半導体集積回路１の入力回路にサージ電
圧が印加されることにより、ＰＮＰトランジスタ４のベ
ースとエミッタ間の電圧としてＶBE＋Ｖｎ以上の電圧が
加えられた場合、ＰＮＰトランジスタ４が導通してＯＮ
状態となる。
オード素子群からなるダイオード回路６の端子間電圧を
Ｖｎとすると、半導体集積回路１の入力回路にサージ電
圧が印加されることにより、ＰＮＰトランジスタ４のベ
ースとエミッタ間の電圧としてＶBE＋Ｖｎ以上の電圧が
加えられた場合、ＰＮＰトランジスタ４が導通してＯＮ
状態となる。
【００１２】それによって、ＰＮＰトランジスタ４のエ
ミッタ−コレクタ間に電流が流れ、その電流がＰＮＰト
ランジスタ５のベースに流れ込む。ＮＰＮトランジスタ
５のベースに電流が流れ込むことによって、ＮＰＮトラ
ンジスタ５が導通し、このＰＮＰトランジスタ５は、入
力からサージ保護抵抗２を通って内部回路に流れ込もう
としているサージ電流を、そのコレクタから引き込み、
接地部ＧＮＤへ逃がそうとする。
ミッタ−コレクタ間に電流が流れ、その電流がＰＮＰト
ランジスタ５のベースに流れ込む。ＮＰＮトランジスタ
５のベースに電流が流れ込むことによって、ＮＰＮトラ
ンジスタ５が導通し、このＰＮＰトランジスタ５は、入
力からサージ保護抵抗２を通って内部回路に流れ込もう
としているサージ電流を、そのコレクタから引き込み、
接地部ＧＮＤへ逃がそうとする。
【００１３】この一連の動作によって、サージ耐量の向
上を図ることができる。また、ダイオード回路６の直列
に接続されたダイオード素子群のダイオード数を増減さ
せることによって、この回路の動作電圧を調節すること
ができる。そして、ＡＳＩＣからなる半導体集積回路１
の入力回路にマイコン等からなる半導体集積回路の出力
回路が接続されている場合に、半導体集積回路１の電源
が停止しても、保護用トランジスタとしてのＮＰＮトラ
ンジスタ５はこの状態では導通状態とはならないので、
マイコン等からなる半導体集積回路の出力電流がサージ
保護回路を通じて電源側に流れるという事態を生ずるこ
とがなく、回路の誤動作や素子の破壊は起らないのであ
る。
上を図ることができる。また、ダイオード回路６の直列
に接続されたダイオード素子群のダイオード数を増減さ
せることによって、この回路の動作電圧を調節すること
ができる。そして、ＡＳＩＣからなる半導体集積回路１
の入力回路にマイコン等からなる半導体集積回路の出力
回路が接続されている場合に、半導体集積回路１の電源
が停止しても、保護用トランジスタとしてのＮＰＮトラ
ンジスタ５はこの状態では導通状態とはならないので、
マイコン等からなる半導体集積回路の出力電流がサージ
保護回路を通じて電源側に流れるという事態を生ずるこ
とがなく、回路の誤動作や素子の破壊は起らないのであ
る。
【００１４】このように、この実施の形態によれば、Ｎ
ＰＮトランジスタ５からなる保護用トランジスタとこの
ＮＰＮトランジスタ５からなる保護用トランジスタに対
し制御動作を行いその導通を制御するＰＮＰトランジス
タ４からなる制御用トランジスタとによってサージ保護
動作を行うことにより、回路の誤動作や素子の破壊を確
実に防止できるサージ保護回路を得ることができる。ま
た、ダイオード回路６のダイオード素子数を増減させる
ことによって、回路の動作電圧を適切に調節することが
できるサージ保護回路を得ることができるものである。
ＰＮトランジスタ５からなる保護用トランジスタとこの
ＮＰＮトランジスタ５からなる保護用トランジスタに対
し制御動作を行いその導通を制御するＰＮＰトランジス
タ４からなる制御用トランジスタとによってサージ保護
動作を行うことにより、回路の誤動作や素子の破壊を確
実に防止できるサージ保護回路を得ることができる。ま
た、ダイオード回路６のダイオード素子数を増減させる
ことによって、回路の動作電圧を適切に調節することが
できるサージ保護回路を得ることができるものである。
【００１５】
【発明の効果】第１の発明によれば、保護用トランジス
タとこの保護用トランジスタの導通を制御する制御用ト
ランジスタによってサージ保護動作を行うことにより、
回路の誤動作や素子の破壊を確実に防止できるサージ保
護回路を得ることができる。
タとこの保護用トランジスタの導通を制御する制御用ト
ランジスタによってサージ保護動作を行うことにより、
回路の誤動作や素子の破壊を確実に防止できるサージ保
護回路を得ることができる。
【００１６】第２の発明によれば、ＮＰＮトランジスタ
からなる保護用トランジスタとこのＮＰＮトランジスタ
からなる保護用トランジスタの導通を制御するＰＮＰト
ランジスタからなる制御用トランジスタによってサージ
保護動作を行うことにより、回路の誤動作や素子の破壊
を確実に防止できるサージ保護回路を得ることができ
る。
からなる保護用トランジスタとこのＮＰＮトランジスタ
からなる保護用トランジスタの導通を制御するＰＮＰト
ランジスタからなる制御用トランジスタによってサージ
保護動作を行うことにより、回路の誤動作や素子の破壊
を確実に防止できるサージ保護回路を得ることができ
る。
【００１７】第３の発明によれば、回路の誤動作や素子
の破壊を確実に防止できるとともに、ダイオード回路の
ダイオード素子数を増減させることによって、回路の動
作電圧を適切に調節することができるサージ保護回路を
得ることができる。
の破壊を確実に防止できるとともに、ダイオード回路の
ダイオード素子数を増減させることによって、回路の動
作電圧を適切に調節することができるサージ保護回路を
得ることができる。
【図１】 この発明の実施の一形態を示す回路図であ
る。
る。
【図２】 従来のサージ保護回路を示す回路図である。
１ 半導体集積回路全体、２ サージ保護回路の抵抗、
３ 負のサージに対する保護用のダイオード、４ ＰＮ
Ｐトランジスタ、５ ＮＰＮトランジスタ、６直列に接
続したダイオード群、７ 正のサージに対する保護用の
ダイオード、８例えばマイコンなどの半導体集積回路、
９ 半導体集積回路の出力回路。
３ 負のサージに対する保護用のダイオード、４ ＰＮ
Ｐトランジスタ、５ ＮＰＮトランジスタ、６直列に接
続したダイオード群、７ 正のサージに対する保護用の
ダイオード、８例えばマイコンなどの半導体集積回路、
９ 半導体集積回路の出力回路。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/018 Ｈ０１Ｌ 27/06 ３１１Ａ Ｈ０３Ｋ 19/092
Claims (3)
- 【請求項１】 半導体集積回路の入力回路と接地部との
間にコレクタとエミッタとを接続された保護用トランジ
スタと、前記入力回路と前記保護用トランジスタのベー
スとの間にエミッタとコレクタとを接続された制御用ト
ランジスタと、前記制御用トランジスタのベースと接地
部との間に接続されたダイオード回路とを備え、前記入
力回路へのサージ電圧の印加に応じて前記制御用トラン
ジスタの制御動作により前記保護用トランジスタを導通
するようにしたことを特徴とするサージ保護回路。 - 【請求項２】 半導体集積回路の入力回路にコレクタを
接続されエミッタを接地されたＮＰＮトランジスタと、
前記ＮＰＮトランジスタのベースにコレクタを接続され
エミッタを前記入力回路に接続されたＰＮＰトランジス
タと、前記ＰＮＰトランジスタのベースと接地部との間
に接続されたダイオード回路とを備え、前記入力回路へ
のサージ電圧の印加に応じて前記ＰＮＰトランジスタの
制御動作により前記ＮＰＮトランジスタを導通するよう
にしたことを特徴とするサージ保護回路。 - 【請求項３】 半導体集積回路の入力回路にコレクタを
接続されエミッタを接地されたＮＰＮトランジスタと、
前記ＮＰＮトランジスタのベースにコレクタを接続され
エミッタを前記入力回路に接続されたＰＮＰトランジス
タと、前記ＰＮＰトランジスタのベースと接地部との間
に接続されたダイオード回路とを備え、前記入力回路へ
のサージ電圧の印加に応じて前記ＰＮＰトランジスタの
制御動作により前記ＮＰＮトランジスタを導通するよう
に構成するとともに、前記ダイオード回路を複数のダイ
オード素子によって構成したことを特徴とするサージ保
護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9200202A JPH1146439A (ja) | 1997-07-25 | 1997-07-25 | サージ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9200202A JPH1146439A (ja) | 1997-07-25 | 1997-07-25 | サージ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1146439A true JPH1146439A (ja) | 1999-02-16 |
Family
ID=16420507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9200202A Pending JPH1146439A (ja) | 1997-07-25 | 1997-07-25 | サージ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1146439A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010537620A (ja) * | 2007-08-30 | 2010-12-02 | ゼナジー パワー ピーティーワイ リミテッド | 故障電流制限器のための電力抑制装置 |
-
1997
- 1997-07-25 JP JP9200202A patent/JPH1146439A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010537620A (ja) * | 2007-08-30 | 2010-12-02 | ゼナジー パワー ピーティーワイ リミテッド | 故障電流制限器のための電力抑制装置 |
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