JPH09116100A - 保護回路 - Google Patents
保護回路Info
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- JPH09116100A JPH09116100A JP7271299A JP27129995A JPH09116100A JP H09116100 A JPH09116100 A JP H09116100A JP 7271299 A JP7271299 A JP 7271299A JP 27129995 A JP27129995 A JP 27129995A JP H09116100 A JPH09116100 A JP H09116100A
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Abstract
(57)【要約】
【課題】 本発明は信号路に生じる異常電圧から接続さ
れる回路を保護する保護回路に関し、異常電圧に対する
内部回路の確実な保護を図ることを目的とする。 【解決手段】 電源ＶCC２４と内部回路２３の信号路と
なる端子２２との間にダイオードＤ1 を逆方向に接続す
ると共に、端子２２とＧＮＤ２５との間にダイオードＤ
2 を逆方向に接続する。そして、電源ＶCC２４とＧＮＤ
２５との間に、ベースが開放されたトランジスタＴr1を
接続する構成とする。
れる回路を保護する保護回路に関し、異常電圧に対する
内部回路の確実な保護を図ることを目的とする。 【解決手段】 電源ＶCC２４と内部回路２３の信号路と
なる端子２２との間にダイオードＤ1 を逆方向に接続す
ると共に、端子２２とＧＮＤ２５との間にダイオードＤ
2 を逆方向に接続する。そして、電源ＶCC２４とＧＮＤ
２５との間に、ベースが開放されたトランジスタＴr1を
接続する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、信号路に生じる異
常電圧から接続される回路を保護する保護回路に関す
る。
常電圧から接続される回路を保護する保護回路に関す
る。
【０００２】
【従来の技術】近年、例えばＩＣ（集積回路）では、静
電気等のサージ（異常電圧）による内部回路の破壊を防
止するために種々の保護対策が施されているが、より確
実に保護効果を得ることが望まれている。
電気等のサージ（異常電圧）による内部回路の破壊を防
止するために種々の保護対策が施されているが、より確
実に保護効果を得ることが望まれている。
【０００３】ここで、図５に、従来の保護回路の一例の
回路図を示す。図５に示す保護回路１１は、電源ＶCC１
２と接地（ＧＮＤ）１３間に２つのダイオードＤ1 ，Ｄ
2 の順方向直列回路が電源ＶCC１２側をカソード側とし
て接続される。また、ダイオードＤ1 ，Ｄ2 の接続点に
入出力端子１４が接続され、内部回路１５に対する信号
路が形成される。この内部回路１５は、電源ＶCC系及び
接地系は同一のものである。
回路図を示す。図５に示す保護回路１１は、電源ＶCC１
２と接地（ＧＮＤ）１３間に２つのダイオードＤ1 ，Ｄ
2 の順方向直列回路が電源ＶCC１２側をカソード側とし
て接続される。また、ダイオードＤ1 ，Ｄ2 の接続点に
入出力端子１４が接続され、内部回路１５に対する信号
路が形成される。この内部回路１５は、電源ＶCC系及び
接地系は同一のものである。
【０００４】このような保護回路１１は、端子１４に静
電気等により異常電圧（サージ電圧）が例えば電源ＶCC
より高いレベルで印加されたときにはダイオードＤ1 を
介して電源ＶCC１２に異常電流を流し、例えば接地（Ｇ
ＮＤ）電位より低いマイナスのレベルで印加されたとき
にはダイオードＤ2 を介して接地（ＧＮＤ）１３に異常
電流を流すことにより、内部回路１５を保護しようとす
るものである。
電気等により異常電圧（サージ電圧）が例えば電源ＶCC
より高いレベルで印加されたときにはダイオードＤ1 を
介して電源ＶCC１２に異常電流を流し、例えば接地（Ｇ
ＮＤ）電位より低いマイナスのレベルで印加されたとき
にはダイオードＤ2 を介して接地（ＧＮＤ）１３に異常
電流を流すことにより、内部回路１５を保護しようとす
るものである。
【０００５】
【発明が解決しようとする課題】しかし、上記保護回路
１１が付加されたＩＣが基板実装前の単体状態のとき
に、電源ＶCCを基準に、端子１４にマイナスのサージが
印加された場合にはＧＮＤ端子は接地されておらずダイ
オードＤ1 ，Ｄ2 によって異常電流を流すことができ
ず、またＧＮＤを基準にプラスのサージが端子１４に印
加された場合においても電源端子が接続されておらずダ
イオードＤ1 ，Ｄ2 によって異常電流を流すことができ
ずに内部回路１５に直接サージが印加されることにな
り、保護が十分でないという問題がある。
１１が付加されたＩＣが基板実装前の単体状態のとき
に、電源ＶCCを基準に、端子１４にマイナスのサージが
印加された場合にはＧＮＤ端子は接地されておらずダイ
オードＤ1 ，Ｄ2 によって異常電流を流すことができ
ず、またＧＮＤを基準にプラスのサージが端子１４に印
加された場合においても電源端子が接続されておらずダ
イオードＤ1 ，Ｄ2 によって異常電流を流すことができ
ずに内部回路１５に直接サージが印加されることにな
り、保護が十分でないという問題がある。
【０００６】そこで本発明は上記課題に鑑みなされたも
ので、異常電圧に対する内部回路の確実な保護を図る保
護回路を提供することを目的とする。
ので、異常電圧に対する内部回路の確実な保護を図る保
護回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１では、第１及び第２の電源間で動作するも
ので信号路に接続される内部回路を、該信号路に生じた
異常電圧から保護する保護回路において、前記第１の電
源と前記信号路との間に逆方向で接続され、所定の一方
向素子により構成される第１の回路部と、該信号路と前
記第２の電源との間に逆方向で接続され、所定の一方向
素子により構成される第２の回路部と、該第１の電源と
該第２の電源との間に順方向で接続されるものであっ
て、前記異常電圧の所定のレベル範囲に応じて導通状態
となる第３の回路部と、を有して保護回路が構成され
る。
に、請求項１では、第１及び第２の電源間で動作するも
ので信号路に接続される内部回路を、該信号路に生じた
異常電圧から保護する保護回路において、前記第１の電
源と前記信号路との間に逆方向で接続され、所定の一方
向素子により構成される第１の回路部と、該信号路と前
記第２の電源との間に逆方向で接続され、所定の一方向
素子により構成される第２の回路部と、該第１の電源と
該第２の電源との間に順方向で接続されるものであっ
て、前記異常電圧の所定のレベル範囲に応じて導通状態
となる第３の回路部と、を有して保護回路が構成され
る。
【０００８】請求項２では、請求項１記載の第３の回路
部の導通動作のレベルを調整する第４の回路部が設けら
れる。上述のように請求項１の発明では、信号路に対し
て第１及び第２の電源とのそれぞれの間で第１及び第２
の回路部が接続され、第１及び第２の電源間に第３の回
路部が接続される。これにより、電源系や接地系が非接
続の場合であっても、発生する何れの極性にサージに対
しても第１及び第２の回路部並びに第３の回路部で閉回
路が形成可能となってクランプすることができ、内部回
路を確実に保護することが可能となる。
部の導通動作のレベルを調整する第４の回路部が設けら
れる。上述のように請求項１の発明では、信号路に対し
て第１及び第２の電源とのそれぞれの間で第１及び第２
の回路部が接続され、第１及び第２の電源間に第３の回
路部が接続される。これにより、電源系や接地系が非接
続の場合であっても、発生する何れの極性にサージに対
しても第１及び第２の回路部並びに第３の回路部で閉回
路が形成可能となってクランプすることができ、内部回
路を確実に保護することが可能となる。
【０００９】請求項２の発明では、第４の回路部により
第３の回路部の導通動作のレベルを調整する。これによ
り、内部回路内の各素子の耐電圧に応じた動作をさせる
ことが可能となる。
第３の回路部の導通動作のレベルを調整する。これによ
り、内部回路内の各素子の耐電圧に応じた動作をさせる
ことが可能となる。
【００１０】
【発明の実施の形態】図１に、本発明の一実施例の回路
図を示す。図１は本発明の保護回路２１を示したもの
で、外部回路に対して入出力を行う端子２２より信号路
による内部回路２３が接続される。また、第１の電源で
ある電源ＶCC２４と端子２２（信号路）との間に第１の
回路部として一方向素子のダイオードＤ1 が逆方向に接
続される。さらに、該端子２２と第２の電源であるＧＮ
Ｄ（接地）２５との間に第２の回路部として一方向素子
のダイオードＤ2 が逆方向に接続される。なお、上記内
部回路２３は、上記電源ＶCC２４及びＧＮＤ２５間で動
作されるもので端子（信号路）２２に対して信号の入出
力を行うものである。
図を示す。図１は本発明の保護回路２１を示したもの
で、外部回路に対して入出力を行う端子２２より信号路
による内部回路２３が接続される。また、第１の電源で
ある電源ＶCC２４と端子２２（信号路）との間に第１の
回路部として一方向素子のダイオードＤ1 が逆方向に接
続される。さらに、該端子２２と第２の電源であるＧＮ
Ｄ（接地）２５との間に第２の回路部として一方向素子
のダイオードＤ2 が逆方向に接続される。なお、上記内
部回路２３は、上記電源ＶCC２４及びＧＮＤ２５間で動
作されるもので端子（信号路）２２に対して信号の入出
力を行うものである。
【００１１】一方、電源ＶCC２４とＧＮＤ２５との間に
第３の回路部としてＮＰＮ型のトランジスタＴr1が順方
向、すなわちコレクタが電源ＶCC２４に接続されると共
に、エミッタがＧＮＤ２５に接続される。このトランジ
スタＴr1のベースは開放状態であり、コレクタに印加さ
れる電圧がＶCE0 （ベース開放コレクタ降伏電圧）を越
えたときに動作して導通状態となる。
第３の回路部としてＮＰＮ型のトランジスタＴr1が順方
向、すなわちコレクタが電源ＶCC２４に接続されると共
に、エミッタがＧＮＤ２５に接続される。このトランジ
スタＴr1のベースは開放状態であり、コレクタに印加さ
れる電圧がＶCE0 （ベース開放コレクタ降伏電圧）を越
えたときに動作して導通状態となる。
【００１２】ところで、上記ダイオードＤ1 ，Ｄ2 は、
内部回路２３で構成されるダイオード素子に比べて接合
サイズを例えば約１０倍のものを使用し、端子２２の近
傍に配置されることが望ましい。また、トランジスタＴ
r1は、内部回路２３で構成されるトランジスタに比べて
エミッタサイズを例えば約１０倍のものを使用する。
内部回路２３で構成されるダイオード素子に比べて接合
サイズを例えば約１０倍のものを使用し、端子２２の近
傍に配置されることが望ましい。また、トランジスタＴ
r1は、内部回路２３で構成されるトランジスタに比べて
エミッタサイズを例えば約１０倍のものを使用する。
【００１３】ここで、図２に、本発明が適用される内部
回路の一部分の回路図を示す。図２は、図１の内部回路
２３を例えばチューナ等により受信されて抽出された中
間周波信号が入力される中間周波回路の入力段部分で示
したものである。すなわち、内部回路２３において、端
子２２に入力される中間周波信号（ＩＦ）がＮＰＮ型の
トランジスタＴr2のベースに入力されるように接続され
ており、該トランジスタＴr2のベースに、電源ＶCC２４
より定電流源として設けられるＰＮＰ型のトランジスタ
Ｔr3より電流が供給される。なお、トランジスタＴr2の
コレクタ・ベース間には抵抗Ｒ1 が介在される。また、
トランジスタＴr2のエミッタはＧＮＤ２５に接地され
る。
回路の一部分の回路図を示す。図２は、図１の内部回路
２３を例えばチューナ等により受信されて抽出された中
間周波信号が入力される中間周波回路の入力段部分で示
したものである。すなわち、内部回路２３において、端
子２２に入力される中間周波信号（ＩＦ）がＮＰＮ型の
トランジスタＴr2のベースに入力されるように接続され
ており、該トランジスタＴr2のベースに、電源ＶCC２４
より定電流源として設けられるＰＮＰ型のトランジスタ
Ｔr3より電流が供給される。なお、トランジスタＴr2の
コレクタ・ベース間には抵抗Ｒ1 が介在される。また、
トランジスタＴr2のエミッタはＧＮＤ２５に接地され
る。
【００１４】トランジスタＴr3からの電流がＮＰＮ型の
トランジスタＴr4のベースに供給され、該トランジスタ
Ｔr4のコレクタには電源ＶCC２４より定電流源として設
けられるＰＮＰ型のトランジスタＴr5より電流が供給さ
れる。なお、トランジスタＴ r4のコレクタ・ベース間に
は抵抗Ｒ2 が介在されると共に、エミッタはＧＮＤ２５
に接地される。そして、トランジスタＴr4のコレクタよ
り図に示す回路の出力信号としてコンデンサＣを介して
次段に送出される。
トランジスタＴr4のベースに供給され、該トランジスタ
Ｔr4のコレクタには電源ＶCC２４より定電流源として設
けられるＰＮＰ型のトランジスタＴr5より電流が供給さ
れる。なお、トランジスタＴ r4のコレクタ・ベース間に
は抵抗Ｒ2 が介在されると共に、エミッタはＧＮＤ２５
に接地される。そして、トランジスタＴr4のコレクタよ
り図に示す回路の出力信号としてコンデンサＣを介して
次段に送出される。
【００１５】このような内部回路２３を例えば備えるも
のとして、図１に示す保護回路２１が接続されるもので
ある。従って、上述のように、保護回路２１のトランジ
スタＴr1のエミッタサイズは、内部回路２３のトランジ
スタ（例えば耐電圧約２０Ｖ）Ｔr2，Ｔr4の約１０倍で
設定される。また、上記内部回路２３では図示されない
が、例えばダイオード（例えば耐電圧約５０Ｖ）が使用
されるものとして、保護回路２１のダイオードＤ1 ，Ｄ
2 の接合サイズが該内部回路２３内のダイオードより約
１０倍で設定されるものである。
のとして、図１に示す保護回路２１が接続されるもので
ある。従って、上述のように、保護回路２１のトランジ
スタＴr1のエミッタサイズは、内部回路２３のトランジ
スタ（例えば耐電圧約２０Ｖ）Ｔr2，Ｔr4の約１０倍で
設定される。また、上記内部回路２３では図示されない
が、例えばダイオード（例えば耐電圧約５０Ｖ）が使用
されるものとして、保護回路２１のダイオードＤ1 ，Ｄ
2 の接合サイズが該内部回路２３内のダイオードより約
１０倍で設定されるものである。
【００１６】そこで、図３に、図１の保護回路の動作説
明図を示す。図３（Ａ）は電源ＶCC２４を基準（ＧＮＤ
が非接地状態）にサージが端子２２に発生した場合のも
ので、図３（Ｂ）はＧＮＤ２５を基準（電源が非接続状
態）にサージが端子に発生した場合のものである。すな
わち、上記保護回路２１が付加されたＩＣが基板実装前
の単体状態のときにサージが発生した場合の状態を示し
ている。
明図を示す。図３（Ａ）は電源ＶCC２４を基準（ＧＮＤ
が非接地状態）にサージが端子２２に発生した場合のも
ので、図３（Ｂ）はＧＮＤ２５を基準（電源が非接続状
態）にサージが端子に発生した場合のものである。すな
わち、上記保護回路２１が付加されたＩＣが基板実装前
の単体状態のときにサージが発生した場合の状態を示し
ている。
【００１７】図３（Ａ）において、端子２２に、電源Ｖ
CC２４を基準にプラスのサージが印加されると、ダイオ
ードＤ1 が順バイアスとなり経路でサージ電流が流れ
て該電源ＶCC２４側にクランプされる。また、端子２２
に電源２４を基準にマイナスのサージが印加されると、
トランジスタＴr1がＶCE0 でオン状態になると共に、ダ
イオードＤ2 が順バイアスとなり経路でサージ電流が
端子２２側にクランプされる。
CC２４を基準にプラスのサージが印加されると、ダイオ
ードＤ1 が順バイアスとなり経路でサージ電流が流れ
て該電源ＶCC２４側にクランプされる。また、端子２２
に電源２４を基準にマイナスのサージが印加されると、
トランジスタＴr1がＶCE0 でオン状態になると共に、ダ
イオードＤ2 が順バイアスとなり経路でサージ電流が
端子２２側にクランプされる。
【００１８】一方、図３（Ｂ）において、端子２２にＧ
ＮＤ２５を基準にプラスのサージが印加されると、ダイ
オードＤ1 が順バイアスになり、次いでトランジスタＴ
r1がＶCE0 でオン状態となり、経路でＧＮＤ２５側に
サージ電流がクランプされる。また、端子２２にＧＮＤ
２５を基準にマイナスのサージが印加されると、ダイオ
ードＤ2 が順バイアスとなり経路で端子２２側にサー
ジ電流がクランプされるものである。
ＮＤ２５を基準にプラスのサージが印加されると、ダイ
オードＤ1 が順バイアスになり、次いでトランジスタＴ
r1がＶCE0 でオン状態となり、経路でＧＮＤ２５側に
サージ電流がクランプされる。また、端子２２にＧＮＤ
２５を基準にマイナスのサージが印加されると、ダイオ
ードＤ2 が順バイアスとなり経路で端子２２側にサー
ジ電流がクランプされるものである。
【００１９】上述のように、端子２２に印加されたそれ
ぞれのサージが内部回路２３内のトランジスタやダイオ
ードの耐電圧よりも低い電圧でクランプされることにな
り、十分な保護効果を得ることができるものである。次
に、図４に、本発明の他の実施例の回路図を示す。図４
に示す保護回路２１は、トランジスタＴr1のベースに第
４の回路部である抵抗Ｒ0 を介在させて接地した構成で
あり、他の構成は図１と同様である。この抵抗Ｒ0 をト
ランジスタＴ r1のベースに接続することにより、その抵
抗値で該トランジスタＴr1のブレークダウン電圧（導通
状態）を変えることができる。すなわち、内部回路２３
内のトランジスタやダイオードの耐電圧に応じて抵抗Ｒ
0 の抵抗値を変えることにより、内部回路２３をより容
易かつ効果的に確実に保護することができるものであ
る。
ぞれのサージが内部回路２３内のトランジスタやダイオ
ードの耐電圧よりも低い電圧でクランプされることにな
り、十分な保護効果を得ることができるものである。次
に、図４に、本発明の他の実施例の回路図を示す。図４
に示す保護回路２１は、トランジスタＴr1のベースに第
４の回路部である抵抗Ｒ0 を介在させて接地した構成で
あり、他の構成は図１と同様である。この抵抗Ｒ0 をト
ランジスタＴ r1のベースに接続することにより、その抵
抗値で該トランジスタＴr1のブレークダウン電圧（導通
状態）を変えることができる。すなわち、内部回路２３
内のトランジスタやダイオードの耐電圧に応じて抵抗Ｒ
0 の抵抗値を変えることにより、内部回路２３をより容
易かつ効果的に確実に保護することができるものであ
る。
【００２０】なお、トランジスタＴr1のブレークダウン
電圧を調整する目的であることから抵抗Ｒ0 を可変抵抗
としてもよい。
電圧を調整する目的であることから抵抗Ｒ0 を可変抵抗
としてもよい。
【００２１】
【発明の効果】以上のように請求項１の発明によれば、
信号路に対して第１及び第２の電源とのそれぞれの間で
第１及び第２の回路部が接続され、第１及び第２の電源
間に第３の回路部が接続されることにより、電源系や接
地系が非接続の場合であっても、発生する何れの極性の
サージに対しても第１及び第２の回路部並びに第３の回
路部で閉回路が形成可能となってクランプすることがで
き、内部回路を確実に保護することができる。
信号路に対して第１及び第２の電源とのそれぞれの間で
第１及び第２の回路部が接続され、第１及び第２の電源
間に第３の回路部が接続されることにより、電源系や接
地系が非接続の場合であっても、発生する何れの極性の
サージに対しても第１及び第２の回路部並びに第３の回
路部で閉回路が形成可能となってクランプすることがで
き、内部回路を確実に保護することができる。
【００２２】請求項２の発明によれば、第４の回路部に
より第３の回路部の導通動作のレベルを調整することに
より、内部回路内の各素子の耐電圧に応じた動作をさせ
ることができる。
より第３の回路部の導通動作のレベルを調整することに
より、内部回路内の各素子の耐電圧に応じた動作をさせ
ることができる。
【図１】本発明の一実施例の回路図である。
【図２】本発明が適用される内部回路の一部分の回路図
である。
である。
【図３】図１の保護回路の動作説明図である。
【図４】本発明の他の実施例の回路図である。
【図５】従来の保護回路の一例の回路図である。
２１ 保護回路 ２２ 端子 ２３ 内部回路 ２４ 電源ＶCC ２５ ＧＮＤ
Claims (2)
- 【請求項１】 第１及び第２の電源間で動作するもので
信号路に接続される内部回路を、該信号路に生じた異常
電圧から保護する保護回路において、 前記第１の電源と前記信号路との間に逆方向で接続さ
れ、所定の一方向素子により構成される第１の回路部
と、 該信号路と前記第２の電源との間に逆方向で接続され、
所定の一方向素子により構成される第２の回路部と、 該第１の電源と該第２の電源との間に順方向で接続され
るものであって、前記異常電圧の所定のレベル範囲に応
じて導通状態となる第３の回路部と、 を有することを特徴とする保護回路。 - 【請求項２】 請求項１記載の第３の回路部の導通動作
のレベルを調整する第４の回路部が設けられることを特
徴とする保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7271299A JPH09116100A (ja) | 1995-10-19 | 1995-10-19 | 保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7271299A JPH09116100A (ja) | 1995-10-19 | 1995-10-19 | 保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116100A true JPH09116100A (ja) | 1997-05-02 |
Family
ID=17498113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7271299A Pending JPH09116100A (ja) | 1995-10-19 | 1995-10-19 | 保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09116100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013446A (ja) * | 2004-05-26 | 2006-01-12 | Asahi Kasei Microsystems Kk | 半導体回路 |
-
1995
- 1995-10-19 JP JP7271299A patent/JPH09116100A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013446A (ja) * | 2004-05-26 | 2006-01-12 | Asahi Kasei Microsystems Kk | 半導体回路 |
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