JPH11503544A - 電子部品を並列に自動的に試験する方法及び装置 - Google Patents

Abstract

(57)【要約】 電子部品を並列に自動的に試験する方法であって、第１に、試験プログラミングメモリ（１０）によって制御されるタイミング発生器（２２ａ、２２ｂ、２２ｃ、２２ｄ；２２’ａ、２２’ｂ、２２’ｃ、２２’ｄ）、及び第２に、上記タイミング回路によって制御される強制回路（２４₁、２４₂；２４’₁、２４’₂）及びコンパレータ回路（２６₁、２６₂；２６’₁、２６’₂）を含む少なくとも１つの共通試験回路（２０；２０’）と、上記部品の同一のピン（ｉ）とが試験信号を交換する。本発明によれば、タイミング発生器（２２ａ、２２ｂ、２２ｃ、２２ｄ）は、各電子部品毎に分離した試験信号を発生するように、上記強制回路と、上記コンパレータ回路とに割当てられる。応用には、部品を並列に自動的に試験することが含まれる。

Description

【発明の詳細な説明】 電子部品を並列に自動的に試験する方法及び装置 本発明は、電子部品を並列に自動的に試験する方法及び装置に関する。 販売されている殆どのディジタル電子部品は、出荷される前にそれらの製造者 によって数回試験される。 部品試験装置は２つの機能を有している。第１に、例えば論理０または論理１ のディジタル信号を生成し、第２に、所定の試験表と比較することによって出力 の変化を確認する。生成される信号のタイミング及びレベル、及び比較される信 号はプログラム可能である。一般に部品試験装置は、被試験部品の全ての機能ピ ンにおいて同時に信号を生成及び／または比較しなければならない。 生成される信号及び／または比較される信号を限定することは、通常は極めて 複雑である。マイクロプロセッサの試験には、同一シーケンス内に数百万の０ま たは１の列が必要であることが多い。信号を限定するために、周期の概念を使用 してより簡単な信号を限定する時間帯を決定する。この信号は、時間マーカとし ても知られているタイミングデータと、例えば遷移のようなイベントとに分解さ れる。 従って、機能試験は、各ラインが周期に対応している試験プログラミングメモ リを走査することによって実行される。このメモリの内容は、その期間内の各ピ ン毎の信号を限定しているタイミング及びイベントデータを表している。タイミ ング及びイベントデータは、特に、試験プログラミングメモリの走査を制御する 命令によって補足される。この命令は、被試験回路の全ての機能ピンに共通であ る。最も一般的な命令は、次のラインを読み出す命令である（命令 INC）。 メモリの走査を基本とするこのアーキテクチャは、所与の時点に被試験電子回 路のピンに何が起こるのかを先験的に正確に知ることができると仮定していると いう意味で、決定論的である。 論理試験装置はいろいろな部分を有している。即ち、 ・プログラミングシステム、 ・当該ピンに印加しなければならない刺激、即ち強制(forcing)信号を生成す るためのシステム、及び部品からの応答信号を比較するためのシステムを含む各 ピン毎の試験回路、 ・確認すべき部品の制約に刺激を適合させるための１つまたはそれ以上のイン タフェースシステム、即ち測定ヘッド。 刺激発生器／コンパレータの数は 32 乃至 1,024であることができ、本説明で は発生器／コンパレータの数は 256のに制限されている。例えば、各々が 256の アダプタを含む２つの測定ヘッドを使用することができる。 試験のコスト、及び試験装置が占める表面積を最適化するために、複数のヘッ ドの同一のピンを同じ試験回路に、即ち同じ刺激発生器／比較システムに接続す ることができる。一般に発生器／比較部分の出力のマルチプレクサ（信号当たり １つ、及びピン当たり１つ）が、信号を１つのヘッドまたは他のヘッドに導く。 従って、１つの部品がヘッド No.１上で試験されている間に、別の部品がヘッド No.２上で操作され、またその逆にもなる。これは、１つのヘッドを追加するこ とによって試験装置の容量を増加させる。典型的には、もし試験時間が操作時間 と同一であれば、１つのヘッドを追加すると試験装置の容量は２倍になる。 同一の部品の場合には、同時に使用される２つのヘッドを有し、両ヘッドに並 列に同一の刺激を印加する試験装置が提唱されている。同様に、受信した応答信 号が、異なる回路によって同時に表と比較される。次に試験装置は２つの結果、 即ちヘッド No.１からの結果と、ヘッド No.２からの結果とを発生する。このよ うに、生成される信号及び被試験部品が同一であるために、ヘッド No.１とヘッ ド No.２とに同一の表が与えられれば、生成回路及び表比較回路を重複させるだ けで試験装置の容量は実際に２倍になる。 従って、並列試験によれば、単一の部品を試験するのと同じように、ｎ部品を 同時に試験することができる。勿論、同時試験は同一のヘッドまたは２つ以上の ヘッドによって遂行することができる。本発明はこれらの変形の両方を取り扱う ものである。 実際に電子部品は、それらが２つの部品である場合には、図１に示すような試 験回路によって公知の手法で並列に試験される。これらの各試験回路は、各部品 の同一ピンを試験するようになっている。 図１の試験回路の生成システムは、２つの刺激、即ち強制信号を被試験部品の 同一ピンに印加するようになっている２つの強制回路を含む。これらの強制信号 は、図１には示されていないプログラミングメモリによって制御される２つのタ イミング発生器によって形成される。 比較システムは、強制信号に対する応答信号をピンから受ける２つのコンパレ ータ回路を含む。これらの応答信号は、試験プログラミングメモリによって供給 される表から他の２つのタイミング発生器によって供給される参照信号と比較さ れる。 以下の説明において試験信号という表現は、強制信号を、または応答信号を特 定的に指すものではない。 図１に示す公知の型の試験回路においては、１つの部品のピンは他の部品の同 じピンと１対１で対応している。同一のピンに強制信号を同期して加え、比較す るようなこの特定の並列試験方法は、動作が総合的に既知であり、１つの部品と 別の部品とにおいて同一であるような部品にとって最適である。 しかしながら、ある部品の出力の論理状態が、別の部品（たとえ同一であると しても）の同一出力の論理状態と時間的に一致しないようなディジタル部品（例 えば、マイクロプロセッサ）が存在する。この状況は、特に、クロックを含む部 品において発生する（クロックは、タイミング発生器の制限された調整ダイナミ ックレンジによって補償するには大き過ぎるランダムな位相シフトを信号に導入 する）。 従って、本発明が解消すべき技術的問題は、電子部品を並列に自動的に試験す る方法を提唱することである。これらの部品の同一ピンは、第１に試験プログラ ミングメモリによって制御されるタイミング発生器と、第２に上記タイミング発 生器によって制御される強制回路及びコンパレータ回路とを含む少なくとも１つ の共通試験回路と試験信号を交換する。上記方法は、部品のためにより複雑な動 作試験信号、即ち強制及び／または比較信号を生成する。これらの信号は１つの 部品と別の部品とでは正確に同一ではなく、これらの信号の時間マーキングは異 なっている。 上述した技術的問題に対する本発明による解決法は、各電子部品毎に分離した 試験信号を発生するように、タイミング発生器を、上記強制回路と上記コンパレ ータ回路とに割当てることである。 従って、以下に詳述するように、強制及び／または比較シーケンスは各被試験 部品毎に独立しており、従って部品の固有特性を考慮して別々に実行することが できる。 同様に、電子部品を並列に自動的に試験する本発明による装置は、これらの部 品の同一ピンにそれぞれ関連付けられている複数の試験回路を備えている。第１ に、試験プログラミングメモリによって制御されるタイミング発生器と、第２に 、上記タイミング発生器によって制御される強制回路及びコンパレータ回路とを 含む各試験回路は、少なくとも１つの試験回路の強制回路及びコンパレータ回路 が各電子部品のための分離した試験信号を発生するようにタイミング発生器に接 続されていることを特色としている。 添付図面に基づく以下の説明は、本発明がどのように構成されているか、及び それがどのように実現されるかを示すものである。 図２は、電子部品を並列に試験するための装置の回路図である。 図３は、本発明による並列試験装置の第１の試験回路の回路図である。 図４は、本発明による並列試験装置の第２の試験回路の回路図である。 図５は、本発明による並列試験装置の２つの多重化された試験回路の第１の回 路図である。 図６は、本発明による並列試験装置の２つの多重化された試験回路の第２の回 路図である。 図２に示す並列試験装置の詳細は、フランス特許出願第 94 15559 号に開示さ れており、以下に本発明を理解する上で不可欠の部品だけを説明する。 試験プログラミングメモリ、または主メモリ１０は、試験機能シーケンスを実 行させる命令を含んでいる。 主メモリ１０の各アドレス１２は、 ・全ての被試験ピンに共通で、主メモリの走査を制御する命令１４。CALLM 及 び RPTM は位相同期シーケンスを呼び出す命令である。これらの命令が呼び出さ れると位相同期回路が作動し、従って主メモリ１０の、またはサブルーチンの走 査を制御する。命令 RPTM は、位相が同期するまで同一ラインを実行する。命令 CALLMは、位相が同期するまで一連の命令を実行する。即ち命令 CALLMは、メモ リをループする。命令 INCは単に次のラインへ進めるだけである。 ・このメモリアドレスの内容の実行中に使用するタイミングの型の限定１６。 タイミングの型は試験装置の全てのピンに共通であり、各ピンに特定のメモリ位 置のアドレスに（そのアドレスに対応する時間値を限定するように）対応してい る。この時間値限定アーキテクチャは、米国特許第 5,212,443号に開示されてい る「ピンシーケンサ」アーキテクチャに対応している。 ・送られる信号、または比較される信号の論理内容（例えば、０または１）に 対応する表１８。この表は、各ピンに特定である。試験装置は、被試験部品から 応答信号を受け、それを表１８からのデータと比較する。 試験プログラミング主メモリ１０は、各ピン毎に生成される信号を限定する。 従って、メモリ１０内のデータから刺激（即ち、強制信号）を生成し、表１８か らのデータと比較される応答信号を受信する各ピン毎に、同一の信号生成または 比較機能が限定される。 これは同一の試験回路２０によって遂行される。各試験回路は１つのピンに割 当てられ、第１に例えば２つのヘッド１及び２上の部品に強制信号を送る強制回 路２４（イベント発生器）と、第２にヘッド１及び２から応答信号を受けてこれ らの信号を表１８内のデータと比較するコンパレータ回路２６とを並列に制御す る１組のタイミング発生器２２からなる。 この１組のタイミング発生器２２は、強制信号の前縁を生成しなければならな い時点と、応答信号と表１８との比較を開始しなければならない時点と、比較を 終了させなければならない時点とを限定する。コンパレータ回路２６は比較を実 行し、表と一致、または不一致の何れかの結果を発生する。この結果は、比較を 実行した各ピンと、各部品とに特定のものである。図２には、この結果が、ヘッ ド１については「結果１」、ヘッド２については「結果２」で示されている。全 てのピンの“ｏｒ”論理演算子を、ヘッド１についてはＯＲゲート２８に、また ヘッド２についてはＯＲゲート３０に印加することによって、その組と表との一 致、または不一致を見出すことができる。 図３乃至６、及び図１（従来技術）に詳細に示してあるように、２つの部品１ 及び２を並列試験する回路２０は、強制回路２４₁、２４₂及びコンパレータ回路 ２６₁、２６₂を制御するようになっている４つの発生器２２ａ、２２ｂ、２２ｃ 、２２ｄで形成された１組のタイミング発生器を含んでいる。各強制回路２４₁ 、２４₂は、強制信号を被試験部品１及び２の所与のピンｉに供給する。関連す るコンパレータ回路２６₁、２６₂は、各ピンｉから応答信号を受ける。 図１においては、回路２２１ａ乃至２２２ｄが、種々の試験信号のタイミング を５ｎｓのダイナミックレンジにわたって調整するために存在していることにも 注目されたい。 図１において、タイミング発生器２２ａ、・・・、２２ｄは、相互に同期した 強制信号及び応答信号を発生させるように、強制回路２４₁、２４₂及びコンパレ ータ回路２６₁、２６₂に接続されている。 これに対して、図３及び４の試験回路２０は、調整回路の可能性を超える大き いランダムな位相差を考慮するように設計されている。この目的のために、種々 の試験信号、即ち強制信号及び／または応答信号は、タイミング発生器２２ａ、 ・・・、２２ｄを強制回路２４₁、２４₂と、コンパレータ回路２６₁、２６₂とに 特定的に割当てることによって分離され、独立させられている。 図３においては、上記試験回路２０の各強制回路２４₁、２４₂は分離したグル ープのタイミング発生器によって制御されている。即ち、回路２４₁は２２ａ、 ２２ｂによって制御され、また回路２４₂は２２ｃ、２２ｄによって制御されて いる。 この場合は、回路の全ての資源が強制のために使用されるので、この構成は、 問題のピンｉにおいて比較が遂行されないような状況に最適である。発生器から の約 10 ｎｓだけ分離した時間マーキング前縁の場合、100 ＭＨｚ程度の強制繰 り返し周波数が得られる。従って図３の試験回路の性能は、図１に示す公知の試 験回路の性能と同等である。一方、独立信号を用いてピンｉにおける応答を試験 することが可能である場合には、各強制回路２４₁、２４₂及び各コンパレータ 回路２６₁、２６₂が分離したタイミング発生器２２ａ、２２ｂ、２２ｃ、２２ｄ によってそれぞれ制御されるような、図４に示す試験回路２０を使用する必要が ある。この型の回路を用いると、試験ウィンドウ（タイミング発生器からの２つ の連続する前縁間の時間）は約 10 ｎｓに固定される。 図５及び６は、あるパリティを用いて同一ピンｉを試験する回路２０と、逆極 性を用いて同一ピンｉ＋１を試験する回路２０’とを多重化するようになってい る配列に関する。 図５において、例えばピンｉに関連付けられている試験回路２０の各強制回路 ２４₁、２４₂は、多重化された回路２０、２０’の分離したグループのタイミン グ発生器によって、即ち一方では２２ａ、２２ｂ、２２’ａ、２２’ｂによって 、他方では２２ｃ、２２ｄ、２２’ｃ、２２’ｄによって制御されている。図５ の配列は、図３の機能と同一の機能、即ち部品のピンｉにおける強制信号の生成 を遂行する。しかしながら、繰り返し周波数が 100ＭＨｚから 200ＭＨｚへと２ 倍になっていることに注目されたい。 図６の構成では、任意のパリティを用いてピンｉに関連付けられている試験回 路２０の各強制回路２４₁、２４₂、部品１のピンｉに関連付けられている試験回 路２０のコンパレータ回路２６₁、及び別の部品２の逆極性を用いてピンｉ＋１ に関連付けられている試験回路２０’のコンパレータ回路２６₂が、多重化され た試験回路２０、２０’の分離したグループの発生器によって、即ち２２ａと２ ２ｂ、２２’ａと２２’ｂ、２２ｃと２２ｄ、２２’ｃと２２’ｄによってそれ ぞれ制御されている。この場合も、機能は図４の試験回路の機能と同一であるが 性能（可変試験ウィンドウ及び 100ＭＨｚ繰り返し周波数）は、図１及び３の試 験回路の性能と同様に強化されている。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ムルジュ ジャン ルイ フランス エフ−42660 サン ロマン レ アテュー ラ プランシェット （番 地なし)

Claims (1)

1. 【特許請求の範囲】 (1) 電子部品を並列に自動的に試験する方法であって、第１に、試験プログラミ ングメモリ（１０）によって制御されるタイミング発生器（２２ａ、２２ｂ、２ ２ｃ、２２ｄ；２２’ａ、２２’ｂ、２２’ｃ、２２’ｄ）、及び第２に、上記 タイミング発生器によって制御される強制回路(２４₁、２４₂；２４’₁、２４’₂ )及びコンパレータ回路（２６₁、２６₂；２６’₁、２６’₂）を含む少なくとも １つの共通試験回路（２０；２０’）と、上記部品の同一ピン（ｉ）とが試験信 号を交換するようになっており、上記方法は、上記タイミング発生器（２２ａ、 ２２ｂ、２２ｃ、２２ｄ）が、上記各電子部品毎に分離した試験信号を発生する ように、上記強制回路と、上記コンパレータ回路とに割当てられていることを特 徴とする方法。 (2) 電子部品を並列に自動的に試験する装置であって、上記部品の同一ピン（ｉ ；ｉ＋１）にそれぞれ関連付けられている複数の試験回路（２０；２０’）を備 え、上記各試験回路（２０；２０’）は、第１に、試験プログラミングメモリ（ １０）によって制御されるタイミング発生器（２２ａ、２２ｂ、２２ｃ、２２ｄ ；２２’ａ、２２’ｂ、２２’ｃ、２２’ｄ）、及び第２に、上記タイミング発 生器によって制御される強制回路(２４₁、２４₂；２４’₁、２４’₂)及びコンパ レータ回路（２６₁、２６₂；２６’₁、２６’₂）を含んでおり、上記装置は、上 記各電子部品毎に分離した試験信号を発生するように、少なくとも１つの試験回 路の上記強制回路及び上記コンパレータ回路が上記タイミング回路に接続されて いることを特徴とする装置。 (3) 上記試験回路（２０）の各強制回路（２４₁、２４₂）が、タイミング回路（ ２２ａ、２２ｂ、２２ｃ、２２ｄ）の分離したグループによって制御されること を特徴とする請求項(2)に記載の装置。 (4) 上記試験回路の各強制回路（２４₁、２４₂）及び各コンパレータ回路（２６₁ 、２６₂）が、分離したタイミング発生器（２２ａ、２２ｂ、２２ｃ、２２ｄ） によって制御されることを特徴とする請求項(2)に記載の装置。 (5) あるパリティを用いて同一のピン（ｉ）を試験する回路（２０）と、反対の パリティを用いて同一のピン（ｉ＋１）を試験する回路（２０’）とが多重化さ れており、所与のパリティを用いるピン（ｉ）に関連付けられた上記試験回路（ ２０）の各強制回路（２４₁、２４₂）が、上記２つの多重化された試験回路（２ ０、２０’）のタイミング発生器の分離したグループ（２２ａ、２２ｂ、２２ｃ 、２２ｄ；２２’ａ、２２’ｂ、２２’ｃ、２２’ｄ）によって制御されること を特徴とする請求項(2)に記載の装置。 (6) あるパリティを用いて同一のピン（ｉ）を試験する回路（２０）と、反対の パリティを用いて同一のピン（ｉ＋１）を試験する回路（２０’）とが多重化さ れており、所与のパリティを用いるピン（ｉ）に関連付けられた上記試験回路（ ２０）の各強制回路（２４₁、２４₂）と、一方の電子部品のための上記所与のパ リティを用いるピン（ｉ）に関連付けられた上記試験回路（２０）のコンパレー タ回路（２６₁）と、別の電子部品のための反対のパリティを用いるピン（ｉ＋ １）に関連付けられたコンパレータ回路（２６₂）とが、上記２つの多重化され た試験回路（２０、２０’）のタイミング発生器の分離したグループ（２２ａ、 ２２ｂ、２２ｃ、２２ｄ；２２’ａ、２２’ｂ、２２’ｃ、２２’ｄ）によって 制御されることを特徴とする請求項(2)に記載の装置。