JPH0439627B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は半導体集積回路等の論理回路を試験
するための論理回路試験装置に関し、特に複数の
被試験論理回路の初期状態を設定してこれらを同
時に試験するための論理回路試験装置に関する。

＜発明の背景＞ 論理回路の機能試験を行なうにあたつては、論
理回路試験装置内のパターン発生器より試験パタ
ーンと期待値パターンとを発生し、その試験パタ
ーンを被試験論理回路に印加して、被試験論理回
路から出力されるデータと初期値パターンを比較
することにより、その被試験論理回路の良否を判
定するようにしている。

この論理回路試験の概略構成を第１図に示す。
第１図において１１はパターン発生器であり試験
パターンＤと期待値パターンＥを発生している。
試験パターンＤは波形整形回路１２により波形整
形されて被試験論理回路１３に印加される。期待
値パターンＥは遅延回路１４において波形整形回
路１２、被試験論理回路１３の動作遅延時間に対
応した時間だけ遅延される。被試験論理回路１３
からのデータと遅延回路１４からの期待値パター
ンは比較回路１５に与えられ、端子４２からスト
ローブ信号が与えられたとき両者が比較されその
比較出力を端子４１に送出する。

このように試験パターンを印加して例えばマイ
クロプロセツサのような被試験論理回路の機能を
試験する場合には、一般に被試験論理回路をあら
かじめ初期状態に設定してから順次試験パターン
を印加するようにしている。このため試験パター
ンの印加前に論理回路試験装置から被試験論理回
路に、例えばリセツト信号を与えて初期状態にな
るようにしている。

しかしながら被試験論理回路の中には、例えば
リセツト端子のようなその論理回路の内部状態を
初期状態に設定するための特別の端子を有しない
ものがある。このような被試験論理回路において
は入力端子に内部状態を歩進させるための特殊パ
ターンを所定回数印加することにより初期状態と
なるようにされている。すなわちこの被試験論理
回路では、内部状態をすすめるための特殊パター
ンを所定回数、例えば16回印加する毎に初期状態
となるようにされており、かつこの回数はその被
試験論理回路の仕様により既知であるため、リセ
ツト端子等を有しなくても論理回路試験装置から
の信号により初期状態に設定でき、初期状態に設
定した後試験を開始することができる。

この場合、上記特殊パターンを何回印加するこ
とにより被試験論理回路が最初の初期状態に達す
るかは、その被試験論理回路の特殊パターン印加
前の使用状態や電源投入による偶然的な状態設定
により異なるために不確定であり、上記の例では
０〜15回の場合があり得る。

このような論理回路の機能試験を第１図に示す
従来の論理回路試験装置で行なうためには、パタ
ーン発生器１１から被試験論理回路１３の内部状
態を歩進させるための特殊パターンD₀と、その
被試験論理回路の初期状態を示す期待値パターン
E₀とを繰り返し発生し、その特殊パターンD₀を
被試験論理回路に印加して、被試験論理回路から
の出力データがその初期状態を示す期待値パター
ンE₀と一致することを比較回路１５で検出し、
その後本来の試験パターンD₁、D₂、D₃……を印
加して試験を開始するようにしている。

なお、従来例として、特願昭57−206507（特開
昭59−97065）がある。この例で述べられている
ように、通常、比較出力よりの一致信号はパター
ン発生器にフイードバツクされ、それにより期待
値パターンE₀から期待値パターンE1、E2、E3…
…に歩進するように構成されている。また、本来
の期待値パターンE1、E2、E3……に於いては、
良否が判定されるが、この時、上記の一致検出は
無視されるように構成されている。しかしながら
このような被試験論理回路を複数個同時に試験す
る場合には、上記のように特殊パターンD₀を何
回印加することにより初期状態が得られるかはそ
の個々の被試験論理回路により異なるためこれら
複数個を同時に初期状態を設定することができ
ず、従つて複数個を同時に試験することはできな
い。すなわち、このような被試験論理回路の複数
個に同時に試験信号を与えて試験をする場合、特
殊パターンD₀を繰り返し共通に与えて初期状態
の設定を行なうため、先に初期状態に達した被試
験論理回路は他の被試験論理回路が初期状態に達
するまでの間も特殊パターンD₀が繰り返し印加
されるため初期状態から逸脱してしまう従つて複
数個の被試験論理回路を同時に初期状態に設定す
ることができず、このため複数の被試験論理回路
に共通に試験パターンを与えて試験をすることが
できない。

このように従来の論理回路試験装置では、上記
のような特殊パターンを繰り返し印加することに
より初期状態を得るような被試験論理回路を複数
個同時に試験することは困難であつた。

＜発明の目的＞ この発明はこのような欠点を除去し、複数の論
理回路の試験を同時に行なうことができる論理回
路試験装置を提供しようとするものである。

＜発明の概要＞ この発明によれば、試験パターンを一時保持す
るためのホールド回路と、被試験論理回路が初期
状態に達したときそのホールド回路にホールド指
示信号を発生させるためのホールド信号発生回路
とを各被試験論理回路に対応して設け、さらに全
ての被試験論理回路が初期状態に達したときに一
致信号を発生させるための全一致信号発生回路を
設けている。

特殊パターンが繰り返し印加されることにより
被試験論理回路が初期状態に達すると、初期状態
を示す期待値パターンと比較回路において比較さ
れて一致信号を発生し、この一致信号によりホー
ルド信号発生回路が駆動されてホールド信号を発
生する。このホールド信号により、その初期状態
に達した被試験論理回路に対応するホールド回路
が特殊パターンを保持する。従つてその被試験論
理回路には特殊パターンが固定して印加され、繰
り返して印加されないため、その被試験論理回路
は内部状態を歩進せず初期状態を維持する。

このように初期状態に達した被試験論理回路の
順に対応するホールド回路が動作して初期状態が
維持され、未だ初期状態に達していない他の被試
験論理回路にはさらに繰り返し特殊パターンが与
えられる。従つて先に初期状態に達した被試験論
理回路は、他の全ての被試験論理回路が初期状態
に達するまで初期状態を維持するため、最後の被
試験論理回路が初期状態に達すると、全ての被試
験論理回路が初期状態に達したことを検出するこ
とができ、これにより全一致信号発生回路より一
致信号を発生する。

この全一致信号によりホールド回路のホールド
が解除され、各被試験論理回路にパターン発生器
から試験パターンが印加される。

このように、この発明によれば、各被試験論理
回路の初期状態の設定を、最も遅く初期状態に達
する被試験論理回路のタイミングに合わせること
により、全ての被試験論理回路の内部状態を同時
に初期状態に設定でき、このため複数の被試験論
理回路を以後、共通のシーケンスで同時に試験す
ることができる。またこの発明では、一部の被試
験論理回路に不良があり特殊パターンを加えても
初期状態に達しないような場合、どの被試験論理
回路が不良であるかを読み出し手段により検出す
ることができる。さらにその場合その検出された
不良の被試験論理回路に対しては、その被試験論
理回路からの出力データによる影響を他の被試験
論理回路に与えないようにするためのマスク手段
を設け、これにより不良の被試験論理回路があつ
てもそれ以外の被試験論理回路により上記の全一
致信号が得られ、試験を続行することができる。

＜発明の実施例＞ この発明の一実施例の構成を第２図に示す。こ
の例では簡単のため２個の被試験論理回路を同時
に試験する場合を示している。図中１１はパター
ン発生器であり試験パターンＤと期待値パターン
Ｅを発生する。１６，１７はホールド回路であ
り、パターン発生器１１から与えられた試験パタ
ーンを波形整形回路１２，１８に与えるととも
に、ホールド信号が印加されたときはそのときの
試験パターンを保持する。波形整形回路１２，１
８は試験パターンを被試験論理回路に応じた適当
な波形、例えばRZ、NRZ等に整形して被試験論
理回路１３，１９に与える。

１５，２０は比較回路であり、被試験論理回路
１３，１９からの出力データと遅延回路１４によ
り遅延された期待値パターンとが印加され、端子
４２からストローブ信号が与えられたとき出力デ
ータと期待値パターンとを比較してその比較結果
を送出する。２４，２５はフリツプフロツプであ
り、比較回路１５，２０から送出された比較結果
がAND回路３０，３１を経由してセツト端子に
与えられている。AND回路３０，３１の他の入
力端子には端子４４，４５からのマスク信号が与
えられているフリツプフロツプ２４，２５のＱ出
力はそれぞれOR回路３４，３５を経由してAND
回路２６に与えられ、出力はホールド回路１
６，１７にホールド信号として与えられる。３
６，３７はフリツプフロツプであり、比較回路１
５，２０からの比較結果がAND回路３０，３１
を介してセツト端子に与えられている。フリツプ
フロツプ３６，３７の出力はそれぞれAND回路
３２，３３に与えられており、端子４６からの読
出し信号によりその内容が、それぞれ端子４７，
４８に読み出される。フリツプフロツプ２４，２
５，３６，３７は端子４３から印加される初期状
態テスト信号の立上りによりリセツトされる。

AND回路２６の出力信号は、全一致がとれた
ことを示すために端子４１から出力されるととも
にOR回路２７に与えられる。OR回路２７は
AND回路２６からの出力信号と端子４３からの
初期状態テスト信号とをフリツプフロツプ２４，
２５のリセツト端子に供給する。

この実施例の動作を第２図及び第３図、第４図
を参照して説明する。動作クロツクの周期でパタ
ーン発生器から試験パターンＤと期待値パターン
Ｅが発生される。上記のように、通常の試験を開
始する前に被試験論理回路の内部状態を歩進して
初期状態とするため、特殊パターンD₀と初期状
態を示す期待値パターンE₀がパターン発生器１
１から繰り返し発生される。この初期状態を設定
するための動作期間の開始に、端子４３から初期
状態テスト信号１０２がフリツプフロツプ３６，
３７、OR回路２７を介してフリツプフロツプ２
４，２５にそれぞれ与えられ、その立上りにより
フリツプフツプ２４，２５，３６，３７はリセツ
トされる。端子４２からのストローブ信号１０１
のタイミングで、被試験論理回路１３，１９の出
力データが期待値E₀と比較回路１５，２０で比
較されて、その比較結果が出力される。この例で
は、被試験論理回路１３は特殊パターンD₀が２
回印加された結果初期状態となり、その比較出力
１０３は高レベルとなる。

この結果フリツプフロツプ２４はセツトされ、
そのＱ出力１０５は高レベルとなり、出力１０
６は低レベルとなる。この出力１０６によりホ
ールド回路１６がホールド状態に設定され、その
ホールド回路１６の出力１１１は特殊パターン
D₀を保持する。同様にフリツプフロツプ３６も
セツトされ、その出力をAND回路３２に伝える。
被試験論理回路１９は未だ初期状態に至つていな
いので、引き続き特殊パターンD₀の印加が繰り
返され（112）、この例では特殊パターンが５回印
加されると所状態となり、比較回路２０の出力１
０４が高レベルとなる。このためフリツプフロツ
プ２５はセツトされ、そのＱ出力１０７は高レベ
ルとなり、出力１０８は低レベルとなつて、ホ
ールド回路１７にホールド指示を与える。同様に
フリツプフロツプ３７もセツトされてその出力は
高レベルとなり、AND回路３３に伝えられる。

この例では２個の被試験論理回路の場合を示し
ており、この結果全ての被試験論理回路が初期状
態に達したことになる。このためフリツプフロツ
プ２４のＱ出力１０５とフリツプフロツプ２５の
Ｑ出力１０７が共に高レベルであり、AND回路
２６から全ての被試験論理回路が初期状態に一致
したことを示す信号が出力される（109）。この全
一致信号が出力されるとOR回路２７を介してフ
リツプフロツプ２４，２５がリセツトされる。従
つてホールド回路１６，１７のホールドが解除さ
れて試験パターンを順次被試験論理回路に印加し
得るようになり、図３のように例えば試験パター
ンD₁、D₂……、期待値パターンE₁、E₂……がパ
ターン発生器１１より発生されて通常の試験が開
始される。

このようにこの発明による論理回路試験装置に
よれば、複数の被試験論理回路の間で初期状態に
達するまでの時間に相違があつても、最も遅く初
期状態となる被試験論理回路が初期状態に達する
まで他の被試験論理回路は初期状態を維持しなが
ら待つているため、全ての被試験論理回路を同時
に初期状態にすることができ、したがつてその後
これら複数の被試験論理回路に同時に試験パター
ンを印加して並列に試験をすることができる。

またこの発明では、不良のため特殊パターンを
所定回数加えても初期状態に達しない被試験論理
回路がある場合、その不良の被試験論理回路を検
出し、その影響を除去して、他の被試験論理回路
の初期状態の設定を行ない、試験を続行すること
ができる。この動作を第４図を用いて説明する。
第４図においては被試験論理回路１９が不良であ
り、特殊パターンD₀を繰り返し印加しても初期
状態にならない場合を示している。

被試験論理回路１３は１回目の特殊パターン
D₀により初期状態に達し、比較回路１５より一
致信号を送出するが（103）、被試験論理回路１９
は不良のため初期状態に成らず一致信号が発生し
ない（104）。したがつてフリツプフロツプ３６の
出力（114）は高レベルであり、フリツプフロツ
プ３７の出力（115）は低レベルとなつている。
特殊パターンD₀を所定回数印加してもAND回路
２６から全一致信号（109）が出力されないので
一担初期状態テストを中止し、どの被試験論理回
路が不良であるかを調べるために、端子４６から
読み出し信号１１６を印加する。読み出し信号１
１６によりAND回路３２，３３が開放され、フ
リツプフロツプ３６，３７の出力信号１１４，１
１５に対応した信号１１７，１１８が読み出され
る。これにより被試験論理回路１９が不良である
ことが検出される。

被試験論理回路１９が存在することにより
AND回路２６から全一致信号が得られず、した
がつて他の正常な被試験論理回路の試験ができな
くなることを避けるため、端子４５からマスク信
号１１９が印加される。このマスク信号１１９に
よりAND回路が閉じられて、比較回路２０から
の信号を後段に伝えないようにするとともに、
OR回路３５を経由してAND回路２６に高レベル
を印加する。この状態で再度初期状態テスト信号
１０２を印加して、被試験論理回路１９以外の被
試験論理回路の初期状態の設定を行う。第４図に
おいては１回目の特殊パターンD₀の印加により
被試験論理回路１３が初期状態となり、被試験論
理回路１９と無関係に全一致信号がAND回路２
６から発生される。この全一致信号の立上りによ
りフリツプフロツプ２４がリセツトされてホール
ド回路１６のホールドが解除され、パターン発生
器１１より試験パターンD₁、D₂……、期待値パ
ターンE₁、E₂……が発生されて通常の試験が実
行される。

なお、期待値パターンE1、E2、E3……が発生
されて本来の試験パターンを印加する試験に移つ
た後は、従来例と同様の動作が行われ、本来の良
否試験が行われる。この時、上記の一致検出は無
視され、従つて試験パターンのホールド動作は行
われる事がなく、本来の良否試験に影響は及ぼさ
ない。以上のようにこの発明による論理回路試験
装置によれば全ての複数の被試験論理回路を初期
状態に設定して同時に試験をすることができると
ともに、不良のある被試験論理回路があつてもそ
の影響を除去して試験を実行することができる。
以上の説明では被試験論理回路が２個の場合につ
いて示したが、３個以上の場合であつても同様に
試験をすることができることは明らかである。

【図面の簡単な説明】

第１図は従来の論理回路試験装置の構成を示す
ブロツク図、第２図はこの発明による論理回路試
験装置の一実施例の構成を示すブロツク図、第３
図及び第４図は第２図に示した論理回路試験装置
の動作を説明するためのタイムチヤートである。 １１：パターン発生器、１２，１８：波形整形
回路、１３，１９：被試験論理回路、１５，２
０：比較回路、１６，１７：ホールド回路、１
４：遅延回路、２４，２５，３６，３７：フリツ
プフロツプ。

Claims (1)

1. 【特許請求の範囲】 １ パターン発生器より試験パターンと期待値パ
   ターンを発生し、その試験パターンを被試験論理
   回路に印加して、被試験論理回路から出力される
   データと期待値パターンとを比較することによ
   り、被試験論理回路の良否を判定するようにした
   論理回路試験装置において、 Ａ 被試験論理回路からのデータが期待値パター
   ンと一致したときその被試験論理回路に与えら
   れている試験パターンをホールドするための信
   号を発生するホールド信号発生手段と、 Ｂ 複数の被試験論理回路からのデータの全てが
   期待値パターンと一致したことを示す信号を発
   生する全一致信号発生手段と、 Ｃ その全一致信号発生手段から一致信号が送出
   されるまでの間、上記ホールド信号発生手段か
   らのホールド信号により、期待値パターンと一
   致がとれた被試験論理回路に与えられている試
   験パターンを保持するためのホールド回路と、 Ｄ 個々の被試験論理回路について期待値パター
   ンとの一致または不一致の状態を読み出すため
   の読出手段と、 Ｅ 不良の被試験論理回路からの比較器出力をマ
   スクするためのマスク手段と、 を有し、複数の被試験論理回路を同時に試験する
   ことができるようにしたことを特徴とする論理回
   路試験装置。