JPH11510317A - 電気的に消去可能で直接上書き可能な複数ビット単一セル記憶素子及びそれらで作製されるアレイ - Google Patents

Abstract

(57)【要約】 電気的に作動する記憶素子（３０）は、電気的抵抗値の広い可変範囲、及びその材料の以前の抵抗値に関わりなく、選択された電気シグナルによって前記ダイナミックレンジ内のいかなる抵抗値にも設定されて複数ビット保存能力を有する単一セルを提供する能力を特徴とする特定体積の記憶材料（３６）を具備する。また、記憶素子（３０）は、１）記憶材料（３６）に隣接して堆積させた、外部物質を記憶材料（３６）に侵入することを妨げる拡散障壁として用いられる薄膜層（３４、３８）、好ましくは窒化炭素チタン又は窒化ケイ素チタン、及び２）記憶材料と隔てて堆積させた、アルミニウム電気移動、拡散に対する障壁を提供し、かつアルミニウム界面でのオーム接触を提供するために用いられる薄膜層（３２、４０）、好ましくはＴｉ−Ｗ合金を含む一対のコンタクト（６、８）も具備する。

Description

【発明の詳細な説明】 電気的に消去可能で直接上書き可能な複数ビット単一セル記憶素子及びそれら で作製されるアレイ 関連出願情報 本願は１９９５年３月１９日出願の米国出願０８／４２３，４８４号の一部継 続であり、この米国出願０８／４２３，４８４号は１９９１年１１月７日出願の 米国出願０７／７８９，２３４号、現在の米国特許５，４１４，２７１号の一部 継続であり、この米国出願０７／７８９，２３４号は１９９１年９月３０日出願 の米国出願０７／７６８，１３９号、現在の米国特許５，３３５，２１９号の一 部継続及び１９９１年８月１９日出願の米国出願０７／７４７，０５３号、現在 の米国特許５，２９６，７１６号の一部継続であり、これらの米国出願０７／７ ６８，１３９号及び米国出願０７／７４７，０５３号は各々１９９１年１月１８ 日出願の米国出願０７／６４２，９８４号、現在の米国特許５，１６６，７５８ 号の一部継続である。発明の分野 本発明は、一般には、独自に設計された固体状の、電気的かつ光学的に作動す る、直接上書き可能な、低エネ ルギーの、スイッチングが非常に高速な、非揮発性の、アナログ及び多重レベル 単一セル作動記憶素子、並びにこれらの素子で作製される高密度電気的記憶アレ イに関する。より具体的には、本発明は、記憶素子に不可欠な部分であるコンタ クト層の新規化学組成に関する。背景及び従来技術 オボニック(Ovonic)ＥＥＰＲＯＭは、新規の、所有権が主張されている、高性 能の不揮発性薄膜電子記憶装置である。その利点には、不揮発性のデータの記憶 、高ビット密度の可能性、並びに、その結果としての、その小さなフットプリン ト及び簡潔な２端子装置形状、長期にわたる再プログラミングサイクル有効期間 、低プログラミングエネルギー及び高速度による低コストが含まれる。オボニッ クＥＥＰＲＯＭの情報記憶はアナログ及びデジタルのいずれの形態でも可能であ る。デジタル記憶はバイナリ（記憶セル当り１ビット）又はマルチステート（セ ル当り複数ビット）のいずれであってもよい。この２つのデジタルモードを切り 換えるには僅かな変更を必要とするだけである。本発明の目的のためには“記憶 素子(memory elements)”と“制御素子(control elements)”とは同義語として 用いる。 初期の電気相変化メモリ 電気的に書き込み及び消去が可能な相変化材料（すな わち、一般的な非晶質状態と一般的な結晶状態とを電気的に切り換えることが可 能な材料）を電子的記憶用途に利用する一般的な概念は、例えば、１９６６年９ 月６日発行のＯｖｓｈｉｎｓｋｙの米国特許３，２７１，５９１号及び１９７０ 年９月２２日発行のＯｖｓｈｉｎｓｋｙの米国特許３，５３０，４４１号に開示 されるように、当該技術分野において公知である。これらの特許は両者とも本発 明と同じ譲受人に譲渡されており、両者の開示は参照することによりここに組込 まれる（以下では“Ｏｖｓｈｉｎｓｋｙ特許”と呼ぶ）。 これらのＯｖｓｈｉｎｓｋｙ特許に開示されるように、このような相変化材料 は、一般的な非晶質性の局部的秩序及び一般的な結晶性の局部的秩序の構造的状 態の間で、又は完全な非晶質状態と完全な結晶状態とにわたる全スペクトルを横 切る異なる検出可能な局部的秩序の状態の間で電気的に切り換えることが可能で ある。すなわち、Ｏｖｓｈｉｎｓｋｙ特許は、そのような材料の電気的な切り換 えが完全な非晶質状態と完全な結晶状態との間で生じる必要はなく、むしろ、局 部的秩序の変化を反映して完全な非晶質状態と完全な結晶状態との間のスペクト ル全体にわたる局部的秩序の状態の多様性によって表される“グレースケール(g ray scale)”を生じる漸増刻みであり得ることを説明している。Ｏｖｓｈｉｎｓ ｋｙ特許によって説明される初期材料は、所望であれば、正確に一般的な非晶質 性の局部的秩序と一般的な結晶性の局 部的秩序との２つの構造的状態の間で切り換えて符号化されたバイナリ情報の単 一ビットを記憶及び回復することも可能である。 典型的なパーソナルコンピュータにおいては、記憶装置にはしばしば４つの階 層が存在する。アーカイバル情報は、磁気テープ及びフロッピーディスクのよう な安価で、遅く、記憶容量の高い不揮発性装置に保存される。この情報は、必要 に応じて、より高速でより高価な、しかしながら依然として不揮発性であるハー ドディスク記憶装置に転送される。ハードディスクからの情報は、次に、さらに 高価で、高速の、半導体ダイナミックＲＡＭ（ＤＲＡＭ）装置を使用する揮発性 システム記憶装置に転送される。非常に高速のコンピュータでは、比較的遅いＤ ＲＡＭからデータを取込むのに要する時間によってマイクロプロセッサの速度が 低下しないように、ＤＲＡＭに保存される情報の小部分をより高速でより高価な 揮発性スタティックＲＡＭ（ＳＲＡＭ）装置に出し入れすることさえ行われる。 この記憶装置の階層の間での情報の転送はコンピュータの力の幾らかを奪い、こ の“オーバーヘッド”の必要性は性能を低下させ、そのコンピュータの構成をさ らに複雑にする。しかしながら、現在のこの階層構造の使用は、利用可能な記憶 装置の価格と性能及びコストを最小にとどめながらコンピュータの性能を最適化 する必要性によって決定されるものである。 Ｏｖｓｈｉｎｓｋｙ特許に説明される電気的に消去可 能な相変化記憶装置には、引き続く電気的固体状態記憶装置と同様に、テープ、 フロッピーディスク、磁気もしくは光学ハードディスク、ソリッドステートディ スクフラッシュ、ＤＲＡＭ、ＳＲＡＭ及びソケットフラッシュメモリのような現 在のコンピュータ記憶装置用途の直接かつ不変的な代替物としてそれらを幅広く 使用することの妨げとなる幾つかの制限がある。具体的には、以下のものがこれ らの制限の最も重要なものの代表である：（ｉ）特に局部的秩序がより大きい方 向（結晶化が増大する方向）に切り換える場合の（現在の標準を基準として）比 較的遅い電気的スイッチング速度；（ｉｉ）局部的秩序に検出可能な変化を起こ すのに必要とされる比較的高い入力エネルギーの必要性；及び（ｉｉｉ）（特に 現在のハードディスクドライブメディアと比較しての）記憶情報のメガバイト当 りの比較的高いコスト。 これらの制限のうち最も重要なものは、局部的秩序に検出可能な変化を起こす ため、カルコゲナイド材料の化学的及び／又は電気的結合形態に検出可能な変化 を得るのに必要な比較的高いエネルギー入力である。Ｏｖｓｈｉｎｓｋｙ特許に 説明される電気的記憶材料のスイッチング時間も同様に重要であった。これらの 材料は、典型的には、セット時間（その材料を非晶質状態から結晶状態に切り換 えるのに要する時間）に数ミリ秒の範囲の時間；及びリセット時間（その材料を 結晶状態から非晶質状態に戻すのに要する時間）に約１マイクロ秒を要する。 これらの材料を切り換えるのに要する電気エネルギーは、典型的には、ほぼ１マ イクロジュールの範囲内である。 このエネルギー量は記憶素子の固体状態の行列マトリックスにおける記憶素子 の各々に分配されなければならないことに注意すべきである。このような高エネ ルギーレベルは、個別の記憶素子の各々に関連付けられるアドレス・ライン及び セル分離／アドレス・デバイスに対する大電流搬送要求に転換される。これらの エネルギー要求を考慮すると、当該技術分野における熟練者にとって記憶セル分 離素子の選択は非常に大きな単一のクリスタルダイオード又はトランジスタ分離 装置に限られ、これは、ミクロン規模のリソグラフィの使用を、ひいては記憶素 子の高充填密度を不可能にする。したがって、この材料から製造されたマトリッ クスアレイの低いビット密度が記憶情報のメガバイト当りの高いコストを生み出 す。 アーカイバル不揮発性大容量記憶装置と高速揮発性システム記憶装置との価格 及び性能の差を効果的に狭めることにより、本発明の記憶素子は新規の非階層的 な“万能記憶システム（universal memory system）”を創出することを可能に する能力を有する。本質的に、このシステムにおける全ての記憶装置は低コスト で、アーカイバルかつ高速であり得る。本来のＯｖｓｈｉｎｓｋｙ型相変化電気 的記憶装置と比較して、ここに説明される記憶材料は、長期間の安定性及びサイ クル能力（１０兆(10 trillion)サイクル超）を示しながら、プログラミング 時間で６桁以上の高速性（３０ナノ秒未満）を提供し、かつ使用するプログラミ ングエネルギーは非常に低い（０．１ないし２ナノジュール未満）。また、実験 結果は、素子サイズのさらなる減少がスイッチング速度及びサイクルライフを増 大し得ることを示す。 一般には、カルコゲナイド記憶材料の開発及び最適化は、現在実質的にスイッ チング時間が高速であり、かつセット及びリセットエネルギーが実質的に低い他 の型の固体状態電気的記憶装置と同じ速度では進行していない。これらの他の形 態の記憶装置は、典型的には、幾つかの記憶用途において各記憶ビット当り１つ もしくは２つの固体状態マイクロエレクトロニック回路素子（ビット当り３つも しくは４つものトランジスタ）を用いる。このような固体状態記憶装置における ＥＥＰＲＯＭのような主要“不揮発性”記憶素子は、典型的には、フローティン グゲート電界効果トランジスタ装置である。これは、再プログラム可能性が制限 され、各記憶ビットを保存するため電界効果トランジスタのゲートに対する変更 を保持する。この電荷は時間の経過と共に漏出し得るため、情報がその素子が製 造されるカルコゲナイド材料の実際の原子配置又は電子的構造の変化によって保 存される従来技術の相変化媒体では、情報の保存は本当の非揮発性ではない。こ れらの他の形態の記憶装置が現在市場で受け入れられている。 ＤＲＡＭ及びＳＲＡＭ、揮発性記憶装置、及びフロー ティングゲート構造のような他の“フラッシュ(flash)”装置と対照的に、本発 明の電気的記憶装置においては電界効果トランジスタ装置は必要ではない。実際 、本発明の電気的に消去可能で直接上書き可能な記憶素子は製造するに当り最も 単純な電気的記憶装置であり、薄膜カルコゲナイド材料のモノリス体(monolithi c body)及び分離のための半導体ダイオードに対するただ２つの電気的接触のみ を具備する。その結果、情報の１ビットを保存するために必要なチップの“土地 (real estate)”は非常に小さく、それにより本質的に高密度の記憶チップが得 られる。さらに、以下に説明されるように、個別の記憶セルの各々における複数 ビット保存を用いることにより情報密度をさらに高めることができる。 現在用いられている固体状態の電気的記憶装置は製造に比較的費用がかかり、 そのコストは、典型的には、磁気ディスク保存における記憶容量のビット当りの コストの約８０倍である。他方、これらの固体状態の電気的記憶装置には磁気デ ィスク記憶装置を上回る特定の利点があり、可動部がなく、作動に要する電気エ ネルギーが少なく、転送及び保存が容易であり、かつポータブルコンピュータ及 び他のポータブル電子装置での使用に関してより融通が利き、適応可能である。 実際には、ハードドライブの製造者は、ポータブルコンピュータ分野におけるよ り小さなハードドライブ、そして結局は固体状態記憶装置の使用の急速な成長を 予測している。加えて、こ れらの固体状態記憶装置は、所望の記憶位置にアクセスするための適正なデータ 追跡を行うのにディスクヘッドの物理的な移動を要するディスクタイプとは対照 的に、通常真のランダムアクセスシステムである。しかしながら、このような利 点にもかかわらず、固体状態の電気的に消去可能な記憶装置の高コストがそれら が現在磁気記憶システムによって支配されている市場の実質的なシェアを占める ことを妨げている。固体状態の電気的に消去可能な記憶装置は潜在的により少な いコストで製造することが可能ではあるが、これらの装置の全体的な価格対性能 比はそれらにとっては磁気ディスクシステムを完全に置き換えるには不十分であ る。 近年開発された記憶装置は金属−非晶質シリコン−金属（ＭＳＭ）電気的記憶 スイッチである。Ｒｏｓｅら、“Ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ Ａｎａ ｌｏｇｕｅ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅｓ”、Ｊｏｕｒｎａｌ ｏｆ Ｎｏｎ −Ｃｒｙｓｔａｌｌｉｎｅ Ｓｏｌｉｄｓ 、１１５（１９８９）、ｐｐ．１６８ −７０及びＪａｊｔｏら、“Ｑｕａｎｔｉｚｅｄ Ｅｌｅｃｔｒｏｎ Ｔｒａｎ ｓｐｏｒｔ ｉｎ Ａｍｏｒｐｈｏｕｓ−Ｓｉｌｉｃｏｎ Ｍｅｍｏｒｙ Ｓｔ ｒｕｃｔｕｒｅｓ”、Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ、第６ ６巻、第１４号、１９９１年４月８日、ｐｐ．１９１８−２１を参照のこと。こ のＭＳＭスイッチは明確に選択された金属コンタクトをｐ型非晶質シリコン（ａ −Ｓ ｉ）薄膜のいずれかの側面に堆積させることにより製造される。金属コンタクト 材料の選択の重要性は後に論じる。ＭＳＭ記憶スイッチは、１−５ボルトの電圧 パルスに対して比較的高速（１０−１００ｎｓ）のアナログスイッチング挙動を 示し、それにより非揮発性の様式でそれらを設定することが可能な約１０³ない し約１０⁶オームの範囲の抵抗が得られるものとして開示されている。当該技術 分野における熟練従事者には容易に明らかであるはずであるが、Ｒｏｓｅら及び ＨａｊｔｏらのＭＳＭ記憶スイッチは本発明の記憶素子の電気的スイッチング特 性に類似する電気的スイッチング特性（すなわち、時間、エネルギー及び得られ る装置抵抗）を示すものの、これらの間には実際には大きな作動上の相違が存在 する。 電気的スイッチングの最も大きな相違は、ＭＳＭ記憶スイッチが直接上書きで きないことにある。すなわち、ＭＳＭスイッチは、最初に消去する（指定された 出発抵抗、すなわち“出発状態”に設定する）ことなく抵抗値のアナログレンジ における一方の抵抗値からそのレンジのいかなる抵抗値へも直接双方向に調整す ることはできない。より具体的には、ＭＳＭスイッチは最初に高抵抗状態（消去 済み）に設定しなければ、そのアナログレンジ内の別の抵抗値に設定することは できない。これとは対照的に、本発明の記憶素子はそのレンジの別の抵抗値に設 定する前に消去する必要がない。すなわち、それらは直接上書きされる。 Ｒｏｓｅら及びＨａｊｔｏらのＭＳＭ記憶スイッチと本発明の電気的記憶素子 との間に存在する電気的スイッチング特性の別の大きな相違は、ＭＳＭスイッチ の両極性挙動である。Ｒｏｓｅらによって開示されるように、ＭＳＭスイッチは 、書き込みに用いられるパルスからの逆極性の電気パルスを用いて消去しなけれ ばならない。この印加されるパルスの極性の逆転は、本発明の記憶素子には、そ れがデジタルスイッチングに用いられようとアナログスイッチングに用いられよ うと必要ではない。 これらのＭＳＭスイッチと本発明の記憶素子との電気的スイッチング特性の相 違は、単にこれらの素子を構築する材料の相違に起因するにとどまらない。これ らの相違は、これらの２つの装置の作動の物理学的挙動を特徴付けるスイッチン グ機構の根本的な相違を示す。上でほのめかされ、前述の論文に開示されるよう に、ＭＳＭ記憶スイッチの電気的スイッチング特性は、そのコンタクトが製造さ れる特定の金属（１種もしくは複数）に決定的に依存する。これは、これらのＭ ＳＭスイッチが、少なくとも１つのコンタクトからの金属がスイッチ本体に移送 されてその統合部分として形成される非常に活動的な“形成”プロセスを必要と するためである。このプロセスにおいて、複数の（Ｒｏｓｅらの論文の図１から 少なくとも１５）の漸増する３００ナノ秒、５−１５ボルトのパルスがスイッチ の形成に用いられる。Ｒｏｓｅらは次のように述べている：“．．．この装置の Ｘ線微小 分析研究を行い、頂部電極材料がａ−Ｓｉのフィラメント状領域に埋め込まれて いることが見出されている。これは、頂部金属がフィラメント内に分配され、ス イッチングの機構において役割を果たす可能性があることを示唆する．．．”ま た、Ｒｏｓｅらは、利用可能な抵抗値の可変範囲(dynamic range)がその上部電 極コンタクトが製造される金属によって決定されることも明確に見出している。 Ｒｏｓｅらが述べるように、その値は完全に頂部コンタクトに依存し、かつ底部 の金属被覆(metallisation)とは完全に無関係であり、すなわち、底部電極に関 わらずＣｒ頂部電極装置は常にデジタルであり、Ｖ頂部電極装置は常にアナログ であることが見出されている。電気的なスイッチングが生じるのはこの金属フィ ラメント状領域内であり、このａ−Ｓｉへの金属の質量移動なくしてはスイッチ ングは生じない。Ｈａｊｔｏらの論文を参照のこと。それらとは完全に対照区別 して、本発明の記憶素子は、高速、低エネルギー、アナログ、直接上書き、記憶 スイッチングを達成するのに薄膜記憶素子へのコンタクト材料の移動を必要とし ない。実際には、本発明の記憶素子の製造においては、その電極のいずれかから 活性カルコゲニド材料への金属の拡散を防止するのに大きな注意が払われる。 Ｒｏｓｅら及びＨａｊｔｏらの前述の分析から、いかに想像をめぐらせたとし ても、ＭＳＭ記憶スイッチが自由電荷濃度のモジュレータとして適格ではないこ とは明 らかであるはずである。むしろＭＳＭ記憶スイッチは、調製されたスイッチが電 流の流れを制御するのに用いられるのとほとんど同じ方法で抵抗率の範囲を得る ため、単純に、非晶質シリコン材料を通過するフィラメント状金属の経路の創出 に依存する。伝播経路が確立され、その直径はそれらの抵抗値を変化させるため に増大又は減少させることが可能である。フェルミ水準位の移動はこのスイッチ ングプロセスには関与しない。この作動を説明するのに半導体材料の活性の変化 を引き合いに出す必要はない。孤立非結合電子対の原子規模の移動は存在しない 。結晶サイズ及びそれらの表面対容量比は重要ではない。しかしながら、最も重 要なことは、Ｒｏｓｅら及びＨａｊｔｏらにとっては彼らの記憶材料のセルに保 存されている情報を直接上書きすることができないということである。ＭＳＭス イッチでは、新しい情報を書き込み可能とするには保存された情報を消去するこ とが求められる。本発明の記憶素子が試験の終了前に失敗することなく１０兆サ イクルを上回ってサイクルを繰り返したのに対して、彼らのＭＳＭスイッチが１ ００万サイクルに制限されるとＲｏｓｅらが断言していることは驚くことではな い。 簡単に述べると、本発明以前に開発された固体状態記憶システムには、それが 製造されている材料に関わらず、安価で、容易に製造可能で、不揮発性で、低入 力エネルギーを用いて電気的に書き込み可能かつ直接消去可能（ 上書き可能）で、（グレースケールを有する）単一セルにおける複数ビット保存 が可能であり、かつ非常に高い充填密度が可能であるものはない。以下に説明さ れる記憶システムは、それが既知の記憶システムの全ての欠点に取り組むため、 現在市場に存在する事実上全ての型のコンピュータ記憶装置の万能的な代替物と しての広範囲の用途を直ちに見出すであろう。さらに、本発明の記憶装置は全て の薄膜形式で製造することが可能であるため、高速、高密度神経網、及び人工知 能用途のための三次元アレイが可能である。したがって、本発明の記憶システム は、その多層、三次元アレイが提供する情報保存が大量で、迅速にアドレスする ことが可能であり、その結果保存された情報から学習することが可能となること から、神経網及び人工知能システムに比類なく適用することができる。 上述の論考から、本発明の記憶装置のスイッチング速度及びエネルギー要求の 量的な変化が、従来技術の相変化記憶装置と比較した場合、それらの記憶装置が 調節可能な半導体材料の全く新しい種類を定義することを示すことは明らかであ る。加えて、従来技術には、本発明の記憶素子の直接上書き、広い可変範囲(dyn amic range)及び複数ビット保存能力(multibit storage capability)に類似する ものはない。 通常の熟練技術者には当然明白であるはずであるが、フラッシュＥＥＰＲＯＭ 市場に取り組み、万能的な記憶 装置として真剣に考慮されるためには、記憶素子が真に不揮発性であることが不 可欠である。これは、その記憶素子が複数ビット保存能力を有することが謳われ ている場合にはより重要である。設定抵抗値が失われ、又は時間の経過と共に大 きく変化することが見出されただけでもそこに保存される情報は破壊され、ユー ザはその記憶装置のアーカイバル能力に対する信頼を無くし、その技術は全ての 信用を失う。 設定抵抗値の安定性に加えて、万能的な記憶装置に要求される別の重要な要素 は低スイッチング電流である。これは、ＥＥＰＲＯＭが大規模アーカイバル保存 (large scale archival storage)に用いられる場合非常に重要である。この様式 で用いられた場合、ＥＥＰＲＯＭは現在のコンピュータシステムの（磁気もしく は光学ハードドライブのような）機械式ハードドライブに取って代わる。この通 常の機械式ハードドライブのＥＥＰＲＯＭ“ハードドライブ”での置き換えの主 な理由の１つは、機械的なシステムの比較的大きな電力消費の低減である。ラッ プトップコンピュータの場合機械式ハードディスクドライブがそこで最も電力を 消費するものの１つであるため、これは特に関心の高いものである。したがって 、この電力負荷を低減し、それにより電池の充電当りのコンピュータの使用時間 を実質的に増やすことには特に利点がある。しかしながら、機械式ハードドライ ブに取って代わるＥＥＰＲＯＭのスイッチングエネルギー要求が 高い（したがって、電力要求が高い）場合には、電力の節約は筋の通らないもの となり、あるいはせいぜい非現実的なものとなる可能性がある。したがって、万 能的な記憶装置と目されるＥＥＰＲＯＭは低スイッチングエネルギーを必要とす る。 ＥＥＰＲＯＭ万能記憶装置のさらに別の要件は、そこに保存される情報の高い 熱安定性である。今日のコンピュータ、特にパーソナルコンピュータは、日常的 に高温に晒される。これらの高温は、電源又は他の熱生成内部部品からのような 内部で発生した熱によって生じることがある。また、これらの高温は、熱性気候 におけるコンピュータの使用又は直接もしくは間接的に正常温度よりも高温に加 熱する環境におけるコンピュータの保管のような環境的要素によって引き起こさ れることもある。温度上昇の原因がなんであろうと、現在のコンピュータの記憶 システム、特に“ハード”又はアーカイバル記憶装置は比較的高温であっても熱 的に安定でなければならない。この熱安定性がなければデータの損失が生じ、そ れが前述の信用の喪失につながる可能性がある。 ＥＥＰＲＯＭ万能記憶装置のさらに別の要件は長期間の書き込み／消去サイク ルライフである。ＥＥＰＲＯＭでは、全てのアーカイバル記憶装置の場合と同様 に、サイクルライフは消費者の信用と支持において重要な役割を果たす。記憶装 置のサイクルライフが短すぎる場合、消費者は貴重なデータを失うことを恐れて この装置を使 用することを敬遠するであろう。ＥＥＰＲＯＭがコンピュータの主記憶装置又は 表示記憶装置の代替物として、すなわち、ＤＲＡＭ、ＳＲＡＭ又はＶＲＡＭの代 替物として用いられる場合、長期間のサイクルライフに対する要求はより決定的 なものである。主及び表示記憶装置はコンピュータの最も頻繁に書き込み／消去 されるデータ保存領域である。常に新しいコンピュータプログラムがロードされ 、そのコンピュータの主記憶装置の一部は消去され、再書き込みされる。コンピ ュータプログラムが実行される間、そのコンピュータの主記憶装置の一部は絶え ずサイクルが繰り返されている。コンピュータモニタの表示は常に変化し、表示 記憶装置の一部はサイクルを繰り返す。コンピュータの主及び表示記憶装置の代 わりに用いられるＥＥＰＲＯＭに比較的長期の書き込み／消去サイクルライフが ない場合、これらの記憶装置を頻繁に置き換える必要が生じる。これは消費者に 過剰のコストを強いることになり、したがって、消費者の信用を失うことになる 。 本発明の設計及び製造において考慮を要する重要な事項はカルコゲナイド記憶 材料への金属電極材料の拡散及び電気移動を防止することであることは前に述べ た。前出のオボニックＥＥＰＲＯＭの態様はカルコゲナイド記憶材料の頂部及び 底部に隣接して堆積させた２つの炭素の薄膜層を有していた。この炭素によって 果たされる重要な役割は、外部材料がカルコゲナイドに侵入するのを 妨げる拡散障壁としてのものである。良好な拡散障壁特性を有するものの、特定 の半導体製造技術で材料として用いられた場合、炭素は残念なことに幾つかの問 題を提示する。例えば、スパッタ堆積プロセスで炭素ターゲットを用いる場合、 炭素粒子は装置及び機器汚染の源となる可能性がある。また、炭素が乾燥レジス ト・ストリッププロセスを受ける半導体装置の一部である場合、露出した炭素層 がフォトレジスト材料の除去に用いられるのと同じ酸素プラズマによって取り除 かれる可能性があり、これがこのプロセスを不適切なものとする。このような問 題のため、炭素は、半導体業界では装置製造のための良好な材料としては受け入 れられていない。したがって、適正なオボニックＥＥＰＲＯＭ装置の作動に必要 な特性を有しつつ、最新半導体加工技術により適合する適切な代替材料を見出す 必要性が存在している。発明の要約 ここには、スイッチング電流に対する要求(switching current requirement) が低減し、かつそこに保存されるデータの熱安定性が高い、根本的に新規の固体 状態、直接上書き可能、電子的、非揮発性、高密度、低コストの容易に製造可能 な単一セル記憶素子(single cell memory elements)が開示される。これらの記 憶素子は、著しく低減したエネルギーレベルで従来のカルコゲナイド記憶材料よ り数桁速い(orders of magnitude higher)ス イッチング速度を示す比類のない種類のカルコゲニド記憶材料を利用する。本発 明の記憶素子及びアレイが形成されるこの新規記憶材料は、種々のパルス電流、 電圧及び持続時間の電気入力信号によって、選択的かつ繰り返し確立できる局部 的原子(local atomic)及び／又は電子(electronic)秩序(order)の、安定で真に 不揮発の、検出可能な配置、によってとりわけ特徴づけられる。したがって本発 明の記憶装置は、少なくとも２つの安定な設定が得られるように異なる局部的秩 序(local order)の原子及び／又は電子配置の間で切り換えることが可能である 。ここに開示される記憶素子によって可能になったスイッチング速度及びスイッ チングエネルギーにおける数桁の改善(orders of magnitude of improvement)は 単に増大したものではなく、むしろ従来可能であると考えられているものを上回 る根本的な改善を示すものである。 ここに説明される記憶材料に対する理論は現在研究中であるが、これまで提唱 されてきた理論はこの観測された驚くべき電気的スイッチング挙動を説明はしな い。具体的には、主題の半導体材料は、多くの電気的に検出可能な状態の間を、 ナノ秒の期間で、ピコジュールのエネルギーの入力を用いて切り換えることが可 能である。この主題の記憶材料は、真に不揮発性であり、周期的なリフレッシュ 信号を必要とすることなく、この記憶セルによって保存された情報の完全性を維 持しながら、ほとんど無限にサイクルを繰り返すこと（書き込み及び再書き 込み）ができる。この主題の記憶材料は、直接上書きすることが可能であり、（ フェロエレクトリック及び他のフラッシュ記憶システムで必要とされるように） 所定の記憶素子の組に保存された情報を変更するために他の記憶素子に保存され た情報を消去する必要がない。 本発明の一態様は、電気的に作動する、直接上書き可能な、複数ビット、単一 セル記憶素子を具備するものである。この記憶素子は、その単一セル記憶素子を 定義する特定の容量の記憶材料を含む。この記憶材料は、（１）広い可変範囲の 電気抵抗値と、（２）該単一セルを複数ビット保存能力を備えて提供するための 、選択された電気入力信号に応答して該可変範囲(dynamic range)内の複数の抵 抗値のうちの１つを設定される能力と、（３）該材料の以前の抵抗値に関わらず 、選択された電気信号により、少なくとも１つのフィラメント部(filamentary p ortion)を該可変範囲(dynamic range)内のいかなる抵抗値にも設定する能力とを 特徴とする。 またこの記憶素子は、該記憶素子を前記可変範囲内の選択された抵抗値に設定 する電気入力信号を供給するための、２つの間隔を置いて配置された電気的コン タクト層を具備する。電気的コンタクト層の各々は、前記記憶材料に隣接して堆 積させた薄膜層を具備する。この隣接薄膜層の少なくとも１つは、Ｔｉ、Ｖ、Ｃ ｒ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ及びそれらの混合物もしくは合金からな る群より選択される１種もしくはそれ以上の 元素を、Ｂ、Ｃ、Ｎ、Ｏ、Ａｌ、Ｓｉ、Ｐ、Ｓ及びそれらの混合物もしくは合金 からなる群より選択される２種もしくはそれ以上の元素との組み合わせで含んで なる。好ましくは、この隣接薄膜コンタクト層の少なくとも１つは窒化炭素チタ ン(titanium carbonitride)又は窒化ケイ素チタン(titanium siliconitride)を 含んでなる。 間隔を置いて配置されるコンタクトの各々は、好ましくは、記憶材料から隔て て堆積させたさらなる薄膜層を具備する。この遠隔薄膜層はＴｉ、Ｗ、Ｍｏ及び それらの混合物もしくは合金からなる群より選択される１種もしくはそれ以上の 元素を含んでなる。好ましくは、遠隔薄膜層の各々は、Ｔｉ及びＷを含んでなる 合金である。 本発明の他の態様及び特徴は、それらの他の利点及び目的と共に、特に添付の 図面と組み合わせた場合、以下の発明の詳細な説明に説明されてそこから明らか となるであろう。図面の簡単な説明 図１は単一記憶素子の断面図である。 図２は複数の記憶素子の可能なレイアウトの上面図であり、素子がどのように 一組のＸ−Ｙアドレス線に接続するのかを示す。 図３は図２の記憶素子の模式図であり、さらに、ダイオードのような単独の素 子が互いに電気的に分離されている装置の各々と記憶素子に関して直列の状態で どのように接続するのかを示す。 図４は、アドレス／ドライバ／デコーダが作動するように搭載されている統合 回路チップと電気的に通信する状態で配置されている、図１に示される本発明の 記憶マトリックスが統合されている単結晶半導体基板を説明する模式図である。 図５は、本発明の記憶素子が製造されるＧｅ：Ｓｂ：Ｔｅ合金系の三元状態図 であり、この状態図はこれらの元素の様々な混合物が急速固化の際に分離する多 相の幾つかを示す。 図６は、図６のＧｅ−Ｓｂ−Ｔｅ系の３つの三元合金の原子構造成層を、この 系の非等方性構造を説明するために二元Ｇｅ−Ｔｅの原子構造と共に示す。 図７は、窒化炭素チタンを含んでなる頂部隣接コンタクト層及び炭素を含んで なる底部隣接コンタクト層を有する記憶素子のサイクリング特性を示すデータの グラフである。 図８は、窒化ケイ素チタンを含んでなる頂部隣接コンタクト層及び炭素を含ん でなる底部隣接コンタクト層を有する記憶素子のサイクリング特性を示すデータ のグラフである。 図９は、窒化炭素チタンを含んでなる頂部隣接コンタクト層を有する記憶素子 の多重状態能力（すなわち、抵抗の可変範囲内で複数の抵抗レベルに設定するこ とができる記憶素子の能力）を示すデータのグラフである。 図１０は、４種類の異なる抵抗値を有する窒化炭素チタン材料を含んでなる頂 部隣接コンタクト層を具備する記憶装置の設定及び復元抵抗値を示すデータのグ ラフである。発明の詳細な説明 広範囲のカルコゲナイド材料から製造される消去可能な電気的記憶装置は、非 晶質状態から結晶状態に切り換えられた材料のような相変化を可能にする、その 材料内の特定の原子種の移動によって説明される構造的な変化を用いている。例 えば、約８０％ないし８５％のテルル及び約１５％のゲルマニウムを、各々約１ ないし２％の少量の他の特定元素例えばイオウ及びヒ素などと共に含むもの、の ようなテルル及びゲルマニウムで形成される電気的に切り換え可能なカルコゲナ イド合金の場合、そ のより秩序付けられた、すなわち結晶性の状態は、典型的には、記憶材料の切り 換え可能な細孔(pore)内での導電性が非常に高い結晶性Ｔｅフィラメントの形成 を特徴としていた。このような従来の材料の典型的な組成は、例えば、Ｔｅ₈₁Ｇ ｅ₁₅Ｓ₂Ａｓ₂又はＴｅ₈₁Ｇｅ₁₅Ｓ₂Ｓｂ₂である。Ｔｅはその結晶状態において導 電性が高いため、非常に低い抵抗状態はより秩序付けられた、すなわち結晶性の 状態のＴｅフィラメントによって確立されていた。この抵抗は、秩序が劣る、あ るいは非晶質状態の細孔の抵抗より数桁低い。 しかしながら、結晶状態の導電性Ｔｅフィラメントの形成は、非晶質状態の原 子配置から結晶性Ｔｅフィラメント状態の新しい局部的に密集した(locally con centrated)原子配置へのＴｅ原子の移動(migration)を必要とした。同様に、カ ルコゲナイドフィラメント状材料が非晶質状態に戻された場合、結晶性フィラメ ントに析出したＴｅはそのフィラメントの局部的に密集した形態から非晶質状態 の原子配置へと材料内を移動する必要があった。この非晶質状態と結晶状態との 間での原子の移動、拡散又は再配置は、各々の場合において、その移動に十分な 長さの保持もしくは滞留時間を要し、そのため必要とされるスイッチング時間及 びエネルギーが比較的大きいものとなった。 本発明者らは、新種のカルコゲナイド半導体材料に基づく、根本的に異なる型 の電気的に消去可能で直接上書 き可能な記憶装置に必要とされるスイッチング時間及びエネルギー入力の両者の 顕著な減少を見出している。さらに、このカルコゲナイド材料は、広い可変範囲 の安定状態で、著しく低いエネルギー入力を用いての、著しく高速の切り換えを 提供する。そのため、この新規に見出された種類の材料は改良された電気的記憶 素子の製造に用いることができる。 具体的には、この記憶材料は、様々な抵抗値の電気的に検出可能な状態を、ナ ノ秒の時間で、ピコジュールのエネルギー入力を用いて切り換えることができる （最小スイッチング速度及び最小エネルギー要求は未だ確かめられていないが、 本願の出願時の実験データはこの電気的記憶装置を１ナノ秒という短さのプログ ラミングパルスで（最適化されてはいないとしても）調整できることを示してい る）。この記憶材料は不揮発性であり、周期的なリフレッシュ信号を必要とする ことなく、記憶セルによって保存された情報の完全性を（選択されたエラーのマ ージ内で）維持する。記憶用途に指定されているこれまでの多くの他の半導体材 料及びシステムと対照的に、本発明の半導体記憶材料及びシステムは直接上書き 可能であり、その結果、保存されている情報を変更するために個々の記憶素子を 消去する（指定された出発点に設定する）必要がない。あらゆる異なる抵抗値へ の著しく高速かつ低エネルギーの切り換えは、この切り換えがこのスイッチング 材料の大量の原子再配置を必要とすること なく生じるという事実に起因する可能性がある。 この記憶材料は複数の構成原子状元素から形成され、その各々は記憶材料の全 体積にわたって存在する。この複数の構成原子状元素は、好ましくは、少なくと も１種のカルコゲン元素を含み、かつ少なくとも１種の遷移金属元素を含んでい てもよい。ここで用いられる“遷移金属”という用語には、２１ないし３０、３ ９ないし４８、５７及び７２ないし８０の元素が含まれる。より好ましくは、記 憶材料の体積を形成する構成原子状元素は、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐ ｂ、Ｓｎ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ及びそれらの混合物もしくは合金からなる群 より選択される元素を含む。より好ましくは、遷移金属元素はＣｒ、Ｆｅ、Ｎｉ 及びそれらの合金の混合物を含み、カルコゲン元素はＴｅ及びＳｅを含む。最も 好ましくは、遷移金属はＮｉである。このような多元素系の具体的な例は、Ｎｉ 及び／又はＳｅを含む又は含まない、Ｔｅ：Ｇｅ：Ｓｂ系について以下に説明さ れている。 プログラミングが遂行される方式の説明に関わりなく、本発明は、従来単一記 憶素子では利用することができなかった価値の高い電気的スイッチング特性の組 み合わせを提供する。 記憶装置の製造に用いられる具体的な半導体合金は、“孤立電子対(lone pair )”電子の存在が特に注目されるカルコゲニド元素を含む。したがって、利用可 能な化学結合配置におけるこれらの孤立電子対電子の効果を論 じる必要がある。簡単に述べると、孤立電子対は、典型的には結合に関わらない 原子の最外殻の電子対である。このような孤立電子対電子は構造的及び化学的に 重要である。これらは、他の孤立電子対や結合配置に関わる隣接電子対に強力な 反発力を及ぼすことにより、分子の形状及び結晶格子構造に影響を与える。孤立 電子対電子は第２の核種によって結合領域に拘束されることがないため、低エネ ルギーの電子遷移に影響を及ぼし、かつ寄与し得る。Ｏｖｓｈｉｎｓｋｙによっ て最初に指摘されたように、孤立電子対は１つ及び３つの中心結合(center bond ing)を有する可能性があり、Ｋａｓｔｎｅｒ、Ａｄｌｅｒ及びＦｒｉｓｃｈｅに よって示されるようにこれらには原子価の異なる対(valence alternation pairs )がある。 具体的には、ここに説明されるテルル合金は孤立電子対状態で形成された原子 価結合を有する。Ｔｅには４個のｐ殻電子が存在し、Ｔｅ原子がｐ殻のこれらの 結合電子のうちの２個によって化学的に結合するため、他の２個の外殻電子（孤 立電子対）は結合には利用されず、そのため系の原子エネルギーを実質的に変化 させることはない。これに関して、最も外側の充足分子軌道がその孤立電子対電 子を含む軌道であることに注意されたい。これは、テルル及びゲルマニウム原子 の完全な化学量論的結晶において、その結晶が形成されている格子内に幾らかの 内部歪がかかる際、原子価結合が広がり、その後フ ェルミ水準から外れることになる位置に向けて上方に移動する可能性があるため 重要である。しかしながら、ＴｅＧｅ結晶は元来“自己補償性”であり、すなわ ち、この結晶は優先的にＴｅに富む（約５２％のＴｅ及び４８％のＧｅ）組成を とろうとする。化学量論的な結晶は面心立方であるが、最小量のエネルギーを加 えることで、この結晶はそのＧｅ及び／又はＳｂの原子価数を増大させることに より菱面体格子構造をとることができる。この材料のエネルギー状態を低下させ 、フェルミ水準を原子価結合に向けて移動させる原因となるのは、ＴｅＧｅ合金 中の格子歪を低減することが可能な、結晶格子構造内でのこの原子価の生成であ る。 これは、完全に予測するものではないとしても原子の挙動の説明を得るために 局部的秩序の非晶質モデルを短距離局部的秩序モデルの上に重ね合わせる必要が ない場合、受け入れることができるものである。この材料の非晶質での性質を考 慮した場合、捕獲された荷電担体の再結合中心の深さが帯域末端から大きく隔た った深さであるのに対して、帯域の裾の欠乏状態の密度がその帯域末端に最も隣 接することに注意されたい。これらの深いトラップと裾の状態が存在することに より、フェルミ水準と帯域末端との間の中間的な安定抵抗値の可能性が説明され る。理論に関わりなく、完全に結晶化している場合、本発明の半導体材料は金属 様導電性を示す変性半導体である。 さらに、半導体及び記憶材料の塊として存在する結晶体のサイズは比較的小さ く、好ましくは約２０００Å未満、より好ましくは約５０Åないし５００Å、最 も好ましくは約２００Åないし約４００Åのオーダーであるものと信じられる。 さらに、これらの結晶体は非晶質性外皮に取り巻かれているものと信じられ、こ の非晶質性外皮は、異なる抵抗値（導電性）として検出可能なその材料の多くの フェルミ水準位の急速な形成と、その材料を容易に、かつ繰り返し設定すること が可能なこれらの検出可能な抵抗値の間での遷移に求められるエネルギーの低さ に貢献し得るものである。 また、本発明の微結晶材料から製造された２又は３のターミナル半導体装置の スイッチング特性の調整が繰り返しかつ検出可能な抵抗値を生じ得るように制御 することができることも見出されている。本発明の材料を低エネルギー入力信号 で（フェルミ水準位によって決定される）所望の導電性に迅速に設定するために は、この材料が少なくとも２つの異なるフェルミ水準位で安定に（又は長期間持 続する準安定状態で）存在し得ることだけが必要であることが見出されている。 このフェルミ水準位は、実質的に定常的な帯域ギャップではあるものの異なる電 導性であることを特徴とするものである。上述のように、比較的小さな結晶体サ イズが検出可能な抵抗値の間での迅速な遷移に貢献し得ることも信じられる。 本発明の半導体材料の特徴の１つは、単位体積当りよ り多くかつより小さな結晶体を形成しようとする傾向である。本発明の態様とし て代表的な材料の最も広い優先範囲の結晶体サイズは約２０００Åをはるかに下 回り、一般に従来の材料の特徴である約２，０００Åないし５，０００Å範囲を 下回ることが見出されている。結晶体サイズは、ここでは、結晶体の直径、又は それらの結晶体が球形でない場合の直径に等しいそれらの“特有寸法(character istic dimension)”の直径として定義される。 本発明の基準に合致するＴｅＧｅＳｂ材料クラスの高抵抗状態における組成は 、一般に、従来の電気的に消去可能な記憶材料におけるものに対して実質的に低 いＴｅ濃度を特徴とすることが決定されている。実質的に改善された電気的スイ ッチング性能特性を示す組成物の１つにおいて、析出したものとしてのその材料 中のＴｅの平均濃度は７０％を大きく下回り、典型的には約６０％を下回り、一 般的な形態において約２３％ないし約５８％のＴｅ、最も好ましくは約４０％な いし約５８％のＴｅという低い範囲であった。Ｇｅの濃度は約５％を上回り、一 般には５０％未満にとどまりつつ、その材料中で最低で約８％ないし約３０％の 平均値の範囲であった。この組成における残りの主要構成元素はＳｂであった。 ここで与えられるパーセンテージは、合計で構成元素の原子１００％になる原子 パーセンテージである。したがって、この組成はＴｅ_aＧｅ_bＳｂ_100-(a+b)と特 徴付けることができる。これらの三元Ｔｅ−Ｇｅ−Ｓｂ合金は、さら に良好な電気的特徴を有するさらなる記憶材料を開発するための有用な出発物質 である。 Ｔｅ：Ｇｅ：Ｓｂの三元状態図を図５に示す。Ｔｅ、Ｇｅ及びＳｂの様々な混 合物から溶融物を調製した。これらの調製物は、急速固化により複数の相に分離 した。これらの急速固化溶融物の分析により、１０種類の異なる相（１つの急速 固化溶融物中に全てが存在するわけではない）の存在が示された。これらの相は 、元素Ｇｅ、Ｔｅ及びＳｂ、二元化合物ＧｅＴｅ及びＳｂ₂Ｔｅ₃並びに５種類の 異なる三元相である。全ての三元相の元素組成は擬似二元ＧｅＴｅ−Ｓｂ₂Ｔｅ₃ ライン上に乗り、図５に示される三元状態図上に参照符号Ａ、Ｂ、Ｃ、Ｄ及びＥ で示されている。これらの５種類の三元相における元素の原子比を表１に示す。 図５のより詳細な説明は以下で行なわれている。 本発明の新規記憶素子は特定容積の記憶材料を含み、該記憶材料は、好ましく は、少なくとも１種のカルコゲンを含み、かつ１種もしくはそれ以上の遷移金属 を含んでいてもよい。遷移金属を含む記憶材料は、Ｔｅ−Ｇｅ−Ｓｂ三元系にお ける我々の記憶材料の元素的に変形された形態である。すなわち、元素的に変形 された記憶材料はＴｅ−Ｇｅ−Ｓｂ記憶合金の変形された形態を構成する。この 元素的な変形は、Ｓｅのようなさらなるカルコゲン元素と共に、もしくはこれな しで、遷移金属を基本Ｔｅ−Ｇｅ−Ｓｂ三元系に混合することにより達成される 。一般には、この元素的に変形された記憶材料は２つの範疇に入る。 第１は、Ｔｅ、Ｇｅ、Ｓｂ及び遷移金属を（Ｔｅ_aＧｅ_bＳｂ_100-(a+b)）_cＴＭ_100-c の比で含む記憶材料であり、 ここで下付文字は合計で構成元素１００％となる原子パーセンテージであり、Ｔ Ｍは１種もしくはそれ以上の遷移金属であり、ａ及びｂは基本Ｔｅ−Ｇｅ−Ｓｂ 三元系について上に説明される通りであり、かつｃは約９０ないし約９９．５％ である。この遷移金属には、Ｃｒ、Ｆｅ、Ｎｉ及びそれらの合金の混合物が好ま しく含まれ得る。この系に包含される記憶材料の具体的な例には、（Ｔｅ₅₆Ｇｅ₂₂ Ｓｂ₂₂）₉₅Ｎｉ₅、（Ｔｅ₅₆Ｇｅ₂₂Ｓｂ₂₂）₉₀Ｎｉ₁₀、（Ｔｅ₅₆Ｇｅ₂₂Ｓｂ₂₂ ）₉₅Ｃｒ₅、（Ｔｅ₅₆Ｇｅ₂₂Ｓｂ₂₂）₉₀Ｃｒ₁₀、（Ｔｅ₅₆Ｇｅ₂₂Ｓｂ₂₂）₉₅Ｆｅ₅ 、（Ｔｅ₅₆Ｇｅ₂₂Ｓｂ₂₂）₉₀Ｆｅ₁₀、（Ｔｅ₅₆Ｇｅ₂₂Ｓｂ₂₂）₉₀Ｎｉ₅Ｃｒ₅、（ Ｔｅ₅₆Ｇｅ₂₂Ｓｂ₂₂）₉₀Ｎｉ₅Ｆｅ₅、（Ｔｅ₅₆Ｇｅ₂₂Ｓｂ₂₂）₉₀Ｃｒ₅Ｆｅ₅等が 含まれる。 第２は、Ｔｅ、Ｇｅ、Ｓｂ、Ｓｅ及び遷移金属を（Ｔｅ_aＧｅ_bＳｂ_100-(a+b) ）_cＴＭ_dＳｅ_100-(c+d)の比で含む記憶材料であり、ここで下付文字は合計で構 成元素１００％となる原子パーセンテージであり、ＴＭは１種もしくはそれ以上 の遷移金属であり、ａ及びｂは基本Ｔｅ−Ｇｅ−Ｓｂ三元系について上に説明さ れる通りであり、ｃは約８０ないし９９％であり、かつｄは約０．５ないし１０ ％である。この遷移金属には、Ｃｒ、Ｆｅ、Ｎｉ及びそれらの合金の混合物が好 ましく含まれ得る。この系に包含される記憶材料の具体的な例には、（Ｔｅ₅₆Ｇ ｅ₂₂Ｓｂ₂₂）₉₀Ｎｉ₅Ｓｅ₅、（Ｔｅ₅₆Ｇｅ₂₂Ｓｂ₂₂）₈₀Ｎｉ₁₀Ｓｅ₁₀、（Ｔｅ₅₆ Ｇｅ₂₂Ｓｂ₂₂）₉₀Ｃｒ₅Ｓｅ₅、 （Ｔｅ₅₆Ｇｅ₂₂Ｓｂ₂₂）₈₀Ｃｒ₁₀Ｓｅ₁₀、（Ｔｅ₅₆Ｇｅ₂₂Ｓｂ₂₂）₉₀Ｆｅ₅Ｓｅ₅ 、（Ｔｅ₅₆Ｇｅ₂₂Ｓｂ₂₂）₈₀Ｆｅ₁₀Ｓｅ₁₀、（Ｔｅ₅₆Ｇｅ₂₂Ｓｂ₂₂）₈₅Ｎｉ₅Ｃ ｒ₅Ｓｅ₅、（Ｔｅ₅₆Ｇｅ₂₂Ｓｂ₂₂）₈₀Ｎｉ₅Ｆｅ₅Ｓｅ₁₀、（Ｔｅ₅₆Ｇｅ₂₂Ｓｂ₂₂ ）₈₅Ｃｒ₅Ｆｅ₅Ｓｅ₅等が含まれる。 本特許出願の記憶素子は実質的に不揮発性の設定抵抗値を有する。しかしなが ら、本発明の記憶素子の抵抗値が特定の環境下でその本来の設定値からずれる場 合には、以下に説明される“組成的変性(compositional modification)”を用い てこのずれを取り除くことができる。ここで用いられる場合、“不揮発性(non-v olatile)”という用語は、設定抵抗値がアーカイバル期間実質的に一定のままで ある状態を指す。もちろん、選択されたエラーのマージン外で“ずれ(drift)” が全く生じないことを保証するために（以下で論じられるフィードバックシステ ムを含む）ソフトウェアを用いることができる。記憶素子の抵抗値のずれは、放 置された場合、情報のグレースケール保存を妨げる可能性があるため、ずれを最 小にすることが望ましい。 “組成的変性”は、ここでは、その材料の本来の抵抗値を増大させる帯域ギャ ップ拡張元素の添加を含む、実質的に安定な抵抗値を生じるように特定体積の記 憶材料を組成的に変性するあらゆる手段を含むものと定義される。組成的変性の 例の１つは、厚みに対して勾配を有する組成的異質種を含めることである。例え ば、特定体積 の記憶材料を異なる組成の第１のＴｅ−Ｇｅ−Ｓｂ合金から第２のＴｅ−Ｇｅ− Ｓｂ合金に勾配付けることができる。この組成勾配は設定抵抗値のずれを低減す るあらゆる形態をとることが可能である。例えば、組成勾配を同じ合金系の第１ 及び第２の合金に限定する必要はない。また、この勾配は、２種類を超える合金 で達成することができる。この勾配は均一かつ連続的であってもよく、また不均 一もしくは非連続的であってもよい。抵抗値のずれを低減させる組成勾配の具体 的な例には、一面でのＧｅ₁₄Ｓｂ₂₉Ｔｅ₅₇から対面でのＧｅ₂₂Ｓｂ₂₂Ｔｅ₅₆への 均一かつ連続的な勾配が含まれる。 組成変性を用いて抵抗値のずれを低減する別の方法は、特定体積の記憶材料を 積層することによるものである。すなわち、特定体積の記憶材料を異なる組成の 複数の別個の比較的薄い層で形成することができる。例えば、特定体積の記憶材 料は、各々が異なるＴｅ−Ｇｅ−Ｓｂ合金で形成される１もしくはそれ以上の対 の層を有していてもよい。また、勾配を有する組成の場合と同様に、抵抗値のず れを実質的に減少させる層のいかなる組み合わせをも用いることができる。これ らの層は同様の厚みのものであってもよく、あるいは異なる厚みであってもよい 。層の数は何枚であってもよく、特定体積の記憶材料中に同じ合金の複数の層が 連続して、もしくは互いに隔てられて存在していてもよい。また、異なる合金組 成の層を何枚でも用いることができる。組成的積層の特定の 例は、Ｇｅ₁₄Ｓｂ₂₉Ｔｅ₅₇及びＧｅ₂₂Ｓｂ₂₂Ｔｅ₅₆の交代層の対を含む特定体積 の記憶材料である。 抵抗値のずれを低減する組成的異質種のさらに別の形態は、組成勾配及び組成 的積層を合わせることにより達成される。より具体的には、前述の組成勾配を上 述の組成的積層のあらゆるものと合わせて安定体積の記憶材料を形成することが できる。この組み合わせを用いる例示的な特定体積の記憶材料は、（１）Ｇｅ₁₄ Ｓｂ₂₉Ｔｅ₅₇及びＧｅ₂₂Ｓｂ₂₂Ｔｅ₅₆の勾配組成（graded composition）が後続 するＧｅ₂₂Ｓｂ₂₂Ｔｅ₅₆の個別層(discrete layer)を含む特定体積の記憶材料と 、（２）Ｇｅ₁₄Ｓｂ₂₉Ｔｅ₅₇及びＧｅ₂₂Ｓｂ₂₂Ｔｅ₅₆の勾配組成(graded compos ition)が後続するＧｅ₁₄Ｓｂ₂₉Ｔｅ₅₇の個別層(discrete layer)を含む特定体積 の記憶材料である。 図１を参照すると、単結晶シリコン半導体ウェハ１０上に形成された本発明の 記憶素子の断面図が示されている。記憶素子３０は記憶材料３６とこの記憶素子 に電気入力信号を供給するための一対の間隔を置いて配置されたコンタクト６及 び８を具備する。 間隔をおいて配置されたコンタクトの各々は２つの薄膜層を含んでなるもので あってもよい。記憶材料に隣接して堆積させた層３４及び３８は、カルコゲナイ ド記憶材料３６への外部物質の移動を妨げる優れた拡散障壁特性を有する。従来 、オボニックＥＥＰＲＯＭにおいて、この隣接薄膜層３４及び３８は、共に非晶 質炭素、非晶 質シリコン、又は二重(dual)非晶質炭素／非晶質シリコン構造を含んでなるもの であった。本発明においては、この隣接薄膜コンタクト層の少なくとも一方は新 規材料に変性されている。この新規材料は、Ｔｉ，Ｖ、Ｃｒ、Ｚｒ、Ｎｂ、Ｍ、 Ｈｆ、Ｔａ、Ｗからなる群より選択される１種類の元素、及びＢ、Ｃ、Ｎ、Ｏ、 Ａｌ、Ｓｉ、Ｐ、Ｓからなる群より選択される２種類の元素とを含む化合物から 形成される。一態様においては、この隣接薄膜コンタクト層の少なくとも一方は 窒化炭素チタンを含んでなる。好ましくは、この隣接薄膜コンタクト層の少なく とも一方は、原子パーセントで、約１０ないし６０％のチタン、５ないし５０％ の炭素及び１０ないし６０％の窒素の組成を有する化合物を含んでなる。加えて 、この窒化炭素チタン(titanium carbonitride)は４０％までの水素を含んでい てもよい。別の態様においては、この隣接薄膜層の少なくとも一方は窒化ケイ素 チタン(titanium siliconitride)を含んでなる。この態様において、好ましくは 、隣接薄膜層の少なくとも一方は、原子パーセントで、約１０ないし６０％のチ タン、５ないし５０％のケイ素及び１０ないし６０％の窒素の組成を有する化合 物を含んでなる。窒化炭素チタン及び窒化ケイ素チタンは、カルコゲナイド記憶 材料への外部物質の拡散及び電気移動（エレクトロマイグレーション）の両者を 妨げる優れた障壁特性を有する。 窒化ケイ素チタン及び窒化炭素チタンの層は、ＤＣ及 びＲＦスパッタリング堆積に加えて蒸発、イオンプレーティングを含む物理的蒸 着、化学的蒸着、及びプラズマ支援化学的蒸着のような方法によって堆積させる ことができる。用いられる的確な方法は多くの因子に依存し、その１つはカルコ ゲナイド目的材料の組成によって課せられる堆積温度の制約である。窒化炭素チ タン又は窒化ケイ素チタンのいずれかの層は、好ましくは、約１００Åないし２ ０００Åの厚みに堆積させる。より好ましくは約２００Åないし１０００Åの厚 みに堆積させる。 間隔を置いて配置されるコンタクト６及び８の対は、好ましくは、カルコゲナ イド記憶材料から隔てて堆積させたさらなる薄膜層３２及び４０を含んでなる。 これらの遠隔薄膜層の各々は、Ｔｉ、Ｗ及びＭｏからなる群よりの１種もしくは それ以上の元素を含んでなる。一態様においては、この遠隔薄膜層の各々はＴｉ 及びＷを含んでなる。好ましくは、この遠隔薄膜層は、原子パーセントで、５％ ないし３０％のチタン及び７０％ないし９５％のタングステンの化合物を含んで なる。このＴｉ−Ｗ合金層３２及び４０は、好ましくは、ＤＣスパッタリング堆 積プロセスを用いて堆積させる。これらは好ましくは約１００Åないし４０００ Åの厚みに堆積させる。より好ましくは約２００Åないし２０００Åの厚みに堆 積させる。Ｔｉ−Ｗ合金層３２及び４０は優れたオーム・コンタクト特性を有す る。さらに、これらはカルコゲナイド記憶材料への外部電極材料の電気移動及び 拡散の両 者を妨げるのに必要な障壁特性を有する。 記憶材料３６の層は、ここに開示されるカルコゲナイド材料のような多元素半 導体材料で形成される。この層３６はスパッタリング、蒸発のような方法により 、又は化学的蒸着（ＣＶＤ）により堆積させることができ、化学的蒸着はＲＦグ ロー放電のようなプラズマ技術で増強してもよい。本発明のカルコゲナイド記憶 材料は、最も好ましくは、ＲＦスパッタリング及び蒸発により製造される。カル コゲナイド層３６のＲＦスパッタリング及び蒸発の典型的な堆積パラメータはそ れぞれ下記表２及び３で説明されている。 加熱基板上に堆積した蒸着膜は異方性成長の特徴を示し（図５を参照されたい ）、ここではカルコゲン元素の方向付けられた層が順次堆積することに注意する ことが重要である。これが電気的用途にとって重要であるかどうかは既に立証さ れているが、この型の膜には（これらの組成について既に測定されている高い熱 電力(thermopewer)、すなわち、ビスマス系について測定されるものの４倍の率 による）熱電気又は特定の半導体及び超伝導用途の見込みがある。記憶材料３６ の層は、好ましくは約２００Åないし５，０００Å、より好ましくは約２５０Å ないし２，５００Å、最も好ましくは約４００Åないし１，２５０Åの厚みで堆 積させる。 ここで用いられる場合、“細孔径(pore diameter)”という用語は、一般には 、記憶材料３６と電気コンタクト層６及び８との最も小さな接触領域の平均断面 を意味する。記憶材料３６の細孔径は、側部の寸法には実際上の制限はないが、 約１ないし２マイクロメーター未満である。この高導電性材料の実際の導電経路 の直径は１マイクロメーターを大きく下回ることが測定されている。したがって 、この細孔径はリソグラフィの解像限界が許容する限り小さいものであってもよ く、実際、細孔が小さいほど電気的スイッチングに対するエネルギー要求は低下 する。 細孔径は、その材料が高もしくは低抵抗状態に切り換えられる際にその抵抗値 が実際に変更される記憶材料の 断面と実質的に一致するように選択することが好ましい。したがって、記憶材料 ３６の細孔径は好ましくは約１マイクロメーター未満であり、その結果、記憶材 料３６の体積は、リソグラフィによって可能な程度にまで、様々な抵抗状態の間 で実際に切り換えられる記憶材料３６の体積に限定される。これは、抵抗の検出 可能な変更を開始するのに必要なスイッチング時間及び電気エネルギーをさらに 低減する。理想的には、細孔径は、このスイッチング材料がダイナミック状態に ある場合に形成されるフィラメントの直径に等しくあるべきである。 さらに、記憶素子３０の細孔領域は、適正な作動に必要なように、上部及び下 部電極との電気的接触を除いて、熱的に分離及び／又は制御されていることが好 ましい。これは、抵抗値の遷移に必要な電気エネルギーの他に、切り換えられた 特定体積の細孔からの熱の転移を制限し、限定し、かつ制御する。このような熱 的分離は、図１の態様において、記憶素子３０の側部周囲を取り巻く絶縁材料３ ９によって達成されている。 我々は、この記憶素子の性能の傾向を観察しており、これは一般には細孔径に 関連している。この装置が二元モードで用いられる場合、細孔径がちょうど１ミ クロンを超えるところから全く開口していないものまでの範囲を体系的にとるウ ェハの横断面で装置を試験した際、オフからオンへの抵抗比に一般的な増加が見 られる。細孔径が例えば１ミクロンないし１／６ミクロンの範囲内に 制御される場合には、我々の装置の性能が改善される状況が存在する。我々の装 置のプログラミングにおいては電流密度及びエネルギー密度のような因子が重要 であるため、細孔径の減少から生じる装置の体積の減少は感度及び速度の増加を 生じるはずである。設定エネルギー／電流／電圧を最小化するため、１５００Å という小ささの細孔径を、さらには１００Åという小ささの細孔径さえ用いるこ とができる。 間隔を置いて配置されたコンタクトの少なくとも一方と特定体積の記憶材料と の間にフィラメント封鎖手段(confining means)４８を用いる本発明の記憶素子 は、良好な熱的安定性、必要とされる設定／復元（セット／リセット）時の低電 流、長期間のサイクルライフ及び広い抵抗可変範囲を有する記憶素子を提供する 。これらの記憶素子においては、抵抗値の切り換えは特定体積の記憶材料のフィ ラメント部(filamentary portion)で生じるように思われ、このフィラメント部 はフィラメント封鎖手段の影響を受けているように思われる。このフィラメント 封鎖手段は、この記憶素子の電気的形成(electrical formation)時のフィラメン ト部のサイズ及び位置を決定する。このフィラメント封鎖手段はまた、この記憶 素子が使用される際のそのサイズを制限し、フィラメント部のその位置を限定す る。それにより、間隔を置いて配置されたコンタクトへ非常に弱い電流が入力さ れた時、単一セル記憶素子のフィラメント部内に高い電流密度が 与えられる。典型的にはこのフィラメント封鎖手段は、間隔をおいて配置された 前記コンタクトの一方と特定体積の前記記憶材料との間に配置された１つの薄膜 層である。好ましくはこの薄膜層は１０Åないし１００Åの厚みである。この薄 膜層は高抵抗材料で形成され、かつそれを横切る少なくとも１つの低抵抗経路を 有しており、電気信号は、電気的コンタクトと特定体積の記憶材料との間でここ を通過する。この高抵抗薄膜層中の低抵抗経路の面積は、この薄膜層と特定体積 の記憶材料との間の接触の全面積の約２％未満であり得る。例示的な薄膜層は、 ケイ素、窒素及び水素を含む窒化ケイ素で形成される。この膜の組成は、好まし くは、原子パーセントで、約３０〜４０％のケイ素、４０〜５０％の窒素、及び ３０％までの水素原子（Ｈ）である。 このフィラメント封鎖手段は、記憶装置の“電気的形成プロセス(electrical formation process)”においてその役割を果たす。この電気的形成プロセスは、 高電流電気パルスを新しく構築した記憶素子に、その記憶素子がその本来の非常 に高い“処女(virgin)”抵抗値からより低い抵抗値に切り替わるまで印加するこ とからなる。ひとたびこれが生じると、その記憶素子は“形成された(formed)” と呼ばれる。その時点で、引き続く低電流電気サイクルの準備が整う。 この形成プロセスは、フィラメント封鎖手段(confining means)窒化ケイ素薄 膜層を“破壊(breaks down)” する。堆積したままの窒化ケイ素薄膜層は抵抗が大きい。形成プロセスの過程で １もしくはそれ以上の高電流パルスが印加される間、この封鎖層における電気的 に最も弱い“破壊”領域が物理的に変化し、この層の他の部分よりも導電性が大 きくなる。引き続くあらゆる記憶サイクリングパルス（すなわち、設定及び復元 パルス）の電流の全てが通過するのはこの領域を通してである。この電流は特定 体積の記憶材料の抵抗スイッチングフィラメント状部分のサイズ及び位置を決定 する。この破壊領域は低電流記憶スイッチングの過程では移動したりサイズが成 長することがないため、その記憶素子が使用される間、抵抗スイッチングフィラ メント部の位置を留め、そのサイズを制限する作用をする。この記憶素子に非常 に弱い電流が印加された場合、その電流の全てはこのフィラメント状部分を通過 する。したがって、その極度に小さいサイズのため、記憶材料のこの領域内での 電流密度は非常に大きい。 図１に示される記憶素子は多段階プロセスで形成することができる。層３２、 ３４及び４６を最初に堆積させ、絶縁層４６をエッチングして細孔を形成する。 残りの層４８、３６、３８及び４０を堆積させ、層３２、３４、３６、４６、４ ８、３８及び４０のスタック全体を選択された寸法にエッチングする。この構造 全体の頂部に堆積されるのはＳｉＯ₂又はＳｉ₃Ｎ₄の絶縁材料３９の層である。 これをエッチングし、アルミニウム層を堆積さ せて第２電極グリッド構造４２を形成する。この第２電極グリッド構造はコンダ クタ１２の方向に垂直に広がり、個々の記憶素子とのＸ−Ｙグリッド接続を完成 させる。この完全な一体化構造を覆うものはＳｉ₃Ｎ₄のような適切な封止材又は ポリアミドのような可塑性材料の頂部封止層であり、これは性能の劣化及び低下 を引き起こす可能性がある水分や他の外的要素に対してこの構造を密封する。Ｓ ｉ₃Ｎ₄封止材は、例えば低温プラズマ堆積プロセスを用いて堆積させることがで きる。ポリアミド材料は、封止層を形成するための既知技術に従って、スピン堆 積させ、堆積の後にベークすることができる。 この型の三次元記憶アレイの製造に従来のＣＭＯＳ技術を用いることは不可能 である。これは、ＣＭＯＳ技術が不可欠の半導体装置を単結晶半導体ウェハのバ ルク中に構築し、したがって単層の装置の製造にのみ用いることができるためで ある。さらに、（１）ＣＭＯＳは比較的低コストで大きなアレイを効果的に生成 するほど小さいフットプリント（実際の素子寸法）を製造することができず、か つ（２）ＣＭＯＳ装置は、それらが単一平面上に存在するため、Ｚ方向に沿って 相互に接続することができない。したがって、ＣＭＯＳ装置は、先進的な並列処 理コンピュータに不可欠の複雑な三次元相互接続性を備えて製造することができ ない。他方、本発明の三次元薄膜記憶アレイ構造は、並列情報処理に加えて、従 来の直列情報処理が可能である。 並列処理及び、したがって、多次元記憶アレイ構造は、パターン認識、分類又 は連想学習のような複雑な作業の迅速な実行に不可欠のものである。並列処理の さらなる使用及び説明は米国特許５，１５９，６６１号に示されており、これは 本発明の譲受人に譲渡され、その開示は参照することによりここに組込まれてい る。しかしながら、図１の態様に示される一体構造を用いて完全に垂直方向に一 体化された記憶装置構造を形成することが可能であり、それにより基板上で占ら れる面積が最小化される。これは、チップ内の記憶素子の密度が本質的にリソグ ラフィの解像能力によってのみ制限されることを意味する。 複数の記憶素子の可能な配置の上面図を図２に示す。示されるように、装置は 記憶素子のＸ−Ｙマトリックスを形成する。水平ストリップ１２は個々の素子に アドレスするためのＸ−Ｙ電極グリッドのＸの組を示す。垂直ストリップ４２は アドレス線のＹの組を示す。 本発明の電気的に消去可能な記憶装置の他の回路形状ももちろん可能であり、 実現可能である。特に有用な形状の１つは、記憶もしくは制御素子及びそれら各 々の分離装置の複数の平面が互いに積み重ねられている三次元多重レベルアレイ である。記憶素子の各平面は記憶素子の複数の行及び列として配置され、それに よりＸ−Ｙアドレス指定が可能となる。この平面の積み重ねは、記憶保存密度の 増加に加えて、さらなるＺ次元の相互接続を 可能にする。この配置は、真に知的なコンピュータのために神経網を模倣するの に特に有用である。 記憶素子の各々は、特定の型の分離素子を用いて互いに電気的に分離する。記 憶装置レイアウトの模式図である図３は、ダイオードを用いてどのように電気的 分離を行うことができるのかを示す。この回路は、分離ダイオード２６で直列に 電気的に相互接続している記憶素子３０を備えるＸ−Ｙグリッドを含む。アドレ ス線１２及び４２は当該技術分野における熟練者に公知の方式で外部アドレス指 定回路に接続されている。分離素子の目的は、そのマトリックス中の隣接もしく は遠隔記憶素子に保存される情報を損なうことなく、個別の記憶素子の各々を読 み取り及び書き込み可能にすることである。 図４は、その上に本発明の記憶マトリックス５１が形成されている単結晶半導 体基板５０の一部を示す。また、同じ基板５０の上には、一体化回路接続５３に よって記憶マトリックス５１に適切に接続されているアドレス指定マトリックス ５２が形成されている。このアドレス指定マトリックス５２には、記憶マトリッ クス５１に印加される設定及び読み取りパルスを決定及び制御する信号発生手段 が含まれる。もちろん、このアドレス指定マトリックス５２は、固体状態記憶マ トリックス５１と一体化し、それと同時に形成してもよい。 ほとんどの用途に必要であると思われる比較的速いスイッチング速度及び低い スイッチングエネルギーを有す る従来の半導体記憶装置においては、記憶素子の各々に対して少なくとも１つの トランジスタ及び電荷貯蔵素子が必要である。このような記憶素子を一体化され た回路形態に形成するには、その一体化回路がどのように割り付けられているか に関わりなく、特定の最小基板面積を占める他の複雑なものと共に少なくとも３ つの接続が必要である。本発明の電気的に消去可能な記憶素子の一体化された回 路形状は記憶素子の各々への２つの接続のみが必要であり、これらは互いに垂直 方向の関係にすることが可能である。さらに、分離ダイオード及び素子への一対 の接触を備える記憶素子の各々は、非常に高いビット密度が可能となるように、 それ自体完全に垂直方向に一体化されている。実際、本発明の記憶装置は固体状 態ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）において達成可能な ものよりも大きなビット密度を提供する。このＤＲＡＭは揮発性であり、したが って本発明で達成可能な不揮発性が提供するさらなる利点を欠いている。本発明 で達成可能なビット密度の増加は製造コストの相当する低減に転化される。これ は、この一体化された回路形状のビット・当たりに占めるウェハの面積がより小 さいためである。これは、電気的性能及び記憶保存容量の点だけではなくコスト の点でも、本発明の記憶装置が広範囲の用途の他の利用可能な記憶装置と競合し 、かつそれらを凌ぐことを可能にする。各ビット当り少なくとも１つのトランジ スタ及びコンデンサで形成された 従来の半導体記憶装置と比較することにより、図１に示されるような本発明の一 体化回路形状は、同じフォトリソグラフィの解像度を用いて、従来の形状より高 いビット密度でチップ上に形成することができる。より高いビット密度により得 られるコスト面での利点に加えて、素子は互いに密接に配置されてリード長、静 電容量、及び他の関連パラメータがさらに最小化され、それにより性能が高めら れる。 細孔寸法（直径、厚み及び体積）、カルコゲナイドの組成、熱調製（堆積後の アニール）、信号パルス持続時間、組成中に存在する酸素のような不純物、結晶 体のサイズ及び信号パルスの波形形状のような因子が抵抗のダイナミックレンジ の強度、この可変範囲の絶対的な終末抵抗値、及びこれらの抵抗値でその装置を 設定するのに要する電圧に影響を及ぼすことが実験によって示されている。例え ば、比較的厚いカルコゲナイド膜（すなわち、約４０００Å）は高い設定電圧要 求を生じる（したがって、特定体積の記憶材料中により高い電流密度が生じる） 。これに対して、比較的薄いカルコゲナイド層（すなわち、約２５０Å）は低い 設定電圧（及び電流密度）要求を生じる。もちろん、結晶体のサイズ、したがっ て、バルク原子に対する表面原子の数の比が重要である可能性は従来説明されて いる。 記憶素子を電気抵抗の可変範囲内の所望の抵抗レベルに設定するのに必要な信 号パルスの持続時間も、信号電 流のレベルの他に、前述の因子の全てに同様に依存する。典型的には、信号パル スの持続時間は約２５０ナノ秒未満であり、好ましくは約５０ナノ秒未満である 。注目された２５ナノ秒という短いパルス幅でさえ、用いられる半導体合金の厚 み及び組成の他に、細孔のサイズ及び形状に依存することを強調しておく。パル スの持続時間は記憶装置の切り換えの動作を妨げることなく大きく減少させるこ とができるものと信じられる。入力するエネルギーの量が少なければ素子のサイ クルライフが増大することが実験により示唆されている。 所定の記憶素子の抵抗値を読み取り、必要であれば調整するフィードバックル ープを本発明の記憶システムに組込むことができる。例えば、記憶素子を最初に 所定の抵抗値に設定することができるが、そのうちその素子の抵抗値がそれが元 来設定された値から僅かにずれることがある。この場合、フィードバックループ は計算を行い、記憶素子を予め選択された抵抗値に戻すのに必要な電圧及び持続 時間のリフレッシュ信号パルスをその記憶素子に送る。また、記憶素子に送られ た設定パルスがその素子を所望の抵抗値に設定し得ない状況も存在する。この場 合、フィードバックループは、所望の抵抗レベルが達成されるまでその記憶素子 にさらなる信号パルスを送る。この一連の設定／調節サイクルの総持続時間は約 １，０００ナノ秒未満、好ましくは約５００ナノ秒未満である。 抵抗対装置電流曲線の直線部分を上下に可逆的に移動 する能力を過剰に強調することはできない。選択された電流のパルスは、記憶素 子を、それらの以前の設定条件に関わりなく所望の抵抗値に設定することができ る。この曲線に沿って可逆的に移動する能力により、それ以前に保存されたデー タの直接の上書きが得られる。このような直接の上書き能力は従来技術の相変化 及びＭＳＭ（ａ−Ｓｉ）記憶材料では不可能である。この中間抵抗値を可逆的に 設定する能力は注目に値するものである。多くの連続する中程度電流パルスは同 じ抵抗値を単一の中程度電流パルスが続くより大電流のパルス又は単一の中程度 電流パルスが続くより小電流のパルスとして達成する。 抵抗の可変範囲も広いグレースケール及び多重レベルアナログ記憶保存を可能 にする。多重レベル記憶保存は広い可変範囲を複数のサブレンジ又はレベルに分 割することにより達成される。連続する抵抗値のプログラム可能性は複数ビット のバイナリ情報を単一記憶セルに保存することを可能にする。この多重レベル保 存は、複数ビットのバイナリ情報を擬似アナログ形態に模倣し、このアナログ情 報を単一記憶セルに保存することにより達成される。したがって、抵抗の可変範 囲を２ⁿのアナログレベルに分割することにより、記憶セルの各々にはｎビット のバイナリ情報を保存する能力が与えられる。 上に示されるように、図５はＧｅ−Ｔｅ−Ｓｂ半導体合金系の三元状態図であ る。その二元及び三元相が四角 （■）で示される、前に論じられている情報に加えて、他の合金の分離について の情報がこの状態図から得られる。これらの他の合金は三角（▲）、菱形（◆） 及び円（●）で示され、溶融物から急速固化された際にこれらの合金が分離する 相はそこから延びる線（実線又は破線）で示される。２種類のＴｅに富む溶融物 の出発組成物は円記号でこの三元状態図上に示される。急速固化の際、これらの 混合相は元素Ｔｅと相Ｂ、Ｃ及びＤとに分離する。 菱形記号で示される擬似二元線の右側の組成を有する溶融物は、この状態図上 に線で示される相に固化する。状態図に三角で示される他の混合物は、元素Ｇｅ 及びＳｂと相Ａとに固化する。本発明の改善された記憶素子における使用につい て特に関心のある合金はＧｅ₂₂Ｓｂ₂₂Ｔｅ₅₆であり、これはＧｅ₂Ｓｂ₂Ｔｅ₅も しくは２−２−５とも呼ばれる。この２−２−５合金は、急速固化の際、図５の 状態図に示される組成Ｂ（Ｇｅ₂₆Ｓｂ₁₈Ｔｅ₅₆）及びＣ（Ｇｅ₁₈Ｓｂ₂₆Ｔｅ₅₆） の２つの異なる相の混合物に相分離する。特に関心のある別の合金はＧｅ₁₄Ｓｂ₂₉ Ｔｅ₅₇（ＧｅＳｂ₂Ｔｅ₄もしくは１−２−４とも呼ばれる）であり、これはＧ ｅＴｅ−Ｓｂ₂Ｔｅ₃擬似二元線上の組成Ｄである。この２−２−５及び１−２− ４合金は、上に論じられる組成的に勾配が付けられた、積層された、又は勾配／ 積層を合わせた形態の特定体積の記憶材料の形成について関心があるものである 。 図６はＧｅ−Ｓｂ−Ｔｅ系の３種類の三元合金の原子構造を二元合金Ｇｅ−Ｔ ｅの原子構造と共に示す。これらの３種類の三元合金のうちの２種類は１−２− ４（図５の三元状態図上の組成Ｄ）及び上述の２−２−５組成である。第３の三 元合金はＧｅ₈Ｓｂ₃₃Ｔｅ₅₉であり、これはＧｅＳｂ₄Ｔｅ₇もしくは１−４−７ とも呼ばれる。この１−４−７合金は図５の三元状態図上の組成Ｅに相当する。 これらの合金の原子構造の図において、白抜きの円はＧｅ原子を示し、斜線付き の円はＳｂ原子を示し、点が打たれた円はＴｅ原子を示す。図６によって示され るように、これらの合金の各々の原子配置は、面心立方結晶構造では、秩序付け られ、繰り返される原子の層で形成される。このｆｃｃ配置が、図６においてＡ 、Ｂ及びＣと表示される３種類の異なる型の層を形成する。 図６に示される１−４−７、１−２−４及び２−２−５合金は記憶材料のベー スとして、また本発明の元素的に変性された記憶材料における使用について関心 のあるものである。遷移金属は、Ｓｅと共に、それが存在する場合には、Ｔｅ− Ｇｅ−Ｓｂマトリックス全体にわたって比較的均一に組込まれ、電子／原子構造 を強化してスイッチング電流要求を減少させ、かつデータ保持の熱安定性を高め る。Ｓｅがこの構造中でＴｅと置き換わり、遷移金属の正確な位置取りは不明で あるものの遷移金属がカルコゲン元素と結合するように思われることが電流解析 により示されている。 また、上述のように、Ｇｅ−Ｓｂ−Ｔｅ合金材料を蒸発によって加熱基板上に 堆積させる場合、この材料は異方性形態で堆積する。すなわち、この方式で堆積 させる場合、この合金材料の結晶体は構成原子状元素の層が基板表面に対して実 質的に平行に配列するように方向付けられる。もちろん、これは異方性の電流の 流れを生じるが、低抵抗方向の設定及び復元パルスを用い、それによりさらに低 い設定及び復元電流、電圧及び／又はエネルギーを達成するようにこの材料の原 子を配置する長期にわたる可能性を提供する。 図７は、窒化炭素チタン(titanium carbonitride)を含んでなる頂部隣接コン タクト層を有する記憶素子のサイクリング特性を示すデータのグラフである。こ の装置の抵抗値は縦軸に示され、サイクル数は横軸にプロットされている。低抵 抗の状態（設定状態）から高抵抗（復元状態）の１つに到達するのに、高さ約２ ｍＡ、幅約４０ｎｓの電気パルスがこの記憶装置に印加される。したがって、適 当な高さ及び幅の一連のパルスを印加することにより、この装置は示されるよう にサイクルを繰り返すことが可能である。 図８は、窒化ケイ素チタン(titanium siliconitride)を含んでなる頂部隣接コ ンタクト層を有する記憶素子のサイクリング特性を示すデータのグラフである。 低抵抗の状態（設定状態）から高抵抗（復元状態）の１つに到達するのに、高さ 約２ｍＡ、幅約４０ｎｓの電気パルス がこの記憶装置に印加される。低抵抗状態に戻るには、高さ約１ｍＡ、幅約１０ ０ｎｓのパルスがこの装置に印加される。 図９は、本発明の記憶素子の多重状態能力（すなわち、抵抗の可変範囲内の複 数の抵抗レベルのうちのいずれにも設定される記憶素子の能力）を示すデータの グラフである。示されるデータは窒化炭素チタンを含んでなる頂部隣接コンタク ト層３８を有する記憶装置のものである。このグラフは、この記憶装置を抵抗値 が増大するようにプログラムすることにより作成される。これは、増大するプロ グラミング電流の４０ｎｓの電気パルスを印加することにより行われる。 図１０は窒化炭素チタンを頂部隣接コンタクト層として有する記憶素子の平均 設定及び復元抵抗値を示すデータのグラフである。この設定及び復元抵抗値は、 ４種類の異なる抵抗性を示す窒化炭素チタン層を用いて測定した。窒化炭素チタ ン化合物中の炭素のパーセンテージを増大させることにより抵抗が増加した。示 されるように、設定抵抗値と復元抵抗値との差は窒化炭素チタンの抵抗の増加に 伴って増加する。 オボニックＥＥＰＲＯＭのプログラミングに関連する閾スイッチング電圧が存 在し、したがって、閾スイッチと同様に、オボニックＥＥＰＲＯＭのプログラミ ング電圧がカルコゲナイド合金の膜厚に対する依存性を示すであろうことが予想 される。実際、オボニックＥＥＰＲＯ Ｍにおいて、閾スイッチング電圧はプログラミングイベントからの読み取りイベ ントの分離、読み取り異常の除去及びデータ読み取りの間の良好な動作マージン の提供に役立つ。我々の装置は、印加電場が低い場合の直線抵抗特性と、それに 続く閾電圧までの増大する電場での抵抗値の漸減を示す。ひとたび閾電圧を越え る、この装置は高度に導電性の“ダイナミック・オン”状態への負の抵抗遷移を 示す。印加電場が取り除かれると、この装置は不揮発性のプログラムされた抵抗 状態に戻り、その値はその装置がダイナミック・オン状態における“記憶平衡時 間(memory equilibration time)”の間に受けた電流／エネルギーの概要に依存 する。閾電圧が装置の抵抗値に依存するにもかかわらず、その閾電圧での装置の 電流はその装置の抵抗値の全てで比較的一定している。厚み、閾電圧の関係に対 する直線近似は１未満の比例係数を示し、これは同じ名目上の厚みを有する装置 における広い動作マージンに寄与している。 ここに開示される専有権のある材料及び装置を用いて、電気的に消去可能で直 接上書き可能な記憶素子が開発されており、これはＳＲＡＭ装置に迫る高速の読 み取り及び書き込み速度；ＥＥＰＲＯＭの不揮発性かつランダム・アクセス再プ ログラミング可能性、及び他のあらゆる半導体記憶装置を大きく下回る記憶容量 メガバイト当りの価格を提供する。 ここに示される開示は本発明の十分かつ完全な開示を 作成する目的で説明される詳細な態様の形態で提示され、このような詳細は添付 の請求の範囲に説明され、かつ定義される真の本発明の範囲を限定するものと解 釈されるものではないことは理解されるであろう。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ストランド、デイヴィッド エイ. アメリカ合衆国 48301 ミシガン州 オ ークランドカウンティ ブルームフィール ド タウンシップ プライオリー レイン 5611 (72)発明者 オヴシンスキー、スタンフォード アー ル. アメリカ合衆国 48013 ミシガン州 ブ ルームフィールドヒルズ スカーレル ロ ード 2700

Claims (1)

1. 【特許請求の範囲】 １．電気的に動作し、直接上書き可能である、複数ビット、単一セル記憶素子 であって、 （１）電気抵抗値の広い可変範囲と、（２）選択された電気入力信号に応答し て、該記憶材料の少なくとも１つのフィラメント部を、該可変範囲内の複数の抵 抗値のうちの１つに設定して、該単一セル記憶素子に複数ビット保存(multibit storage)能力を付与する能力と、（３）該記憶材料の以前の抵抗値に関わりなく 、該フィラメント部が、該可変範囲内の任意の抵抗値に設定され得る能力とを特 徴とする特定体積の記憶材料と、 該記憶材料を該可変範囲内の選択された抵抗値に設定するために該電気入力信 号を供給する、間隔をおいて配置された一対のコンタクトとを具備する前記記憶 素子であって、 ここにおいて改良が、間隔をおいて配置された前記コンタクトの各々が、該記 憶材料に隣接して堆積させた薄膜コンタクト層を有することからなり、 ここにおいて、隣接して堆積させた前記薄膜コンタクト層の少なくとも１つが 、Ｔｉ、Ｖ、Ｃｒ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ及びそれらの混合物もし くは合金からなる群より選択される１種もしくはそれ以上の元素を、Ｂ、Ｃ、Ｎ 、Ｏ、Ａｌ、Ｓｉ、Ｐ、Ｓ及びそれらの混合物もしくは合金から選択される２種 もしくはそれ以 上の元素と組み合わせて含む、前記単一セル記憶素子。 ２．隣接して堆積させた前記薄膜コンタクト層が、Ｔｉと、Ｃ、Ｎ、Ａｌ、Ｓ ｉ及びそれらの混合物もしくは合金からなる群より選択される２種もしくはそれ 以上の元素とを含む、請求の範囲１に記載の記憶素子。 ３．隣接して堆積させた前記薄膜コンタクト層が、Ｔｉ、Ｃ及びＮを含む、請 求の範囲２に記載の記憶素子。 ４．隣接して堆積させた前記薄膜コンタクト層の前記元素が、原子パーセント で、チタン約１０ないし６０％、炭素５ないし５０％、窒素１０ないし６０％で 存在する、請求の範囲３に記載の記憶素子。 ５．隣接して堆積させた前記薄膜コンタクト層が、４０％までの水素を含む、 請求の範囲４に記載の記憶素子。 ６．隣接して堆積させた前記薄膜コンタクト層が、Ｔｉ、Ｓｉ及びＮを含む、 請求の範囲２に記載の記憶素子。 ７．隣接して堆積させた前記薄膜コンタクト層の前記元素が、原子パーセント で、チタン約１０ないし６０％、ケイ素５ないし５０％、窒素１０ないし６０％ で存在する、請求の範囲６に記載の記憶素子。 ８．隣接して堆積させた前記薄膜コンタクト層の厚みが、約１００Åないし２ ０００Åである、請求の範囲１に記載の記憶素子。 ９．隣接して堆積させた前記薄膜コンタクト層の厚みが、約２００Åないし１ ０００Åである、請求の範囲８に記載の記憶素子。 １０．前記改良がさらに、間隔を置いて配置された前記コンタクトの各々が、 前記記憶材料から隔てて堆積させた１つの薄膜コンタクト層を有することを包含 し、 ここにおいて、該遠隔薄膜コンタクト層が、Ｔｉ、Ｗ、Ｍｏ及びそれらの混合 物もしくは合金からなる群より選択される１種もしくはそれ以上の元素から構成 される、請求の範囲１に記載の記憶素子。 １１．隣接して堆積させた前記薄膜コンタクト層が、Ｔｉ及びＷを含む、請求 の範囲１０に記載の記憶素子。 １２．隣接して堆積させた前記薄膜コンタクト層が、原子パーセントで、約５ ％ないし３０％のチタンと、７０ないし９５％のタングステンとを含んでなる、 請求の範囲１１に記載の記憶素子。 １３．前記遠隔薄膜コンタクト層の厚みが、約１００Åないし４０００Åであ る、請求の範囲１２に記載の記憶素子。 １４．前記遠隔薄膜コンタクト層の厚みが、約２００Åないし２０００Åであ る、請求の範囲１３に記載の記憶素子。 １５．フィラメント部制御手段が、前記特定体積の記憶材料と間隔をおいて配 置された前記コンタクトの少なくとも一方との間に配置され、 該手段は、前記記憶素子の電気的形成の間、前記フィラメント部のサイズ及び 位置を決定し、かつ、前記記憶素子が用いられる間、前記サイズを制限して前記 フィラメント部の位置を限定して、 それにより、非常に弱い総電流の電気信号が前記間隔を置いて配置されたコン タクトに入力された際、前記単一セル記憶素子の前記フィラメント部内に高い電 流密度を供給するように成し、 ここにおいて、該フィラメント部制御手段は窒化ケイ素の層からなる、請求の 範囲１に記載の記憶素子。 １６．前記フィラメント部制御手段が、間隔を置いて配置された前記コンタク トの一方と特定体積の前記記憶材料との間に堆積させた窒化ケイ素の薄膜層から なり、 該薄膜層は約１００Å未満の厚みである、請求の範囲１５に記載の記憶素子。 １７．前記フィラメント部制御手段が、１０Åないし１００Åの厚みの窒化ケ イ素の薄膜層から成る、請求の範囲１６に記載の記憶素子。 １８．前記窒化ケイ素の薄膜層がそれを横切る少なくとも１つの低抵抗経路を 有していて、間隔を置いて配置された前記コンタクトと特定体積の前記記憶材料 との間で、前記経路を通して電気入力信号がやり取りされる、請求の範囲１６に 記載の記憶素子。 １９．前記窒化ケイ素の薄膜層がＳｉ、Ｎ及びＨからなる、請求の範囲１７に 記載の記憶素子。 ２０．前記フィラメント部制御手段が、原子パーセントで、約３０〜４０％の ケイ素、４０〜５０％の窒素、３０％までの水素及び残部の不純物から形成され る薄膜層から成る、請求の範囲１９に記載の記憶素子。