JPH1154608A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1154608A JPH1154608A JP21148697A JP21148697A JPH1154608A JP H1154608 A JPH1154608 A JP H1154608A JP 21148697 A JP21148697 A JP 21148697A JP 21148697 A JP21148697 A JP 21148697A JP H1154608 A JPH1154608 A JP H1154608A
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Abstract
(57)【要約】
【課題】 トレンチ素子分離構造を有する半導体装置で
は、トレンチ内に半導体膜を埋設する工程と、素子を構
成する半導体膜を形成する工程が必要であり、製造工程
が複雑なものとなる。 【解決手段】 シリコン基板１にトレンチ３を開設し、
シリコン基板１の表面にゲート酸化膜４を形成した後、
ポリシリコン膜５を堆積し、フォトレジスト６を利用し
てポリシリコン膜５をエッチングする。フォトレジスト
６の直下に残されたポリシリコン膜５でゲート電極５Ａ
が形成され、同時にトレンチ３内にポリシリコン膜５が
残されてトレンチ素子分離構造が形成される。トレンチ
構造の製造とゲート電極等の素子電極の製造を同時に行
うことが可能となり、製造工程の簡略化が可能となる。
は、トレンチ内に半導体膜を埋設する工程と、素子を構
成する半導体膜を形成する工程が必要であり、製造工程
が複雑なものとなる。 【解決手段】 シリコン基板１にトレンチ３を開設し、
シリコン基板１の表面にゲート酸化膜４を形成した後、
ポリシリコン膜５を堆積し、フォトレジスト６を利用し
てポリシリコン膜５をエッチングする。フォトレジスト
６の直下に残されたポリシリコン膜５でゲート電極５Ａ
が形成され、同時にトレンチ３内にポリシリコン膜５が
残されてトレンチ素子分離構造が形成される。トレンチ
構造の製造とゲート電極等の素子電極の製造を同時に行
うことが可能となり、製造工程の簡略化が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板に形成さ
れる複数の素子間を分離するためのトレンチ（溝）構造
の素子分離構造を有する半導体装置とその製造方法に関
する。
れる複数の素子間を分離するためのトレンチ（溝）構造
の素子分離構造を有する半導体装置とその製造方法に関
する。
【０００２】
【従来の技術】一般に、半導体基板上に形成した複数の
素子間を絶縁分離する技術の一つとして、半導体基板に
深いトレンチを形成し、このトレンチ内に絶縁材を充填
するトレンチ構造が知られている。例えば、外山正春編
著「ＶＬＳＩ工学シリーズ 第５巻 ＶＬＳＩ技術」４
２〜４４ページ２．４（ｂ）項にこのトレンチ構造につ
いて記載されている。このようなトレンチ構造を製造す
るための従来の製造方法を図３及び図４を用いて説明す
る。先ず、図３（ａ）のように、Ｐ型シリコン基板２１
にイオン注入法などを用いてＮウェル層２２を形成した
後、リソグラフィ法とドライエッチング法を用いて、幅
約０．４μｍの素子分離のためのトレンチ２３を前記Ｐ
型シリコン基板２１に達するまでエッチング形成する。
次に、図３（ｂ）のように、ＣＶＤ法や熱酸化法を用い
て、前記トレンチ２３を含む前記Ｎウェル層２２の全面
にシリコン酸化膜等の絶縁膜２４を形成する。次いで、
図３（ｃ）のように、ＣＶＤ法を用いてシリコン酸化膜
またはポリシリコン膜からなる堆積膜２５を、少なくと
も前記トレンチ２３を埋設する程度の厚さまで全面に堆
積する。続いて、図３（ｄ）のように、ドライエッチン
グによるエツチバック法または化学的機会研磨法（ＣＭ
Ｐ法）などを用い、前記絶縁膜２４をエッチングのスト
ッパとして、前記堆積膜２５をエッチングし、前記堆積
膜２５をトレンチ２３の内部のみに残す。
素子間を絶縁分離する技術の一つとして、半導体基板に
深いトレンチを形成し、このトレンチ内に絶縁材を充填
するトレンチ構造が知られている。例えば、外山正春編
著「ＶＬＳＩ工学シリーズ 第５巻 ＶＬＳＩ技術」４
２〜４４ページ２．４（ｂ）項にこのトレンチ構造につ
いて記載されている。このようなトレンチ構造を製造す
るための従来の製造方法を図３及び図４を用いて説明す
る。先ず、図３（ａ）のように、Ｐ型シリコン基板２１
にイオン注入法などを用いてＮウェル層２２を形成した
後、リソグラフィ法とドライエッチング法を用いて、幅
約０．４μｍの素子分離のためのトレンチ２３を前記Ｐ
型シリコン基板２１に達するまでエッチング形成する。
次に、図３（ｂ）のように、ＣＶＤ法や熱酸化法を用い
て、前記トレンチ２３を含む前記Ｎウェル層２２の全面
にシリコン酸化膜等の絶縁膜２４を形成する。次いで、
図３（ｃ）のように、ＣＶＤ法を用いてシリコン酸化膜
またはポリシリコン膜からなる堆積膜２５を、少なくと
も前記トレンチ２３を埋設する程度の厚さまで全面に堆
積する。続いて、図３（ｄ）のように、ドライエッチン
グによるエツチバック法または化学的機会研磨法（ＣＭ
Ｐ法）などを用い、前記絶縁膜２４をエッチングのスト
ッパとして、前記堆積膜２５をエッチングし、前記堆積
膜２５をトレンチ２３の内部のみに残す。
【０００３】次に、図４（ａ）のように、ウェットエッ
チング法などを用いて前記Ｎウェル層２２の表面の絶縁
膜２４を除去する。その後に、素子の電極部、ここでは
Ｐ型ＭＯＳトランジスタのゲート電極を形成するべく、
熱酸化法を用いて厚さ約５ｎｍのゲート酸化膜２６を形
成し、さらに、ＣＶＤ法などを用いて厚さ約０．２μｍ
のポリシリコン膜２７を形成する。そして、図４（ｂ）
のように、リソグラフィ法を用いて、所要領域にフォト
レジスト２８を形成し、さらに、ドライエッチング法を
用いて、フォトレジスト２８をエッチングのマスクに
し、前記ゲート酸化膜２６をエッチングのストッパとし
て前記ポリシリコン膜２７をパターンニングしてＰ型Ｍ
ＯＳトランジスタのゲート電極２７Ａを形成する。次
に、図４（ｃ）のように、フォトレジスト２８を除去し
た後、通常の工程に従いＰ型の不純物を注入してゲート
電極２７Ａの側面のサイドウォール２９を形成し、かつ
ゲート電極２７ＡをマスクにしてＰ型ソース・ドレイン
領域３０を形成し、Ｐ型ＭＯＳトランジスタを形成す
る。続いて、ＣＶＤ法などを用いてシリコン酸化膜３１
を堆積した後、このシリコン酸化膜３１に前記ソース・
ドレイン領域３０に接続されるコンタクトホール３２を
開口し、このコンタクトホール３２をタングステン３３
で埋設した後、アルミニウム配線３４を形成して完成す
る。
チング法などを用いて前記Ｎウェル層２２の表面の絶縁
膜２４を除去する。その後に、素子の電極部、ここでは
Ｐ型ＭＯＳトランジスタのゲート電極を形成するべく、
熱酸化法を用いて厚さ約５ｎｍのゲート酸化膜２６を形
成し、さらに、ＣＶＤ法などを用いて厚さ約０．２μｍ
のポリシリコン膜２７を形成する。そして、図４（ｂ）
のように、リソグラフィ法を用いて、所要領域にフォト
レジスト２８を形成し、さらに、ドライエッチング法を
用いて、フォトレジスト２８をエッチングのマスクに
し、前記ゲート酸化膜２６をエッチングのストッパとし
て前記ポリシリコン膜２７をパターンニングしてＰ型Ｍ
ＯＳトランジスタのゲート電極２７Ａを形成する。次
に、図４（ｃ）のように、フォトレジスト２８を除去し
た後、通常の工程に従いＰ型の不純物を注入してゲート
電極２７Ａの側面のサイドウォール２９を形成し、かつ
ゲート電極２７ＡをマスクにしてＰ型ソース・ドレイン
領域３０を形成し、Ｐ型ＭＯＳトランジスタを形成す
る。続いて、ＣＶＤ法などを用いてシリコン酸化膜３１
を堆積した後、このシリコン酸化膜３１に前記ソース・
ドレイン領域３０に接続されるコンタクトホール３２を
開口し、このコンタクトホール３２をタングステン３３
で埋設した後、アルミニウム配線３４を形成して完成す
る。
【０００４】
【発明が解決しようとする課題】このような従来のトレ
ンチ構造を有する半導体装置の製造方法では、トレンチ
を形成する工程と、その後に素子の電極を形成する工程
がそれぞれ独立した工程となっているため、工程数が多
く、半導体装置のコスト高を生じるという問題がある。
すなわち、前記した図３、図４の例で言えば、トレンチ
を形成した後に、このトレンチを埋設するためのシリコ
ン酸化膜やポリシリコン膜等の膜を形成し、かつこの膜
をドライエッチングによるエツチバック法またはＣＭＰ
法を用いてトレンチ内部のみに残してトレンチ構造を形
成する工程と、その後に、素子の電極になるポリシリコ
ン膜を堆積し、かつこれをパターンニングして電極を形
成する工程がそれぞれ特立した工程であるため、全体と
して工程数が多く、製造コストの低減が難しいという問
題が生じている。
ンチ構造を有する半導体装置の製造方法では、トレンチ
を形成する工程と、その後に素子の電極を形成する工程
がそれぞれ独立した工程となっているため、工程数が多
く、半導体装置のコスト高を生じるという問題がある。
すなわち、前記した図３、図４の例で言えば、トレンチ
を形成した後に、このトレンチを埋設するためのシリコ
ン酸化膜やポリシリコン膜等の膜を形成し、かつこの膜
をドライエッチングによるエツチバック法またはＣＭＰ
法を用いてトレンチ内部のみに残してトレンチ構造を形
成する工程と、その後に、素子の電極になるポリシリコ
ン膜を堆積し、かつこれをパターンニングして電極を形
成する工程がそれぞれ特立した工程であるため、全体と
して工程数が多く、製造コストの低減が難しいという問
題が生じている。
【０００５】本発明の目的は、トレンチ構造の製造工程
と、電極の製造工程を相互に関連させることで、トレン
チ構造及び電極を含む製造工程の簡略化を図り、低コス
トに製造することが可能な半導体装置とその製造方法を
提供することにある。
と、電極の製造工程を相互に関連させることで、トレン
チ構造及び電極を含む製造工程の簡略化を図り、低コス
トに製造することが可能な半導体装置とその製造方法を
提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に所要のパターンに形成されて素子の一部
を構成するための半導体膜の一部と、複数の素子を絶縁
分離するためのトレンチ素子分離構造を構成するために
前記半導体基板に設けられたトレンチ内に埋設された半
導体膜が同一工程で堆積された半導体膜で構成されてい
ることを特徴とする。例えば、前記所要のパターンに形
成された前記半導体膜の一部が前記素子としてのＭＯＳ
トランジスタのゲート電極として、あるいは素子の電極
あるいは素子自体として構成される。
半導体基板上に所要のパターンに形成されて素子の一部
を構成するための半導体膜の一部と、複数の素子を絶縁
分離するためのトレンチ素子分離構造を構成するために
前記半導体基板に設けられたトレンチ内に埋設された半
導体膜が同一工程で堆積された半導体膜で構成されてい
ることを特徴とする。例えば、前記所要のパターンに形
成された前記半導体膜の一部が前記素子としてのＭＯＳ
トランジスタのゲート電極として、あるいは素子の電極
あるいは素子自体として構成される。
【０００７】また、本発明の製造方法は、半導体基板上
に複数の素子間を分離するためのトレンチを形成する工
程と、前記半導体基板の表面および前記トレンチの内面
に絶縁膜を形成する工程と、前記絶縁膜上に前記トレン
チを埋設し得る膜厚の半導体膜を形成する工程と、前記
半導体膜を選択的にエッチングして前記半導体基板上に
少なくともその一部を残すとともに、前記トレンチの内
部に前記半導体膜を残留させる工程とを含んでいる。ま
た、本発明の他の製造方法は、半導体基板上に耐酸化膜
を形成する工程と、前記耐酸化膜及び前記半導体基板を
選択的にエッチングして複数の素子間を分離するための
トレンチを形成する工程と、前記トレンチの内面を熱酸
化して厚い絶縁膜を形成する工程と、前記耐酸化膜を除
去した後、前記半導体基板の表面に薄い酸化膜を形成す
る工程と、前記絶縁膜上に前記トレンチを埋設し得る膜
厚の半導体膜を形成する工程と、前記半導体膜を選択的
にエッチングして前記半導体基板上に少なくともその一
部を残すとともに、前記トレンチの内部に前記半導体膜
を残留させる工程とを含んでいる。
に複数の素子間を分離するためのトレンチを形成する工
程と、前記半導体基板の表面および前記トレンチの内面
に絶縁膜を形成する工程と、前記絶縁膜上に前記トレン
チを埋設し得る膜厚の半導体膜を形成する工程と、前記
半導体膜を選択的にエッチングして前記半導体基板上に
少なくともその一部を残すとともに、前記トレンチの内
部に前記半導体膜を残留させる工程とを含んでいる。ま
た、本発明の他の製造方法は、半導体基板上に耐酸化膜
を形成する工程と、前記耐酸化膜及び前記半導体基板を
選択的にエッチングして複数の素子間を分離するための
トレンチを形成する工程と、前記トレンチの内面を熱酸
化して厚い絶縁膜を形成する工程と、前記耐酸化膜を除
去した後、前記半導体基板の表面に薄い酸化膜を形成す
る工程と、前記絶縁膜上に前記トレンチを埋設し得る膜
厚の半導体膜を形成する工程と、前記半導体膜を選択的
にエッチングして前記半導体基板上に少なくともその一
部を残すとともに、前記トレンチの内部に前記半導体膜
を残留させる工程とを含んでいる。
【０００８】トレンチを埋設するための半導体膜の一部
を利用してトランジスタ等の素子のゲート電極や、容量
素子の電極や抵抗素子を形成することができ、しかもこ
の半導体膜のパターニングをトレンチ内のみに半導体膜
を残すエッチング工程によって同時に行うことにより、
素子或いは素子電極を形成するための半導体膜の堆積工
程と、これをエッチングする工程をそれぞれトレンチ製
造工程と兼用化でき、半導体装置全体の製造工程を簡略
化し、かつ低コスト化することが可能となる。
を利用してトランジスタ等の素子のゲート電極や、容量
素子の電極や抵抗素子を形成することができ、しかもこ
の半導体膜のパターニングをトレンチ内のみに半導体膜
を残すエッチング工程によって同時に行うことにより、
素子或いは素子電極を形成するための半導体膜の堆積工
程と、これをエッチングする工程をそれぞれトレンチ製
造工程と兼用化でき、半導体装置全体の製造工程を簡略
化し、かつ低コスト化することが可能となる。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態を工
程順に示す断面図であり、ここでは前記した従来例と同
様にＰ型半導体基板にＰ型ＭＯＳトランジスタを製造す
る例を示している。先ず、図１（ａ）のように、Ｐ型シ
リコン基板１にイオン注入法などを用いてＮウェル層２
を形成した後、リソグラフィ法とドライエッチング法な
どを用いて、幅約０．４μｍの素子分離のためのトレン
チ３をＰ型シリコン基板１に達するまで形成する。そし
て、熱酸化法を用いてＮウェル層２の表面およびトレン
チ３の側壁と底部を覆うように厚さ約５ｎｍの熱酸化膜
４を形成する。この熱酸化膜４は後述するように素子領
域ではゲート酸化膜となる。さらに、ＣＶＤ法を用い
て、トレンチ３の幅の１／２となる約０．２μｍ以上の
厚さにポリシリコン膜５を堆積する。これにより、前記
トレンチ３はポリシリコン膜５によって埋設される。
参照して説明する。図１は本発明の第１の実施形態を工
程順に示す断面図であり、ここでは前記した従来例と同
様にＰ型半導体基板にＰ型ＭＯＳトランジスタを製造す
る例を示している。先ず、図１（ａ）のように、Ｐ型シ
リコン基板１にイオン注入法などを用いてＮウェル層２
を形成した後、リソグラフィ法とドライエッチング法な
どを用いて、幅約０．４μｍの素子分離のためのトレン
チ３をＰ型シリコン基板１に達するまで形成する。そし
て、熱酸化法を用いてＮウェル層２の表面およびトレン
チ３の側壁と底部を覆うように厚さ約５ｎｍの熱酸化膜
４を形成する。この熱酸化膜４は後述するように素子領
域ではゲート酸化膜となる。さらに、ＣＶＤ法を用い
て、トレンチ３の幅の１／２となる約０．２μｍ以上の
厚さにポリシリコン膜５を堆積する。これにより、前記
トレンチ３はポリシリコン膜５によって埋設される。
【００１０】次に、図１（ｂ）のように、リソグラフィ
法を用いて、Ｐ型ＭＯＳトランジスタのゲート電極を形
成したい領域にフォトレジスト６を形成する。次に、図
１（ｃ）のように、このフォトレジスト６をマスクと
し、かつ前記熱酸化膜４をエッチングのストッパにして
前記ポリシリコン膜５をドライエッチング法によりエッ
チングすることにより、ポリシリコン膜５はフォトレジ
スト６の直下とトレンチ３の内部のみに残される。これ
により、前記ポリシリコン膜５によってＰ型ＭＯＳトラ
ンジスタのゲート電極５Ａが形成され、かつこれと同時
にトレンチ３がポリシリコン膜５によって埋設され、ト
レンチ素子分離構造が形成される。
法を用いて、Ｐ型ＭＯＳトランジスタのゲート電極を形
成したい領域にフォトレジスト６を形成する。次に、図
１（ｃ）のように、このフォトレジスト６をマスクと
し、かつ前記熱酸化膜４をエッチングのストッパにして
前記ポリシリコン膜５をドライエッチング法によりエッ
チングすることにより、ポリシリコン膜５はフォトレジ
スト６の直下とトレンチ３の内部のみに残される。これ
により、前記ポリシリコン膜５によってＰ型ＭＯＳトラ
ンジスタのゲート電極５Ａが形成され、かつこれと同時
にトレンチ３がポリシリコン膜５によって埋設され、ト
レンチ素子分離構造が形成される。
【００１１】次いで、前記フォトレジスト６を除去した
後、図１（ｄ）のように、通常の工程に従い、前記ゲー
ト電極５Ａの両側面にサイドウォール７を形成し、かつ
これをマスクにしたイオン注入法によりＮウェル層２に
Ｐ型のソース・ドレイン領域８を形成してＰ型ＭＯＳト
ランジスタを形成する。さらに、ＣＶＤ法を用いてシリ
コン酸化膜９を堆積した後、このシリコン酸化膜９に前
記ソース・ドレイン領域８に接続されるコンタクトホー
ル１０を開口する。さらに、前記コンタクトホール１０
をタングステン１１で埋設した後、アルミニウム配線１
２を形成して完成する。
後、図１（ｄ）のように、通常の工程に従い、前記ゲー
ト電極５Ａの両側面にサイドウォール７を形成し、かつ
これをマスクにしたイオン注入法によりＮウェル層２に
Ｐ型のソース・ドレイン領域８を形成してＰ型ＭＯＳト
ランジスタを形成する。さらに、ＣＶＤ法を用いてシリ
コン酸化膜９を堆積した後、このシリコン酸化膜９に前
記ソース・ドレイン領域８に接続されるコンタクトホー
ル１０を開口する。さらに、前記コンタクトホール１０
をタングステン１１で埋設した後、アルミニウム配線１
２を形成して完成する。
【００１２】このように、この実施形態の製造方法で
は、トレンチ３を埋設するためのポリシリコン膜５の一
部を利用してＰＭＯＳトランジスタのゲート電極５Ａを
形成することができ、しかもこのゲート電極５Ａを形成
するためのポリシリコン膜５のパターニングを、トレン
チ３内のみにポリシリコン膜５を残すエッチング工程に
よって同時に行うことができる。したがって、ゲート電
極５Ａを形成するためのポリシリコン膜の堆積工程と、
これをエッチングする工程をそれぞれトレンチ製造工程
と兼用化でき、半導体装置全体の製造工程を簡略化し、
かつ低コスト化することが可能となる。
は、トレンチ３を埋設するためのポリシリコン膜５の一
部を利用してＰＭＯＳトランジスタのゲート電極５Ａを
形成することができ、しかもこのゲート電極５Ａを形成
するためのポリシリコン膜５のパターニングを、トレン
チ３内のみにポリシリコン膜５を残すエッチング工程に
よって同時に行うことができる。したがって、ゲート電
極５Ａを形成するためのポリシリコン膜の堆積工程と、
これをエッチングする工程をそれぞれトレンチ製造工程
と兼用化でき、半導体装置全体の製造工程を簡略化し、
かつ低コスト化することが可能となる。
【００１３】次に、本発明の第２の実施形態を図２を用
いて説明する。先ず、図２（ａ）のように、Ｐ型シリコ
ン基板１にイオン注入法などを用いて、Ｎウェル層２を
形成し、かつ、ＣＶＤ法を用いてシリコン窒化膿１３を
Ｎウェル層２の表面に堆積する。次に、リソグラフィ法
とドライエッチング法などを用いて、幅約０．４μｍの
素子分離のためのトレンチ３を前記Ｐ型シリコン基板１
に達するまで形成する。次に、図２（ｂ）のように、前
記シリコン窒化膿１３をマスクにした熱酸化法により、
前記Ｎ型ウェル層２の表面の酸化を防止しながら、トレ
ンチ３の側壁と底部を選択的に覆うように厚さ約０．１
μｍのシリコン酸化膜１４を形成する。
いて説明する。先ず、図２（ａ）のように、Ｐ型シリコ
ン基板１にイオン注入法などを用いて、Ｎウェル層２を
形成し、かつ、ＣＶＤ法を用いてシリコン窒化膿１３を
Ｎウェル層２の表面に堆積する。次に、リソグラフィ法
とドライエッチング法などを用いて、幅約０．４μｍの
素子分離のためのトレンチ３を前記Ｐ型シリコン基板１
に達するまで形成する。次に、図２（ｂ）のように、前
記シリコン窒化膿１３をマスクにした熱酸化法により、
前記Ｎ型ウェル層２の表面の酸化を防止しながら、トレ
ンチ３の側壁と底部を選択的に覆うように厚さ約０．１
μｍのシリコン酸化膜１４を形成する。
【００１４】次いで、図２（ｃ）のように、ウェットエ
ッチング法などを用いて、前記シリコン窒化膜１３を除
去した後、熱酸化法を用いて改めてＮウェル層２の表面
およびトレンチ３の側壁と底部を覆うように厚さ約５ｎ
ｍのゲート酸化膜４Ａを形成する。続いて、ＣＶＤ法を
用いて、トレンチ３の幅の１／２とシリコン酸化膜１４
の厚さの１／２の差となる０．１５μｍ以上の厚さにポ
リシリコン膜５を堆積して前記トレンチ３を埋設する。
しかる後、図２（ｄ）のように、リソグラフィ法を用い
て、Ｐ型ＭＯＳトランジスタのゲート電極を形成したい
領域にフォトレジスト６を形成する。そして、フォトレ
ジスト６をマスクにし、ゲート酸化膜４Ａをエッチング
のストッパにしたドライエッチング法を用いて、ポリシ
リコン膜５をエッチングすることにより、ポリシリコン
膜５をフォトレジスト６の直下とトレンチ３の内部のみ
に残して、Ｐ型ＭＯＳトランジスタのゲート電極５Ａを
形成すると同時にトレンチ３内にのみポリシリコン膜５
を残し、トレンチ素子分離構造を形成する。
ッチング法などを用いて、前記シリコン窒化膜１３を除
去した後、熱酸化法を用いて改めてＮウェル層２の表面
およびトレンチ３の側壁と底部を覆うように厚さ約５ｎ
ｍのゲート酸化膜４Ａを形成する。続いて、ＣＶＤ法を
用いて、トレンチ３の幅の１／２とシリコン酸化膜１４
の厚さの１／２の差となる０．１５μｍ以上の厚さにポ
リシリコン膜５を堆積して前記トレンチ３を埋設する。
しかる後、図２（ｄ）のように、リソグラフィ法を用い
て、Ｐ型ＭＯＳトランジスタのゲート電極を形成したい
領域にフォトレジスト６を形成する。そして、フォトレ
ジスト６をマスクにし、ゲート酸化膜４Ａをエッチング
のストッパにしたドライエッチング法を用いて、ポリシ
リコン膜５をエッチングすることにより、ポリシリコン
膜５をフォトレジスト６の直下とトレンチ３の内部のみ
に残して、Ｐ型ＭＯＳトランジスタのゲート電極５Ａを
形成すると同時にトレンチ３内にのみポリシリコン膜５
を残し、トレンチ素子分離構造を形成する。
【００１５】以降の工程は前記第１の実施形態と同様で
あるので、その図示と説明は省略する。この第２の実施
形態においても、トレンチを埋設するポリシリコンの一
部でゲート電極を形成することができ、しかもポリシリ
コン膜の堆積とエッチングを同一工程で行うことができ
るため、製造工程を簡略化し、低コストな製造が実現で
きる。なお、この実施形態では、トレンチの内面に形成
する酸化膜と、ゲート酸化膜とを独立した工程で形成し
ているので、トレンチの内面には絶縁耐圧が高い厚い酸
化膜が形成でき、その一方でゲート酸化膜はトランジス
タの特性に要求される薄い酸化膜が形成できる。
あるので、その図示と説明は省略する。この第２の実施
形態においても、トレンチを埋設するポリシリコンの一
部でゲート電極を形成することができ、しかもポリシリ
コン膜の堆積とエッチングを同一工程で行うことができ
るため、製造工程を簡略化し、低コストな製造が実現で
きる。なお、この実施形態では、トレンチの内面に形成
する酸化膜と、ゲート酸化膜とを独立した工程で形成し
ているので、トレンチの内面には絶縁耐圧が高い厚い酸
化膜が形成でき、その一方でゲート酸化膜はトランジス
タの特性に要求される薄い酸化膜が形成できる。
【００１６】なお、前記第１の実施形態および第２の実
施形態では、Ｐ型ＭＯＳトランジスタを有する半導体装
置の例を示しているが、Ｎ型ＭＯＳトランジスタを有す
る半導体装置や、Ｐ型とＮ型の各ＭＯＳトランジスタを
有する半導体装置、あるいは、ＭＯＳトランジスタとパ
イポーラ型トランジスタを有する半導体装置にも本発明
を適用ずくことが可能である。また、トランジスタ以外
の素子の電極、例えば容量素子の電極、あるいは抵抗素
子を形成する場合にも本発明を同様に適用できる。
施形態では、Ｐ型ＭＯＳトランジスタを有する半導体装
置の例を示しているが、Ｎ型ＭＯＳトランジスタを有す
る半導体装置や、Ｐ型とＮ型の各ＭＯＳトランジスタを
有する半導体装置、あるいは、ＭＯＳトランジスタとパ
イポーラ型トランジスタを有する半導体装置にも本発明
を適用ずくことが可能である。また、トランジスタ以外
の素子の電極、例えば容量素子の電極、あるいは抵抗素
子を形成する場合にも本発明を同様に適用できる。
【００１７】
【発明の効果】以上説明したように本発明は、トレンチ
を埋設するための半導体膜の一部を利用してトランジス
タ等の素子のゲート電極や、容量素子の電極や抵抗素子
を形成することができ、しかもこの半導体膜のパターニ
ングをトレンチ内のみに半導体膜を残すエッチング工程
によって同時に行うことにより、素子或いは素子電極を
形成するための半導体膜の堆積工程と、これをエッチン
グする工程をそれぞれトレンチ製造工程と兼用化でき、
半導体装置全体の製造工程を簡略化し、かつ低コスト化
することが可能となる。
を埋設するための半導体膜の一部を利用してトランジス
タ等の素子のゲート電極や、容量素子の電極や抵抗素子
を形成することができ、しかもこの半導体膜のパターニ
ングをトレンチ内のみに半導体膜を残すエッチング工程
によって同時に行うことにより、素子或いは素子電極を
形成するための半導体膜の堆積工程と、これをエッチン
グする工程をそれぞれトレンチ製造工程と兼用化でき、
半導体装置全体の製造工程を簡略化し、かつ低コスト化
することが可能となる。
【図１】本発明の第１の実施形態を製造工程順に示す断
面図である。
面図である。
【図２】本発明の第２の実施形態を製造工程順に示す断
面図である。
面図である。
【図３】従来の製造方法の一例を工程順に示す断面図の
その１である。
その１である。
【図４】従来の製造方法の一例を工程順に示す断面図の
その２である。
その２である。
１ シリコン基板 ２ Ｎウェル層 ３ トレンチ ４ 熱酸化膜 ５ ポリシリコン膜 ６ フォトレジスト ８ ソース・ドレイン領域 ９ シリコン酸化膜 １０ コンタクトホール １１ タングステン １２ アルミニウム配線 １３ シリコン窒化膜 １４ シリコン酸化膜
Claims (5)
- 【請求項１】 半導体基板上に形成された複数の素子
を、前記半導体基板に形成されたトレンチ素子分離構造
によって絶縁する構成の半導体装置において、前記半導
体基板上に所要のパターンに形成された半導体膜の一部
と、前記トレンチ素子分離構造を構成するために前記半
導体基板に設けられたトレンチ内に埋設された半導体膜
が同一工程で堆積された半導体膜で構成されることを特
徴とする半導体装置。 - 【請求項２】 前記所要のパターンに形成された前記半
導体膜の一部が前記素子としてのＭＯＳトランジスタの
ゲート電極である請求項１に記載の半導体装置。 - 【請求項３】 前記所要のパターンに形成された前記半
導体膜の一部が前記素子の電極あるいは素子自体である
請求項１に記載の半導体装置。 - 【請求項４】 半導体基板上に形成された複数の素子
を、前記半導体基板に形成されたトレンチ素子分離構造
によって絶縁する構成の半導体装置の製造方法におい
て、前記半導体基板上に前記素子間を分離するためのト
レンチを形成する工程と、前記半導体基板の表面および
前記トレンチの内面に絶縁膜を形成する工程と、前記絶
縁膜上に前記トレンチを埋設し得る膜厚の半導体膜を形
成する工程と、前記半導体膜を選択的にエッチングして
前記半導体基板上に少なくともその一部を残すととも
に、前記トレンチの内部に前記半導体膜を残留させる工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上に形成された複数の素子
を、前記半導体基板に形成されたトレンチ素子分離構造
によって絶縁する構成の半導体装置の製造方法におい
て、前記半導体基板上に耐酸化膜を形成する工程と、前
記耐酸化膜及び前記半導体基板を選択的にエッチングし
て前記素子間を分離するためのトレンチを形成する工程
と、前記トレンチの内面を熱酸化して厚い絶縁膜を形成
する工程と、前記耐酸化膜を除去した後、前記半導体基
板の表面に薄い酸化膜を形成する工程と、前記絶縁膜上
に前記トレンチを埋設し得る膜厚の半導体膜を形成する
工程と、前記半導体膜を選択的にエッチングして前記半
導体基板上に少なくともその一部を残すとともに、前記
トレンチの内部に前記半導体膜を残留させる工程とを含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09211486A JP3099779B2 (ja) | 1997-08-06 | 1997-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09211486A JP3099779B2 (ja) | 1997-08-06 | 1997-08-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154608A true JPH1154608A (ja) | 1999-02-26 |
| JP3099779B2 JP3099779B2 (ja) | 2000-10-16 |
Family
ID=16606760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09211486A Expired - Fee Related JP3099779B2 (ja) | 1997-08-06 | 1997-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3099779B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313906A (ja) * | 2001-04-18 | 2002-10-25 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
| JP2011243638A (ja) * | 2010-05-14 | 2011-12-01 | Sharp Corp | 半導体装置の製造方法 |
-
1997
- 1997-08-06 JP JP09211486A patent/JP3099779B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313906A (ja) * | 2001-04-18 | 2002-10-25 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
| JP2011243638A (ja) * | 2010-05-14 | 2011-12-01 | Sharp Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3099779B2 (ja) | 2000-10-16 |
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