JPH1154708A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH1154708A JPH1154708A JP21196197A JP21196197A JPH1154708A JP H1154708 A JPH1154708 A JP H1154708A JP 21196197 A JP21196197 A JP 21196197A JP 21196197 A JP21196197 A JP 21196197A JP H1154708 A JPH1154708 A JP H1154708A
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- diode
- anode
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- Bipolar Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 抵抗値が極めて高い精度にて設定される抵抗
素子を内蔵するバイポーラトランジスタ回路装置を得
る。 【解決手段】 アノード領域１８は半導体基体３におけ
るダイオード形成領域６の表面にバイポーラトランジス
タのベース領域８と同時に同じ条件にて形成される。カ
ソード領域１９は半導体基体３におけるダイオード形成
領域６の表面にアノード領域１８と一部重なり領域２０
を有して形成され、バイホーラトランジスタのエミッタ
領域９と同時に同じ条件にて形成される。このカソード
領域１９と上記アノード領域１８とによってザッピング
用のツェナーダイオードを構成する。
素子を内蔵するバイポーラトランジスタ回路装置を得
る。 【解決手段】 アノード領域１８は半導体基体３におけ
るダイオード形成領域６の表面にバイポーラトランジス
タのベース領域８と同時に同じ条件にて形成される。カ
ソード領域１９は半導体基体３におけるダイオード形成
領域６の表面にアノード領域１８と一部重なり領域２０
を有して形成され、バイホーラトランジスタのエミッタ
領域９と同時に同じ条件にて形成される。このカソード
領域１９と上記アノード領域１８とによってザッピング
用のツェナーダイオードを構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＮＰＮ型のバイ
ポーラトランジスタを備えたものにおいて、ザッピング
用のツェナーダイオードを備えた半導体集積回路装置に
関するものである。
ポーラトランジスタを備えたものにおいて、ザッピング
用のツェナーダイオードを備えた半導体集積回路装置に
関するものである。
【０００２】
【従来の技術】ＮＰＮ型のバイポーラトランジスタを備
えた半導体集積回路装置において、抵抗値が半導体ウェ
ハプロセスでは実現不可能な極めて高い精度にて設定さ
れる抵抗素子を内蔵することが望まれている。この抵抗
値が極めて高い精度にて設定される抵抗素子を得るため
に、ＮＰＮ型のバイポーラトランジスタを形成するのに
際してツェナーダイオードを形成し、抵抗素子を構成す
る調整用抵抗素子にこのツェナーダイオードを接続し、
半導体ウェハプロセス後、カソード電極とアノード電極
との間を短絡状態とするかしないかによって抵抗値を調
整し、抵抗値が極めて高い精度にて設定される抵抗素子
を得る方法（一般に、ツェナーザッピング法と呼ばれて
いる。）が知られている。
えた半導体集積回路装置において、抵抗値が半導体ウェ
ハプロセスでは実現不可能な極めて高い精度にて設定さ
れる抵抗素子を内蔵することが望まれている。この抵抗
値が極めて高い精度にて設定される抵抗素子を得るため
に、ＮＰＮ型のバイポーラトランジスタを形成するのに
際してツェナーダイオードを形成し、抵抗素子を構成す
る調整用抵抗素子にこのツェナーダイオードを接続し、
半導体ウェハプロセス後、カソード電極とアノード電極
との間を短絡状態とするかしないかによって抵抗値を調
整し、抵抗値が極めて高い精度にて設定される抵抗素子
を得る方法（一般に、ツェナーザッピング法と呼ばれて
いる。）が知られている。
【０００３】このツェナーザッピング法に用いられるザ
ッピング用のツェナーダイオードとして、例えば特開平
６−１３６３０号公報に知られている。図１３は上記特
開平６−１３６３０号公報に示されたザッピング用のダ
イオードを示し、１０１は島領域の電位をとるＮ+拡散
層、１０２はＮ+拡散層１０１のコンタクト窓、１０３
はＰ拡散層、１０４はＮ+拡散層、１０５はＮ+拡散層１
０４のコンタクト窓、１０６はＰ拡散層１０３のコンタ
クト窓、１０７は分離領域である。ザッピング用のダイ
オードはＰ拡散層１０３とＮ+拡散層１０４とによって
構成される。
ッピング用のツェナーダイオードとして、例えば特開平
６−１３６３０号公報に知られている。図１３は上記特
開平６−１３６３０号公報に示されたザッピング用のダ
イオードを示し、１０１は島領域の電位をとるＮ+拡散
層、１０２はＮ+拡散層１０１のコンタクト窓、１０３
はＰ拡散層、１０４はＮ+拡散層、１０５はＮ+拡散層１
０４のコンタクト窓、１０６はＰ拡散層１０３のコンタ
クト窓、１０７は分離領域である。ザッピング用のダイ
オードはＰ拡散層１０３とＮ+拡散層１０４とによって
構成される。
【０００４】
【発明が解決しようとする課題】しかるに、このように
構成されたザッピング用のダイオードは、Ｐ拡散層１０
３内にＮ+拡散層１０４を設けて形成しているため、Ｎ+
拡散層１０４の形成に際して、注入されるＮ型不純物が
Ｐ拡散層１０３のＰ型不純物に中和される。その結果、
Ｎ+拡散層１０４の不純物濃度が低くなる。特に、ザッ
ピング用のダイオードを形成するに際して、ＮＰＮ型の
バイポーラトランジスタを備えた半導体集積回路装置に
おける半導体ウェハプロセスの製造工程を増やすことな
く製造した場合、Ｎ+拡散層１０４の不純物濃度が低
く、降伏電圧が割と高いものしか得られなかった。この
ように降伏電圧が高いと、カソード電極とアノード電極
との間を短絡状態とするために大きな電力を必要とす
る。
構成されたザッピング用のダイオードは、Ｐ拡散層１０
３内にＮ+拡散層１０４を設けて形成しているため、Ｎ+
拡散層１０４の形成に際して、注入されるＮ型不純物が
Ｐ拡散層１０３のＰ型不純物に中和される。その結果、
Ｎ+拡散層１０４の不純物濃度が低くなる。特に、ザッ
ピング用のダイオードを形成するに際して、ＮＰＮ型の
バイポーラトランジスタを備えた半導体集積回路装置に
おける半導体ウェハプロセスの製造工程を増やすことな
く製造した場合、Ｎ+拡散層１０４の不純物濃度が低
く、降伏電圧が割と高いものしか得られなかった。この
ように降伏電圧が高いと、カソード電極とアノード電極
との間を短絡状態とするために大きな電力を必要とす
る。
【０００５】この発明は上記した点に鑑みてなされたも
のであり、ＮＰＮ型のバイポーラトランジスタを備えた
ものにおいて、半導体ウェハプロセスの製造工程を増や
すことなく、降伏電圧の低いザッピング用のダイオード
を備えた半導体集積回路装置を得ることを目的とする。
のであり、ＮＰＮ型のバイポーラトランジスタを備えた
ものにおいて、半導体ウェハプロセスの製造工程を増や
すことなく、降伏電圧の低いザッピング用のダイオード
を備えた半導体集積回路装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】第１の発明に係る半導体
集積回路装置は、Ｐ型の半導体基板、およびこの半導体
基板の表面上に形成されたＮ型のエピタキシャル成長層
を有し、それぞれがエピタキシャル成長層の表面から半
導体基板の表面に達するＰ型の素子間分離領域に囲われ
たトランジスタ形成領域およびダイオード形成領域を有
する半導体基体と、トランジスタ形成領域の表面にＰ型
拡散領域にて形成されるベース領域、およびこのベース
領域の表面にエピタキシャル成長層の不純物濃度より高
い不純物濃度を有するＮ型拡散領域にて形成されるエミ
ッタ領域を有するＮＰＮ型のバイポーラトランジスタ
と、ダイオード形成領域の表面に、バイポーラトランジ
スタのベース領域を構成するＰ型拡散領域と同じ不純物
濃度および拡散深さを有するＰ型拡散領域にて形成され
るアノード領域、およびダイオード形成領域の表面に、
アノード領域と一部重なり領域を有して一主面に沿って
配置され、バイポーラトランジスタのエミッタ領域を構
成するＮ型拡散領域と同じ不純物濃度および拡散深さを
有するＮ型拡散領域にて形成されるカソード領域を有す
るザッピング用のダイオードと、半導体基体の表面上に
形成され、ダイオードのアノード領域に電気的に接続さ
れるザッピング用アノードパッドと、半導体基体の表面
上に形成され、ダイオードのカソード領域に電気的に接
続されるザッピング用カソードパッドとを設けたもので
ある。
集積回路装置は、Ｐ型の半導体基板、およびこの半導体
基板の表面上に形成されたＮ型のエピタキシャル成長層
を有し、それぞれがエピタキシャル成長層の表面から半
導体基板の表面に達するＰ型の素子間分離領域に囲われ
たトランジスタ形成領域およびダイオード形成領域を有
する半導体基体と、トランジスタ形成領域の表面にＰ型
拡散領域にて形成されるベース領域、およびこのベース
領域の表面にエピタキシャル成長層の不純物濃度より高
い不純物濃度を有するＮ型拡散領域にて形成されるエミ
ッタ領域を有するＮＰＮ型のバイポーラトランジスタ
と、ダイオード形成領域の表面に、バイポーラトランジ
スタのベース領域を構成するＰ型拡散領域と同じ不純物
濃度および拡散深さを有するＰ型拡散領域にて形成され
るアノード領域、およびダイオード形成領域の表面に、
アノード領域と一部重なり領域を有して一主面に沿って
配置され、バイポーラトランジスタのエミッタ領域を構
成するＮ型拡散領域と同じ不純物濃度および拡散深さを
有するＮ型拡散領域にて形成されるカソード領域を有す
るザッピング用のダイオードと、半導体基体の表面上に
形成され、ダイオードのアノード領域に電気的に接続さ
れるザッピング用アノードパッドと、半導体基体の表面
上に形成され、ダイオードのカソード領域に電気的に接
続されるザッピング用カソードパッドとを設けたもので
ある。
【０００７】第２の発明に係る半導体集積回路装置は、
Ｐ型の半導体基板、およびこの半導体基板の表面上に形
成されたＮ型のエピタキシャル成長層を有し、それぞれ
がエピタキシャル成長層の表面から半導体基板の表面に
達するＰ型の素子間分離領域に囲われたトランジスタ形
成領域およびダイオード形成領域を有する半導体基体
と、トランジスタ形成領域の表面にＰ型拡散領域にて形
成されるベース領域、およびこのベース領域の表面にエ
ピタキシャル成長層の不純物濃度より高い不純物濃度を
有するＮ型拡散領域にて形成されるエミッタ領域とを有
するＮＰＮ型のバイポーラトランジスタと、ダイオード
形成領域の表面に、バイポーラトランジスタのベース領
域を構成するＰ型拡散領域と同じ不純物濃度および拡散
深さを有するＰ型拡散領域にて形成されるアノード領
域、およびダイオード形成領域の表面に、アノード領域
と一部重なり領域を有して表面に沿って配置され、バイ
ポーラトランジスタのエミッタ領域を構成するＮ型拡散
領域と同じ不純物濃度および拡散深さを有するＮ型拡散
領域にて形成されるカソード領域とを有し、重なり領域
とアノード領域およびカソード領域のうちの一方の領域
とのＰＮ接合部を有するとともに、アノード領域とカソ
ード領域との非重なり領域における高濃度のＰＮ接合部
を有するザッピング用のダイオードと、半導体基体の表
面上に形成され、ダイオードのアノード領域に電気的に
接続されるザッピング用アノードパッドと、半導体基体
の表面上に形成され、ダイオードのカソード領域に電気
的に接続されるザッピング用カソードパッドとを設けた
ものである。
Ｐ型の半導体基板、およびこの半導体基板の表面上に形
成されたＮ型のエピタキシャル成長層を有し、それぞれ
がエピタキシャル成長層の表面から半導体基板の表面に
達するＰ型の素子間分離領域に囲われたトランジスタ形
成領域およびダイオード形成領域を有する半導体基体
と、トランジスタ形成領域の表面にＰ型拡散領域にて形
成されるベース領域、およびこのベース領域の表面にエ
ピタキシャル成長層の不純物濃度より高い不純物濃度を
有するＮ型拡散領域にて形成されるエミッタ領域とを有
するＮＰＮ型のバイポーラトランジスタと、ダイオード
形成領域の表面に、バイポーラトランジスタのベース領
域を構成するＰ型拡散領域と同じ不純物濃度および拡散
深さを有するＰ型拡散領域にて形成されるアノード領
域、およびダイオード形成領域の表面に、アノード領域
と一部重なり領域を有して表面に沿って配置され、バイ
ポーラトランジスタのエミッタ領域を構成するＮ型拡散
領域と同じ不純物濃度および拡散深さを有するＮ型拡散
領域にて形成されるカソード領域とを有し、重なり領域
とアノード領域およびカソード領域のうちの一方の領域
とのＰＮ接合部を有するとともに、アノード領域とカソ
ード領域との非重なり領域における高濃度のＰＮ接合部
を有するザッピング用のダイオードと、半導体基体の表
面上に形成され、ダイオードのアノード領域に電気的に
接続されるザッピング用アノードパッドと、半導体基体
の表面上に形成され、ダイオードのカソード領域に電気
的に接続されるザッピング用カソードパッドとを設けた
ものである。
【０００８】
実施の形態１．図１ないし図９はこの発明の実施の形態
１を示す。図１および図２において、１はＰ型の半導体
基板で、抵抗が例えば２０Ωｃｍである。この半導体基
板１はＮＰＮ型バイポーラトランジスタの基板電位を与
えるため、この実施の形態１では接地電位が与えられ
る。２はこの半導体基板の表面上に形成されたＮ型のエ
ピタキシャル成長層で、上記半導体基板１とで半導体基
体３を構成する。４は上記エピタキシャル成長層２の表
面から上記半導体基板１の表面に達するＰ型の素子間分
離領域で、例えばボロン（Ｂ）が高濃度でイオン注入さ
れる。
１を示す。図１および図２において、１はＰ型の半導体
基板で、抵抗が例えば２０Ωｃｍである。この半導体基
板１はＮＰＮ型バイポーラトランジスタの基板電位を与
えるため、この実施の形態１では接地電位が与えられ
る。２はこの半導体基板の表面上に形成されたＮ型のエ
ピタキシャル成長層で、上記半導体基板１とで半導体基
体３を構成する。４は上記エピタキシャル成長層２の表
面から上記半導体基板１の表面に達するＰ型の素子間分
離領域で、例えばボロン（Ｂ）が高濃度でイオン注入さ
れる。
【０００９】５は上記素子間分離領域４に囲われた上記
エピタキシャル成長層２の島領域からなるトランジスタ
形成領域、６は上記素子間分離領域４に囲われた上記エ
ピタキシャル成長層２の島領域からなるダイオード形成
領域である。７は上記トランジスタ形成領域５における
上記エピタキシャル成長層２と半導体基板１との界面に
埋め込まれたＮ型不純物にて形成された埋込領域で、こ
の実施の形態１では、半導体基板１の表面にリン（Ｐ）
をイオン注入することによって形成される。
エピタキシャル成長層２の島領域からなるトランジスタ
形成領域、６は上記素子間分離領域４に囲われた上記エ
ピタキシャル成長層２の島領域からなるダイオード形成
領域である。７は上記トランジスタ形成領域５における
上記エピタキシャル成長層２と半導体基板１との界面に
埋め込まれたＮ型不純物にて形成された埋込領域で、こ
の実施の形態１では、半導体基板１の表面にリン（Ｐ）
をイオン注入することによって形成される。
【００１０】８は上記トランジスタ形成領域５の表面に
Ｐ型拡散領域にて形成されるベース領域で、この実施の
形態１では、例えば、４×１０14／ｃｍ2で５０ｋｅＶ
の条件でボロン（Ｂ）をイオン注入することによって形
成される。９はこのベース領域の表面に上記エピタキシ
ャル成長層２の不純物濃度より高い不純物濃度を有する
Ｎ型拡散領域にて形成されるエミッタ領域で、この実施
の形態１では、例えば、４×１０15／ｃｍ2で５０ｋｅ
Ｖの条件でリン（Ｐ）をイオン注入することによって形
成される。１０は上記ベース領域７から離隔した上記ト
ランジスタ形成領域５の表面に上記エミッタ領域８の形
成と同時に同条件で形成されたコレクタ引出領域であ
る。コレクタ領域となる上記トランジスタ形成領域５に
おけるエピタキシャル成長層２の島領域と、上記ベース
領域８と、上記エミッタ領域９とによってＮＰＮ型のバ
イポーラトランジスタを構成している。
Ｐ型拡散領域にて形成されるベース領域で、この実施の
形態１では、例えば、４×１０14／ｃｍ2で５０ｋｅＶ
の条件でボロン（Ｂ）をイオン注入することによって形
成される。９はこのベース領域の表面に上記エピタキシ
ャル成長層２の不純物濃度より高い不純物濃度を有する
Ｎ型拡散領域にて形成されるエミッタ領域で、この実施
の形態１では、例えば、４×１０15／ｃｍ2で５０ｋｅ
Ｖの条件でリン（Ｐ）をイオン注入することによって形
成される。１０は上記ベース領域７から離隔した上記ト
ランジスタ形成領域５の表面に上記エミッタ領域８の形
成と同時に同条件で形成されたコレクタ引出領域であ
る。コレクタ領域となる上記トランジスタ形成領域５に
おけるエピタキシャル成長層２の島領域と、上記ベース
領域８と、上記エミッタ領域９とによってＮＰＮ型のバ
イポーラトランジスタを構成している。
【００１１】１１は上記半導体基体３の表面上に形成さ
れた絶縁膜（酸化膜）、１２は上記コレクタ引出領域１
０に上記絶縁層１１に形成されたコンタクトホール１３
を介して電気的に接続（オーミック接触）されたコレク
タ用配線（電極）で、アルミニウム層によって形成され
る。１４は上記ベース領域８に上記絶縁層１１に形成さ
れたコンタクトホール１５を介して電気的に接続（オー
ミック接触）されたベース用配線（電極）で、上記コレ
クタ用配線１２と同時にアルミニウム層によって形成さ
れる。１６は上記エミッタ領域９に上記絶縁層１１に形
成されたコンタクトホール１７を介して電気的に接続
（オーミック接触）されたエミッタ用配線（電極）で、
上記コレクタ用配線１２と同時にアルミニウム層によっ
て形成される。
れた絶縁膜（酸化膜）、１２は上記コレクタ引出領域１
０に上記絶縁層１１に形成されたコンタクトホール１３
を介して電気的に接続（オーミック接触）されたコレク
タ用配線（電極）で、アルミニウム層によって形成され
る。１４は上記ベース領域８に上記絶縁層１１に形成さ
れたコンタクトホール１５を介して電気的に接続（オー
ミック接触）されたベース用配線（電極）で、上記コレ
クタ用配線１２と同時にアルミニウム層によって形成さ
れる。１６は上記エミッタ領域９に上記絶縁層１１に形
成されたコンタクトホール１７を介して電気的に接続
（オーミック接触）されたエミッタ用配線（電極）で、
上記コレクタ用配線１２と同時にアルミニウム層によっ
て形成される。
【００１２】１８は上記ダイオード形成領域６の表面
に、上記ＮＰＮ型のバイポーラトランジスタのベース領
域８を構成するＰ型拡散領域と同じ不純物濃度および同
じ拡散深さを有し、上記半導体基板１の不純物濃度より
高い不純物濃度からなるＰ型拡散領域にて形成されるア
ノード領域で、上記ＮＰＮ型のバイポーラトランジスタ
のベース領域８と同時に同じ条件にて形成され、例え
ば、４×１０14／ｃｍ2で５０ｋｅＶの条件でボロン
（Ｂ）をイオン注入することによって形成される。この
アノード領域１８はその平面形状が図２に示すように四
角形をなしている。
に、上記ＮＰＮ型のバイポーラトランジスタのベース領
域８を構成するＰ型拡散領域と同じ不純物濃度および同
じ拡散深さを有し、上記半導体基板１の不純物濃度より
高い不純物濃度からなるＰ型拡散領域にて形成されるア
ノード領域で、上記ＮＰＮ型のバイポーラトランジスタ
のベース領域８と同時に同じ条件にて形成され、例え
ば、４×１０14／ｃｍ2で５０ｋｅＶの条件でボロン
（Ｂ）をイオン注入することによって形成される。この
アノード領域１８はその平面形状が図２に示すように四
角形をなしている。
【００１３】１９は上記ダイオード形成領域６の表面に
上記アノード領域１８と一部重なり領域２０を有して第
１の方向（図２の図示左右方向）に沿って形成され、上
記ＮＰＮ型のバイポーラトランジスタのエミッタ領域９
を構成するＮ型拡散領域と同じ不純物濃度および同じ拡
散深さを有し、上記エピタキシャル成長層２の不純物濃
度より高い不純物濃度からなるＮ型拡散領域にて形成さ
れるカソード領域で、上記ＮＰＮ型のバイポーラトラン
ジスタのエミッタ領域９と同時に同じ条件にて形成さ
れ、例えば、４×１０15／ｃｍ2で５０ｋｅＶの条件で
リン（Ｐ）をイオン注入することによって形成される。
このカソード領域１９と上記アノード領域１８とによっ
てザッピング用のツェナーダイオードを構成する。この
カソード領域１９はその平面形状が図２に示すように四
角形をなしている。但し、上記第１の方向と直交する第
２の方向（図２の図示上下方向）の幅は上記アノード領
域１８の幅より短い。
上記アノード領域１８と一部重なり領域２０を有して第
１の方向（図２の図示左右方向）に沿って形成され、上
記ＮＰＮ型のバイポーラトランジスタのエミッタ領域９
を構成するＮ型拡散領域と同じ不純物濃度および同じ拡
散深さを有し、上記エピタキシャル成長層２の不純物濃
度より高い不純物濃度からなるＮ型拡散領域にて形成さ
れるカソード領域で、上記ＮＰＮ型のバイポーラトラン
ジスタのエミッタ領域９と同時に同じ条件にて形成さ
れ、例えば、４×１０15／ｃｍ2で５０ｋｅＶの条件で
リン（Ｐ）をイオン注入することによって形成される。
このカソード領域１９と上記アノード領域１８とによっ
てザッピング用のツェナーダイオードを構成する。この
カソード領域１９はその平面形状が図２に示すように四
角形をなしている。但し、上記第１の方向と直交する第
２の方向（図２の図示上下方向）の幅は上記アノード領
域１８の幅より短い。
【００１４】上記アノード領域１８と上記カソード領域
１９との重なり領域２０は、この実施の形態１におい
て、上記アノード領域１８の不純物濃度が上記カソード
領域１９の不純物濃度より高くしてあるため、Ｎ-型を
示す。従って、上記アノード領域１８と上記カソード領
域１９とによって構成されるツェナーダイオードのＰＮ
接合は、図１および図２に太線にて示すＮ-型の重なり
領域２０とＰ+型のアノード領域１８とのＰ+Ｎ-接合２
０ａと、図１図示に示すＰ+型のアノード領域１８の側
面とＮ+型のカソード領域１９底面との接合部であるＰ+
Ｎ+接合２０ｂと、図２図示太線の両端部に位置するＰ+
型のアノード領域１８とＮ+型のカソード領域１９との
Ｐ+Ｎ+接合２０ｃとなる。
１９との重なり領域２０は、この実施の形態１におい
て、上記アノード領域１８の不純物濃度が上記カソード
領域１９の不純物濃度より高くしてあるため、Ｎ-型を
示す。従って、上記アノード領域１８と上記カソード領
域１９とによって構成されるツェナーダイオードのＰＮ
接合は、図１および図２に太線にて示すＮ-型の重なり
領域２０とＰ+型のアノード領域１８とのＰ+Ｎ-接合２
０ａと、図１図示に示すＰ+型のアノード領域１８の側
面とＮ+型のカソード領域１９底面との接合部であるＰ+
Ｎ+接合２０ｂと、図２図示太線の両端部に位置するＰ+
型のアノード領域１８とＮ+型のカソード領域１９との
Ｐ+Ｎ+接合２０ｃとなる。
【００１５】要するに、アノード領域１８とカソード領
域１９にて構成されるツェナーダイオードは、重なり領
域２０とカソード領域１９とのＰ+Ｎ-接合２０ａを有す
るとともに、アノード領域１８とカソード領域１９との
非重なり領域、言い換えればアノード領域１８の第２の
方向に沿ったカソード領域１９側の側面とカソード領域
１９の底面との境界部、およびアノード領域１８の第２
の方向に沿ったカソード領域１９側の側面とカソード領
域１９の第１の方向に沿った両側面との境界部に高濃度
のＰ+Ｎ+接合２０ｂおよび２０ｃを有することになる。
域１９にて構成されるツェナーダイオードは、重なり領
域２０とカソード領域１９とのＰ+Ｎ-接合２０ａを有す
るとともに、アノード領域１８とカソード領域１９との
非重なり領域、言い換えればアノード領域１８の第２の
方向に沿ったカソード領域１９側の側面とカソード領域
１９の底面との境界部、およびアノード領域１８の第２
の方向に沿ったカソード領域１９側の側面とカソード領
域１９の第１の方向に沿った両側面との境界部に高濃度
のＰ+Ｎ+接合２０ｂおよび２０ｃを有することになる。
【００１６】２２は上記絶縁膜１１に形成されたコンタ
クトホール２１を介して上記アノード領域１８に電気的
に接続（オーミック接触）されたアノード用配線（電
極）で、上記ＮＰＮ型のバイポーラトランジスタのコレ
クタ用配線１２と同時にアルミニウム層によって形成さ
れている。このアノード用配線２２は、図４に示すよう
に、上記半導体基体３の表面上における周辺部に形成さ
れるザッピング用アノードパッドＰＡに電気的に接続さ
れる。
クトホール２１を介して上記アノード領域１８に電気的
に接続（オーミック接触）されたアノード用配線（電
極）で、上記ＮＰＮ型のバイポーラトランジスタのコレ
クタ用配線１２と同時にアルミニウム層によって形成さ
れている。このアノード用配線２２は、図４に示すよう
に、上記半導体基体３の表面上における周辺部に形成さ
れるザッピング用アノードパッドＰＡに電気的に接続さ
れる。
【００１７】２３は上記絶縁膜１１に形成されたコンタ
クトホール２４を介して上記カソード領域１９に電気的
に接続（オーミック接触）されたカソード用配線（電
極）で、上記アノード用配線２１と同じアルミニウム層
によって形成されている。このカソード用配線２３は、
上記半導体基体３の表面上における周辺部に形成される
ザッピング用カソードパッドＰＫに電気的に接続され
る。２５は上記ＮＰＮ型のバイポーラトランジスタおよ
び上記ツェナーダイオード上を覆う、例えばＢＰＳＧ膜
などの層間絶縁膜または／および窒化シリコン（Ｓｉ
Ｎ）等の表面保護膜からなる絶縁層である。
クトホール２４を介して上記カソード領域１９に電気的
に接続（オーミック接触）されたカソード用配線（電
極）で、上記アノード用配線２１と同じアルミニウム層
によって形成されている。このカソード用配線２３は、
上記半導体基体３の表面上における周辺部に形成される
ザッピング用カソードパッドＰＫに電気的に接続され
る。２５は上記ＮＰＮ型のバイポーラトランジスタおよ
び上記ツェナーダイオード上を覆う、例えばＢＰＳＧ膜
などの層間絶縁膜または／および窒化シリコン（Ｓｉ
Ｎ）等の表面保護膜からなる絶縁層である。
【００１８】なお、上記アノード領域１８と上記カソー
ド領域１９とによって構成されるツェナーダイオードの
露出面における平面形状の大きさは、この実施の形態１
において、例えば、次のようになっている。上記素子間
分離領域４に囲まれた上記ダイオード形成領域６は第１
の方向に沿った長さが２３μｍ、第２の方向に沿った長
さが１４μｍの四角形である。上記カソード領域１９お
よび上記アノード領域１８それぞれは、図２に示す第１
方向に沿った長さａおよびｂが１１μｍであり、第２の
方向に沿った長さ（幅）ｇ１、ｇ２がそれぞれ１０μ
ｍ、８μｍである。
ド領域１９とによって構成されるツェナーダイオードの
露出面における平面形状の大きさは、この実施の形態１
において、例えば、次のようになっている。上記素子間
分離領域４に囲まれた上記ダイオード形成領域６は第１
の方向に沿った長さが２３μｍ、第２の方向に沿った長
さが１４μｍの四角形である。上記カソード領域１９お
よび上記アノード領域１８それぞれは、図２に示す第１
方向に沿った長さａおよびｂが１１μｍであり、第２の
方向に沿った長さ（幅）ｇ１、ｇ２がそれぞれ１０μ
ｍ、８μｍである。
【００１９】上記コンタクトホール２２の平面形状は第
１の方向に沿った長さが２μｍ、第２の方向に沿った長
さが７μｍの四角形である。上記コンタクトホール２４
の平面形状は第１の方向に沿った長さが２μｍ、第２の
方向に沿った長さが５μｍの四角形である。上記コンタ
クトホール２２から上記カソード領域１９までの第１の
方向に沿った長さ（距離）ｃおよび上記コンタクトホー
ル２４から上記アノード領域１８までの第１の方向に沿
った長さ（距離）ｄはそれぞれ４．５μｍである。
１の方向に沿った長さが２μｍ、第２の方向に沿った長
さが７μｍの四角形である。上記コンタクトホール２４
の平面形状は第１の方向に沿った長さが２μｍ、第２の
方向に沿った長さが５μｍの四角形である。上記コンタ
クトホール２２から上記カソード領域１９までの第１の
方向に沿った長さ（距離）ｃおよび上記コンタクトホー
ル２４から上記アノード領域１８までの第１の方向に沿
った長さ（距離）ｄはそれぞれ４．５μｍである。
【００２０】上記アノード領域１８と上記カソード領域
１９との重なり領域２０の第１の方向に沿った長さｅは
３μｍである。上記コンタクトホール２４と上記コンタ
クトホール２２との第１の方向に沿った長さ（距離）ｆ
は１２μｍである。なお、上記アノード領域１８と上記
カソード領域１９における第１の方向に沿った中心線が
上記ダイオード形成領域６における第１の方向に沿った
中心線に一致するようにされている。また、上記アノー
ド領域１８の第２の方向に沿った外側の辺とこの辺に対
向した素子間分離領域４の辺までの距離が、上記カソー
ド領域１９の第２の方向に沿った外側の辺とこの辺に対
向した素子間分離領域４の辺までの距離と一致するよう
にされている。
１９との重なり領域２０の第１の方向に沿った長さｅは
３μｍである。上記コンタクトホール２４と上記コンタ
クトホール２２との第１の方向に沿った長さ（距離）ｆ
は１２μｍである。なお、上記アノード領域１８と上記
カソード領域１９における第１の方向に沿った中心線が
上記ダイオード形成領域６における第１の方向に沿った
中心線に一致するようにされている。また、上記アノー
ド領域１８の第２の方向に沿った外側の辺とこの辺に対
向した素子間分離領域４の辺までの距離が、上記カソー
ド領域１９の第２の方向に沿った外側の辺とこの辺に対
向した素子間分離領域４の辺までの距離と一致するよう
にされている。
【００２１】このようにして形成されたツェナーダイオ
ードについて特性を測定したところ、図３に示すような
特性が得られた。図３から明らかなように、順方向電圧
が０．７Ｖであるとともに、降伏電圧（逆方向耐圧、ブ
レークダウン電圧）が３．５Ｖと非常に低い値を示し、
容易にカソード電極とアノード電極との間を短絡状態に
できるザッピング用のダイオードとして非常に適した特
性が得られた。
ードについて特性を測定したところ、図３に示すような
特性が得られた。図３から明らかなように、順方向電圧
が０．７Ｖであるとともに、降伏電圧（逆方向耐圧、ブ
レークダウン電圧）が３．５Ｖと非常に低い値を示し、
容易にカソード電極とアノード電極との間を短絡状態に
できるザッピング用のダイオードとして非常に適した特
性が得られた。
【００２２】例えば、ザッピング用カソードパッドＰＫ
からザッピング用アノードパッドＰＡへ５０ｍＡ程度の
電流を流したところ、ツェナーダイオードはカソード配
線２３とアノード配線２１との間が容易に短絡状態にさ
れた。つまり、カソード配線２３からアノード配線２１
に電流が流れることにより、カソード配線２３のアルミ
ニウムが溶融し、カソード配線２３が接触しているカソ
ード領域１９からアノード配線２１が接触しているアノ
ード領域に至るまでの表面層に、アルミニウム−シリコ
ン（ＡｌＳｉ）層が形成され、カソード配線２３とアノ
ード配線２１との間が短絡状態にされる。
からザッピング用アノードパッドＰＡへ５０ｍＡ程度の
電流を流したところ、ツェナーダイオードはカソード配
線２３とアノード配線２１との間が容易に短絡状態にさ
れた。つまり、カソード配線２３からアノード配線２１
に電流が流れることにより、カソード配線２３のアルミ
ニウムが溶融し、カソード配線２３が接触しているカソ
ード領域１９からアノード配線２１が接触しているアノ
ード領域に至るまでの表面層に、アルミニウム−シリコ
ン（ＡｌＳｉ）層が形成され、カソード配線２３とアノ
ード配線２１との間が短絡状態にされる。
【００２３】この時の抵抗値を、ザッピング用カソード
パッドＰＫとザッピング用アノードパッドＰＡそれぞれ
に金線を接続し、電流を流し、ザッピング用カソードパ
ッドＰＫとザッピング用アノードパッドＰＡとの間の電
圧を測定することにより求めたところ、１０Ωと低い値
を示した。この１０Ωは、金線の抵抗値、金線とザッピ
ング用カソードパッドＰＫおよびザッピング用アノード
パッドＰＡとの接触抵抗、カソード配線２３とアノード
配線２１のそれぞれの抵抗、カソード配線２３とカソー
ド領域１９との接触抵抗、アノード配線２１とアノード
領域１８との接触抵抗も含まれている為、カソード配線
２３とアノード配線２１との間の抵抗値は、数Ω程度と
低い値であり、カソード配線２３とアノード配線２１と
の間は実質的に短絡状態と言える。従って、このように
構成されたツェナーダイオードはザッピング用のダイオ
ードとして非常に適している。
パッドＰＫとザッピング用アノードパッドＰＡそれぞれ
に金線を接続し、電流を流し、ザッピング用カソードパ
ッドＰＫとザッピング用アノードパッドＰＡとの間の電
圧を測定することにより求めたところ、１０Ωと低い値
を示した。この１０Ωは、金線の抵抗値、金線とザッピ
ング用カソードパッドＰＫおよびザッピング用アノード
パッドＰＡとの接触抵抗、カソード配線２３とアノード
配線２１のそれぞれの抵抗、カソード配線２３とカソー
ド領域１９との接触抵抗、アノード配線２１とアノード
領域１８との接触抵抗も含まれている為、カソード配線
２３とアノード配線２１との間の抵抗値は、数Ω程度と
低い値であり、カソード配線２３とアノード配線２１と
の間は実質的に短絡状態と言える。従って、このように
構成されたツェナーダイオードはザッピング用のダイオ
ードとして非常に適している。
【００２４】次に、上記のように構成された半導体集積
回路装置において、抵抗値が極めて高い精度にて設定さ
れる抵抗素子を、ザッピング用ダイオードを用いて得る
方法について、図４ないし図８を用いて説明する。図４
および図５において、Ａは極めて高い精度の抵抗値が求
められる抵抗素子の一端側ノード、Ｂは上記抵抗素子の
他端側ノードで、上記一端側ノードとの間で極めて高い
精度の抵抗値が要求される。
回路装置において、抵抗値が極めて高い精度にて設定さ
れる抵抗素子を、ザッピング用ダイオードを用いて得る
方法について、図４ないし図８を用いて説明する。図４
および図５において、Ａは極めて高い精度の抵抗値が求
められる抵抗素子の一端側ノード、Ｂは上記抵抗素子の
他端側ノードで、上記一端側ノードとの間で極めて高い
精度の抵抗値が要求される。
【００２５】ＰＫ１はＮＰＮ型のバイポーラトランジス
タおよびツェナーダイオードが形成される半導体基体３
の表面上における周辺部に形成される第１のザッピング
用カソードパッド、ＰＫ２は上記半導体基体３の表面上
における周辺部に形成される第２のザッピング用カソー
ドパッド、ＰＫ３は上記半導体基体３の表面上における
周辺部に形成される第３のザッピング用カソードパッ
ド、ＰＡは上記半導体基体３の表面上における周辺部に
形成されるザッピング用アノードパッドである。
タおよびツェナーダイオードが形成される半導体基体３
の表面上における周辺部に形成される第１のザッピング
用カソードパッド、ＰＫ２は上記半導体基体３の表面上
における周辺部に形成される第２のザッピング用カソー
ドパッド、ＰＫ３は上記半導体基体３の表面上における
周辺部に形成される第３のザッピング用カソードパッ
ド、ＰＡは上記半導体基体３の表面上における周辺部に
形成されるザッピング用アノードパッドである。
【００２６】２６は一端が上記一端側ノードＡに接続さ
れる抵抗値Ｒ０からなる抵抗本体で、上記半導体基体３
の表面、つまり、上記素子間分離領域４に囲まれた上記
エピタキシャル成長層の島領域に形成される拡散領域に
よって構成される拡散抵抗である。２７は一端がこの抵
抗本体２６の他端に接続される抵抗値Ｒ１からなる第１
の調整用抵抗で、上記半導体基体３の表面、つまり、上
記素子間分離領域４に囲まれた上記エピタキシャル成長
層の島領域に形成される拡散領域によって構成される拡
散抵抗であり、この例では抵抗値Ｒ１が例えば上記抵抗
本体２６の抵抗値Ｒ０の１／１００にされている。
れる抵抗値Ｒ０からなる抵抗本体で、上記半導体基体３
の表面、つまり、上記素子間分離領域４に囲まれた上記
エピタキシャル成長層の島領域に形成される拡散領域に
よって構成される拡散抵抗である。２７は一端がこの抵
抗本体２６の他端に接続される抵抗値Ｒ１からなる第１
の調整用抵抗で、上記半導体基体３の表面、つまり、上
記素子間分離領域４に囲まれた上記エピタキシャル成長
層の島領域に形成される拡散領域によって構成される拡
散抵抗であり、この例では抵抗値Ｒ１が例えば上記抵抗
本体２６の抵抗値Ｒ０の１／１００にされている。
【００２７】２８は一端がこの第１の調整用抵抗２７の
他端に接続される抵抗値Ｒ２からなる第２の調整用抵抗
で、上記半導体基体３の表面、つまり、上記素子間分離
領域４に囲まれた上記エピタキシャル成長層の島領域に
形成される拡散領域によって構成される拡散抵抗であ
り、この例では抵抗値Ｒ２が例えば上記抵抗本体２６の
抵抗値Ｒ０の１／１００にされている。２９は一端がこ
の第２の調整用抵抗２８の他端に接続され、他端が上記
他端側ノードＢに接続される抵抗値Ｒ３からなる第３の
調整用抵抗で、上記半導体基体３の表面、つまり、上記
素子間分離領域４に囲まれた上記エピタキシャル成長層
の島領域に形成される拡散領域によって構成される拡散
抵抗であり、この例では抵抗値Ｒ３が例えば上記抵抗本
体２６の抵抗値Ｒ０の１／１００にされている。上記抵
抗本体２６と上記第１ないし第３の調整用抵抗２７〜２
９は上記一端側ノードＡと上記他端側ノードＢとの間に
直列接続され、抵抗素子を構成する。
他端に接続される抵抗値Ｒ２からなる第２の調整用抵抗
で、上記半導体基体３の表面、つまり、上記素子間分離
領域４に囲まれた上記エピタキシャル成長層の島領域に
形成される拡散領域によって構成される拡散抵抗であ
り、この例では抵抗値Ｒ２が例えば上記抵抗本体２６の
抵抗値Ｒ０の１／１００にされている。２９は一端がこ
の第２の調整用抵抗２８の他端に接続され、他端が上記
他端側ノードＢに接続される抵抗値Ｒ３からなる第３の
調整用抵抗で、上記半導体基体３の表面、つまり、上記
素子間分離領域４に囲まれた上記エピタキシャル成長層
の島領域に形成される拡散領域によって構成される拡散
抵抗であり、この例では抵抗値Ｒ３が例えば上記抵抗本
体２６の抵抗値Ｒ０の１／１００にされている。上記抵
抗本体２６と上記第１ないし第３の調整用抵抗２７〜２
９は上記一端側ノードＡと上記他端側ノードＢとの間に
直列接続され、抵抗素子を構成する。
【００２８】３０はカソード領域１９がカソード用配線
２３を介して上記抵抗本体２６の他端および上記第１の
ザッピング用カソードパッドＰＫ１に接続されるととも
に、アノード領域１８がアノード配線２１を介して上記
他端側ノードＢおよび上記ザッピング用アノードパッド
ＰＡに接続される第１のザッピング用ダイオードＺＤ１
で、上記半導体基体３の表面に形成され、図１に示した
ツェナーダイオードの構成を持つ。３１はカソード領域
１９がカソード用配線２３を介して上記第１の調整用抵
抗２７の他端および上記第２のザッピング用カソードパ
ッドＰＫ２に接続されるとともに、アノード領域１８が
アノード配線２１を介して上記他端側ノードＢおよび上
記ザッピング用アノードパッドＰＡに接続される第２の
ザッピング用ダイオードＺＤ２で、上記半導体基体３の
表面に形成され、図１に示したツェナーダイオードの構
成を持つ。３２はカソード領域１９がカソード用配線２
３を介して上記第２の調整用抵抗２８の他端および上記
第３のザッピング用カソードパッドＰＫ３に接続される
とともに、アノード領域１８がアノード配線２１を介し
て上記他端側ノードＢおよび上記ザッピング用アノード
パッドＰＡに接続される第３のザッピング用ダイオード
ＺＤ３で、上記半導体基体３の表面に形成され、図１に
示したツェナーダイオード（ＺＤ）の構成を持つ。
２３を介して上記抵抗本体２６の他端および上記第１の
ザッピング用カソードパッドＰＫ１に接続されるととも
に、アノード領域１８がアノード配線２１を介して上記
他端側ノードＢおよび上記ザッピング用アノードパッド
ＰＡに接続される第１のザッピング用ダイオードＺＤ１
で、上記半導体基体３の表面に形成され、図１に示した
ツェナーダイオードの構成を持つ。３１はカソード領域
１９がカソード用配線２３を介して上記第１の調整用抵
抗２７の他端および上記第２のザッピング用カソードパ
ッドＰＫ２に接続されるとともに、アノード領域１８が
アノード配線２１を介して上記他端側ノードＢおよび上
記ザッピング用アノードパッドＰＡに接続される第２の
ザッピング用ダイオードＺＤ２で、上記半導体基体３の
表面に形成され、図１に示したツェナーダイオードの構
成を持つ。３２はカソード領域１９がカソード用配線２
３を介して上記第２の調整用抵抗２８の他端および上記
第３のザッピング用カソードパッドＰＫ３に接続される
とともに、アノード領域１８がアノード配線２１を介し
て上記他端側ノードＢおよび上記ザッピング用アノード
パッドＰＡに接続される第３のザッピング用ダイオード
ＺＤ３で、上記半導体基体３の表面に形成され、図１に
示したツェナーダイオード（ＺＤ）の構成を持つ。
【００２９】次に、このように構成された抵抗素子にお
ける抵抗値の設定について説明する。ウェハプロセス完
了後、まず、一端側ノードＡと他端側ノードＢとの間の
抵抗値Ｒ００を測定する。この時の抵抗値Ｒ００は次式
（１）になる。 Ｒ００＝Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３ ……（１） この抵抗値Ｒ００が希望する値になっていれば設定は終
了する。
ける抵抗値の設定について説明する。ウェハプロセス完
了後、まず、一端側ノードＡと他端側ノードＢとの間の
抵抗値Ｒ００を測定する。この時の抵抗値Ｒ００は次式
（１）になる。 Ｒ００＝Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３ ……（１） この抵抗値Ｒ００が希望する値になっていれば設定は終
了する。
【００３０】希望する値になっていない場合は、第３の
ザッピング用カソードパッドＰＫ３からザッピング用ア
ノードパッドＰＡへ電流を流し、第３のザッピング用ダ
イオード３２に対するカソード配線２３とアノード配線
２１との間を短絡状態とし、図６に示すように、第３の
調整用抵抗２９の両端間を実質的に短絡状態とする。第
３の調整用抵抗２９の両端間を実質的に短絡状態とした
後、一端側ノードＡと他端側ノードＢとの間の抵抗値Ｒ
１０を測定する。この時の抵抗値Ｒ１０は次式（２）に
なる。 Ｒ１０＝Ｒ０＋Ｒ１＋Ｒ２＜Ｒ００ ……（２） この抵抗値Ｒ１０が希望する値になっていれば設定は終
了する。
ザッピング用カソードパッドＰＫ３からザッピング用ア
ノードパッドＰＡへ電流を流し、第３のザッピング用ダ
イオード３２に対するカソード配線２３とアノード配線
２１との間を短絡状態とし、図６に示すように、第３の
調整用抵抗２９の両端間を実質的に短絡状態とする。第
３の調整用抵抗２９の両端間を実質的に短絡状態とした
後、一端側ノードＡと他端側ノードＢとの間の抵抗値Ｒ
１０を測定する。この時の抵抗値Ｒ１０は次式（２）に
なる。 Ｒ１０＝Ｒ０＋Ｒ１＋Ｒ２＜Ｒ００ ……（２） この抵抗値Ｒ１０が希望する値になっていれば設定は終
了する。
【００３１】希望する値になっていない場合は、さら
に、第２のザッピング用カソードパッドＰＫ２からザッ
ピング用アノードパッドＰＡへ電流を流し、第２のザッ
ピング用ダイオード３１に対するカソード配線２３とア
ノード配線２１との間を短絡状態とし、図７に示すよう
に、第２および第３の調整用抵抗２８および２９の直列
抵抗の両端間を実質的に短絡状態とする。第２および第
３の調整用抵抗２８および２９の直列抵抗の両端間を実
質的に短絡状態とした後、一端側ノードＡと他端側ノー
ドＢとの間の抵抗値Ｒ２０を測定する。この時の抵抗値
Ｒ２０は次式（３）になる。 Ｒ２０＝Ｒ０＋Ｒ１＜Ｒ１０＜Ｒ００ ……（３） この抵抗値Ｒ１０が希望する値になっていれば設定は終
了する。
に、第２のザッピング用カソードパッドＰＫ２からザッ
ピング用アノードパッドＰＡへ電流を流し、第２のザッ
ピング用ダイオード３１に対するカソード配線２３とア
ノード配線２１との間を短絡状態とし、図７に示すよう
に、第２および第３の調整用抵抗２８および２９の直列
抵抗の両端間を実質的に短絡状態とする。第２および第
３の調整用抵抗２８および２９の直列抵抗の両端間を実
質的に短絡状態とした後、一端側ノードＡと他端側ノー
ドＢとの間の抵抗値Ｒ２０を測定する。この時の抵抗値
Ｒ２０は次式（３）になる。 Ｒ２０＝Ｒ０＋Ｒ１＜Ｒ１０＜Ｒ００ ……（３） この抵抗値Ｒ１０が希望する値になっていれば設定は終
了する。
【００３２】なお、図７は第３のザッピング用ダイオー
ド３２を実質的に短絡状態として示していないが、上記
したように第３のザッピング用ダイオード３２を実質的
に短絡状態にした後、第２のザッピング用ダイオード３
１を実質的に短絡状態にしてもよい。また、抵抗値Ｒ０
０の値によっては、直接第２のザッピング用ダイオード
３１を実質的に短絡状態にしてもよい。どちらの場合で
も、抵抗値Ｒ２０は実質的に同じになる。
ド３２を実質的に短絡状態として示していないが、上記
したように第３のザッピング用ダイオード３２を実質的
に短絡状態にした後、第２のザッピング用ダイオード３
１を実質的に短絡状態にしてもよい。また、抵抗値Ｒ０
０の値によっては、直接第２のザッピング用ダイオード
３１を実質的に短絡状態にしてもよい。どちらの場合で
も、抵抗値Ｒ２０は実質的に同じになる。
【００３３】抵抗値Ｒ１０が希望する値になっていない
場合は、さらに、第１のザッピング用カソードパッドＰ
Ｋ１からザッピング用アノードパッドＰＡへ電流を流
し、第１のザッピング用ダイオード３０に対するカソー
ド配線２３とアノード配線２１との間を短絡状態とし、
図８に示すように、第１ないし第３の調整用抵抗２７〜
２９の直列抵抗の両端間を実質的に短絡状態とする。第
１ないし第３の調整用抵抗２７〜２９の直列抵抗の両端
間を実質的に短絡状態とした後、一端側ノードＡと他端
側ノードＢとの間の抵抗値Ｒ２０を測定する。この時の
抵抗値Ｒ３０は次式（４）になる。 Ｒ３０＝Ｒ０＜Ｒ００＜Ｒ１０＜Ｒ００ ……（４） このようにして抵抗値の設定は終了し、希望する値（設
計値）に極めて近い抵抗値の抵抗素子を得る。
場合は、さらに、第１のザッピング用カソードパッドＰ
Ｋ１からザッピング用アノードパッドＰＡへ電流を流
し、第１のザッピング用ダイオード３０に対するカソー
ド配線２３とアノード配線２１との間を短絡状態とし、
図８に示すように、第１ないし第３の調整用抵抗２７〜
２９の直列抵抗の両端間を実質的に短絡状態とする。第
１ないし第３の調整用抵抗２７〜２９の直列抵抗の両端
間を実質的に短絡状態とした後、一端側ノードＡと他端
側ノードＢとの間の抵抗値Ｒ２０を測定する。この時の
抵抗値Ｒ３０は次式（４）になる。 Ｒ３０＝Ｒ０＜Ｒ００＜Ｒ１０＜Ｒ００ ……（４） このようにして抵抗値の設定は終了し、希望する値（設
計値）に極めて近い抵抗値の抵抗素子を得る。
【００３４】なお、図８は第２および第３のザッピング
用ダイオード３１および３２を実質的に短絡状態として
示していないが、上記したように第２および第３のザッ
ピング用ダイオード３１および３２を実質的に短絡状態
にした後、第１のザッピング用ダイオード３３を実質的
に短絡状態にしてもよい。また、抵抗値Ｒ００の値によ
っては、直接第１のザッピング用ダイオード３０を実質
的に短絡状態にしてもよい。どちらの場合でも、抵抗値
Ｒ３０は実質的に同じになる。
用ダイオード３１および３２を実質的に短絡状態として
示していないが、上記したように第２および第３のザッ
ピング用ダイオード３１および３２を実質的に短絡状態
にした後、第１のザッピング用ダイオード３３を実質的
に短絡状態にしてもよい。また、抵抗値Ｒ００の値によ
っては、直接第１のザッピング用ダイオード３０を実質
的に短絡状態にしてもよい。どちらの場合でも、抵抗値
Ｒ３０は実質的に同じになる。
【００３５】上記のように構成された半導体集積回路装
置にあっては、ＮＰＮ型のバイポーラトランジスタを備
えたものにおいて、何等製造プロセスを追加することな
く、ＮＰＮ型のバイポーラトランジスタの製造と同時に
ザッピング用ダイオードを製造することができ、抵抗値
が極めて高い精度にて設定される抵抗素子を内蔵できる
という効果を有する。
置にあっては、ＮＰＮ型のバイポーラトランジスタを備
えたものにおいて、何等製造プロセスを追加することな
く、ＮＰＮ型のバイポーラトランジスタの製造と同時に
ザッピング用ダイオードを製造することができ、抵抗値
が極めて高い精度にて設定される抵抗素子を内蔵できる
という効果を有する。
【００３６】なお、上記した実施の形態１では、ザッピ
ング用ダイオードとして、抵抗素子の抵抗値の調整用に
用いたものについて示したが、抵抗値の調整用に用いる
だけではなく、例えば、図９に示すように、バイポーラ
トランジスタ４１の使用、不使用のためのザッピング用
ダイオードとして用いてもよい。
ング用ダイオードとして、抵抗素子の抵抗値の調整用に
用いたものについて示したが、抵抗値の調整用に用いる
だけではなく、例えば、図９に示すように、バイポーラ
トランジスタ４１の使用、不使用のためのザッピング用
ダイオードとして用いてもよい。
【００３７】なお、図９において、４２はＮＰＮ型のバ
イポーラトランジスタ４１のベース−エミッタ間に接続
される抵抗、４３はトランジスタ４１のベースとザッピ
ング用カソードパッドＰＫとの間に接続される抵抗であ
る。バイポーラトランジスタ４１を使用する場合は、ザ
ッピング用ダイオード４４をそのままの状態とする。ザ
ッピング用ダイオード４４の逆方向耐圧は大きいので、
バイポーラトランジスタ４１に何等影響を及ぼさない。
従って、ベースノード４６に入力される信号に応じてバ
イポーラトランジスタ４１は動作し、コレクタノード４
５にベースノード４６に入力される信号に応じた信号を
出力する。
イポーラトランジスタ４１のベース−エミッタ間に接続
される抵抗、４３はトランジスタ４１のベースとザッピ
ング用カソードパッドＰＫとの間に接続される抵抗であ
る。バイポーラトランジスタ４１を使用する場合は、ザ
ッピング用ダイオード４４をそのままの状態とする。ザ
ッピング用ダイオード４４の逆方向耐圧は大きいので、
バイポーラトランジスタ４１に何等影響を及ぼさない。
従って、ベースノード４６に入力される信号に応じてバ
イポーラトランジスタ４１は動作し、コレクタノード４
５にベースノード４６に入力される信号に応じた信号を
出力する。
【００３８】また、バイポーラトランジスタ４１を使用
しない場合は、ザッピング用カソードパッドＰＫからザ
ッピング用アノードパッドＰＡへ電流を流し、ザッピン
グ用ダイオード４４に対するカソード配線２３とアノー
ド配線２１との間を短絡状態とし、バイポーラトランジ
スタ４１のベース−エミッタ間を実質的に短絡状態とす
る。その結果、バイポーラトランジスタ４１は何等動作
せず、コレクタノード４５は電気的に浮いた状態、つま
り、ハイインピーダンス状態を維持する。
しない場合は、ザッピング用カソードパッドＰＫからザ
ッピング用アノードパッドＰＡへ電流を流し、ザッピン
グ用ダイオード４４に対するカソード配線２３とアノー
ド配線２１との間を短絡状態とし、バイポーラトランジ
スタ４１のベース−エミッタ間を実質的に短絡状態とす
る。その結果、バイポーラトランジスタ４１は何等動作
せず、コレクタノード４５は電気的に浮いた状態、つま
り、ハイインピーダンス状態を維持する。
【００３９】また、上記した実施の形態１では、バイポ
ーラトランジスタを備えたものについて説明したが、さ
らにＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ
とを内蔵する半導体集積回路装置、いわゆるＢｉＣＭＯ
Ｓと通称されている半導体集積回路装置に適用しても良
いものである。
ーラトランジスタを備えたものについて説明したが、さ
らにＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ
とを内蔵する半導体集積回路装置、いわゆるＢｉＣＭＯ
Ｓと通称されている半導体集積回路装置に適用しても良
いものである。
【００４０】さらに、上記実施の形態１では、カソード
領域１９における第１の方向の幅をアノード領域１８の
第１の方向の幅より短いものとしたが、その逆に、アノ
ード領域１８の第１の方向の幅をカソード領域１９にお
ける第１の方向の幅より短いものとしてもよい。
領域１９における第１の方向の幅をアノード領域１８の
第１の方向の幅より短いものとしたが、その逆に、アノ
ード領域１８の第１の方向の幅をカソード領域１９にお
ける第１の方向の幅より短いものとしてもよい。
【００４１】また、アノード領域１８およびカソード領
域１９における第１の方向の幅を同じとし、アノード領
域１８とカソード領域１９のうちの一方の領域は、他方
の領域側に、例えば平面形状が三角形、台形、あるいは
円弧形状の先細部を有し、この先細部にて一部重なり領
域２０を形成するようにしてよい。
域１９における第１の方向の幅を同じとし、アノード領
域１８とカソード領域１９のうちの一方の領域は、他方
の領域側に、例えば平面形状が三角形、台形、あるいは
円弧形状の先細部を有し、この先細部にて一部重なり領
域２０を形成するようにしてよい。
【００４２】実施の形態２．図１０はこの発明の実施の
形態２を示す。この実施の形態２に示すものは、上記し
た実施の形態１に示したものと、カソード領域１９の形
状、言い換えれば、アノード領域１８とカソード領域１
９との一部重なり領域２０が相違するだけであり、その
他の点については上記した実施の形態１と同様である。
従って、この相違点について以下、詳しく説明する。な
お、図１０において上記した実施の形態１を示す図に付
された符号と同一符号は同一または相当部分を示す。
形態２を示す。この実施の形態２に示すものは、上記し
た実施の形態１に示したものと、カソード領域１９の形
状、言い換えれば、アノード領域１８とカソード領域１
９との一部重なり領域２０が相違するだけであり、その
他の点については上記した実施の形態１と同様である。
従って、この相違点について以下、詳しく説明する。な
お、図１０において上記した実施の形態１を示す図に付
された符号と同一符号は同一または相当部分を示す。
【００４３】すなわち、上記した実施の形態１に対し
て、この実施の形態２に示すものは、アノード領域１８
およびカソード領域１９の平面形状を同じ四角形とし、
アノード領域１８とカソード領域１９とが幅方向（第２
の方向）に沿ってずれて位置し、重なり領域２０が第１
の方向に重なった領域となしたものである。言い換えれ
ば、アノード領域１８とダイオード形成領域６における
エピタキシャル成長層２との図示上側に位置する露出辺
（露出Ｐ+Ｎ-接合辺）とカソード領域１９とダイオード
形成領域６におけるエピタキシャル成長層２との図示上
側に位置する露出辺（露出Ｎ+Ｎ-接合辺）との間に距離
ｈ２を有する。アノード領域１８とダイオード形成領域
６におけるエピタキシャル成長層２との図示下側に位置
する露出辺（露出Ｐ+Ｎ-接合辺）とカソード領域１９と
ダイオード形成領域６におけるエピタキシャル成長層２
との図示下側に位置する露出辺（露出Ｎ+Ｎ-接合辺）と
の間に距離ｈ１を有する。
て、この実施の形態２に示すものは、アノード領域１８
およびカソード領域１９の平面形状を同じ四角形とし、
アノード領域１８とカソード領域１９とが幅方向（第２
の方向）に沿ってずれて位置し、重なり領域２０が第１
の方向に重なった領域となしたものである。言い換えれ
ば、アノード領域１８とダイオード形成領域６における
エピタキシャル成長層２との図示上側に位置する露出辺
（露出Ｐ+Ｎ-接合辺）とカソード領域１９とダイオード
形成領域６におけるエピタキシャル成長層２との図示上
側に位置する露出辺（露出Ｎ+Ｎ-接合辺）との間に距離
ｈ２を有する。アノード領域１８とダイオード形成領域
６におけるエピタキシャル成長層２との図示下側に位置
する露出辺（露出Ｐ+Ｎ-接合辺）とカソード領域１９と
ダイオード形成領域６におけるエピタキシャル成長層２
との図示下側に位置する露出辺（露出Ｎ+Ｎ-接合辺）と
の間に距離ｈ１を有する。
【００４４】このように構成されたツェナーダイオード
においても、アノード領域１８とカソード領域１９とに
よって構成されるツェナーダイオードのＰＮ接合は、図
示太線にて示すＮ-型の重なり領域２０とＰ+型のアノー
ド領域１８とのＰ+Ｎ-接合２０ａと、Ｐ+型のアノード
領域１８の側面とＮ+型のカソード領域１９底面との接
合部であるＰ+Ｎ+接合２０ｂ（図示せず）と、図示太線
の両端部に位置するＰ+型のアノード領域１８とＮ+型の
カソード領域１９とのＰ+Ｎ+接合２０ｃとなる。要する
に、アノード領域１８とカソード領域１９にて構成され
るツェナーダイオードは、重なり領域２０とアノード領
域１８とのＰ+Ｎ-接合２０ａを有するとともに、アノー
ド領域１８とカソード領域１９との非重なり領域、言い
換えればカソード領域１９とアノード領域１８との境界
部に高濃度のＰ+Ｎ+接合２０ｂおよび２０ｃを有するこ
とになる。
においても、アノード領域１８とカソード領域１９とに
よって構成されるツェナーダイオードのＰＮ接合は、図
示太線にて示すＮ-型の重なり領域２０とＰ+型のアノー
ド領域１８とのＰ+Ｎ-接合２０ａと、Ｐ+型のアノード
領域１８の側面とＮ+型のカソード領域１９底面との接
合部であるＰ+Ｎ+接合２０ｂ（図示せず）と、図示太線
の両端部に位置するＰ+型のアノード領域１８とＮ+型の
カソード領域１９とのＰ+Ｎ+接合２０ｃとなる。要する
に、アノード領域１８とカソード領域１９にて構成され
るツェナーダイオードは、重なり領域２０とアノード領
域１８とのＰ+Ｎ-接合２０ａを有するとともに、アノー
ド領域１８とカソード領域１９との非重なり領域、言い
換えればカソード領域１９とアノード領域１８との境界
部に高濃度のＰ+Ｎ+接合２０ｂおよび２０ｃを有するこ
とになる。
【００４５】なお、アノード領域１８と上記カソード領
域１９とによって構成されるツェナーダイオードの露出
面における平面形状の大きさは、この実施の形態２にお
いて、例えば次のようになっている。アノード領域１８
およびカソード領域１９はそれぞれ、第１方向に沿った
長さａ、ｂが１１μｍであり、第２の方向に沿った長さ
（幅）ｇ１、ｇ２が８μｍである。距離ｈ１およびｈ２
はそれぞれ２μｍである。コンタクトホール２２からカ
ソード領域１９までの第１の方向に沿った長さ（距離）
ｃおよびコンタクトホール２４からアノード領域１８ま
での第１の方向に沿った長さ（距離）ｄはそれぞれ４．
５μｍである。アノード領域１８とカソード領域１９と
の重なり領域２０の第１の方向に沿った長さｅは３μｍ
である。コンタクトホール２４とコンタクトホール２２
との第１の方向に沿った長さ（距離）ｆは１２μｍであ
る。コンタクトホール２４とコンタクトホール２２はそ
れぞれ第１の方向に沿った長さが２μｍであり、第２の
方向に沿った長さ（幅）が５μｍである。
域１９とによって構成されるツェナーダイオードの露出
面における平面形状の大きさは、この実施の形態２にお
いて、例えば次のようになっている。アノード領域１８
およびカソード領域１９はそれぞれ、第１方向に沿った
長さａ、ｂが１１μｍであり、第２の方向に沿った長さ
（幅）ｇ１、ｇ２が８μｍである。距離ｈ１およびｈ２
はそれぞれ２μｍである。コンタクトホール２２からカ
ソード領域１９までの第１の方向に沿った長さ（距離）
ｃおよびコンタクトホール２４からアノード領域１８ま
での第１の方向に沿った長さ（距離）ｄはそれぞれ４．
５μｍである。アノード領域１８とカソード領域１９と
の重なり領域２０の第１の方向に沿った長さｅは３μｍ
である。コンタクトホール２４とコンタクトホール２２
との第１の方向に沿った長さ（距離）ｆは１２μｍであ
る。コンタクトホール２４とコンタクトホール２２はそ
れぞれ第１の方向に沿った長さが２μｍであり、第２の
方向に沿った長さ（幅）が５μｍである。
【００４６】このようにして構成されたツェナーダイオ
ードにおいても、ツェナーダイオードの特性は上記した
実施の形態１と同様に図３に示した特性と同様な特性が
得られた。また、ザッピング用カソードパッドＰＫから
ザッピング用アノードパッドＰＡへ電流を流し、上記し
た実施の形態１と同様にツェナーダイオードに対するカ
ソード配線とアノード配線との間を短絡状態とした時の
抵抗値も上記した実施の形態１と同様の値を示した。従
って、この実施の形態２においても、上記した実施の形
態１と同様の効果を奏する。
ードにおいても、ツェナーダイオードの特性は上記した
実施の形態１と同様に図３に示した特性と同様な特性が
得られた。また、ザッピング用カソードパッドＰＫから
ザッピング用アノードパッドＰＡへ電流を流し、上記し
た実施の形態１と同様にツェナーダイオードに対するカ
ソード配線とアノード配線との間を短絡状態とした時の
抵抗値も上記した実施の形態１と同様の値を示した。従
って、この実施の形態２においても、上記した実施の形
態１と同様の効果を奏する。
【００４７】実施の形態３．図１１はこの実施の形態３
を示す。この実施の形態３に示すものは、上記した実施
の形態１に示したものがアノード領域１８とカソード領
域１９とによってツェナーダイオードを構成していたの
に対して、カソード領域１９と第１の方向に沿ったカソ
ード領域１９の両側に配置された２つのアノード領域１
８、３６とによってツェナーダイオードを構成した点で
相違するだけであり、その他の点については上記した実
施の形態１と同様である。
を示す。この実施の形態３に示すものは、上記した実施
の形態１に示したものがアノード領域１８とカソード領
域１９とによってツェナーダイオードを構成していたの
に対して、カソード領域１９と第１の方向に沿ったカソ
ード領域１９の両側に配置された２つのアノード領域１
８、３６とによってツェナーダイオードを構成した点で
相違するだけであり、その他の点については上記した実
施の形態１と同様である。
【００４８】すなわち、この実施の形態３に示すもの
は、上記した実施の形態１に示したものに対して、カソ
ード領域１９の図示左側にもアノード領域１８と全く同
じ構成をしたアノード領域３６を設けたものである。な
お、アノード領域３６はコンタクトホール３８を介して
アノード配線２１に電気的に接続（オーミック接触）さ
れている。なお、図１１において、上記した実施の形態
１を示す図に付された符号と同一符号は同一または相当
部分を示す。
は、上記した実施の形態１に示したものに対して、カソ
ード領域１９の図示左側にもアノード領域１８と全く同
じ構成をしたアノード領域３６を設けたものである。な
お、アノード領域３６はコンタクトホール３８を介して
アノード配線２１に電気的に接続（オーミック接触）さ
れている。なお、図１１において、上記した実施の形態
１を示す図に付された符号と同一符号は同一または相当
部分を示す。
【００４９】また、アノード領域１８、３６とカソード
領域１９とによって構成されるツェナーダイオードの露
出面における平面形状の大きさは、この実施の形態３に
おいて、例えば次のようになっている。アノード領域１
８、３６それぞれは、図１１に示す第１方向に沿った長
さａが１０μｍであり、第２の方向に沿った長さ（幅）
ｇ１が１０μｍである。カソード領域１９は、第１方向
に沿った長さｂが１１μｍであり、第２の方向に沿った
長さ（幅）ｇ２が８μｍである。
領域１９とによって構成されるツェナーダイオードの露
出面における平面形状の大きさは、この実施の形態３に
おいて、例えば次のようになっている。アノード領域１
８、３６それぞれは、図１１に示す第１方向に沿った長
さａが１０μｍであり、第２の方向に沿った長さ（幅）
ｇ１が１０μｍである。カソード領域１９は、第１方向
に沿った長さｂが１１μｍであり、第２の方向に沿った
長さ（幅）ｇ２が８μｍである。
【００５０】コンタクトホール２２、３８からカソード
領域１９までの第１の方向に沿った長さ（距離）ｃおよ
びコンタクトホール２４からアノード領域１８、３６ま
での第１の方向に沿った長さ（距離）ｄはそれぞれ３μ
ｍである。アノード領域１８、３６とカソード領域１９
との重なり領域２０、３７の第１の方向に沿った長さｅ
はそれぞれ０．５μｍである。コンタクトホール２４、
４５とコンタクトホール２２との第１の方向に沿った長
さ（距離）ｆはそれぞれ７．５μｍである。コンタクト
ホール２２、３８の平面形状は第１の方向に沿った長さ
が２μｍ、第２の方向に沿った長さが７μｍの四角形で
ある。コンタクトホール２４の平面形状は第１の方向に
沿った長さが２μｍ、第２の方向に沿った長さが５μｍ
の四角形である。
領域１９までの第１の方向に沿った長さ（距離）ｃおよ
びコンタクトホール２４からアノード領域１８、３６ま
での第１の方向に沿った長さ（距離）ｄはそれぞれ３μ
ｍである。アノード領域１８、３６とカソード領域１９
との重なり領域２０、３７の第１の方向に沿った長さｅ
はそれぞれ０．５μｍである。コンタクトホール２４、
４５とコンタクトホール２２との第１の方向に沿った長
さ（距離）ｆはそれぞれ７．５μｍである。コンタクト
ホール２２、３８の平面形状は第１の方向に沿った長さ
が２μｍ、第２の方向に沿った長さが７μｍの四角形で
ある。コンタクトホール２４の平面形状は第１の方向に
沿った長さが２μｍ、第２の方向に沿った長さが５μｍ
の四角形である。
【００５１】このようにして形成されたツェナーダイオ
ードは、アノード領域１８とカソード領域１９との間に
第１の方向に沿って一部重なり領域２０を有するととも
に、アノード領域３６とカソード領域１９との間に第１
の方向に沿って一部重なり領域３７を有する。これら重
なり領域２０、３７はそれぞれこの実施の形態３におい
て、カソード領域１９の不純物濃度がアノード領域１
８、３６の不純物濃度より高くしてあるため、Ｎ-型を
示す。従って、アノード領域１８、３６とカソード領域
１９とによって構成されるツェナーダイオードのＰＮ接
合は、図１１に太線にて示すＮ-型の重なり領域２０、
３７とＰ+型のアノード領域１８、３６とのＰ+Ｎ-接合
２０ａ、３７ａと、Ｐ+型のアノード領域１８、３６の
側面とＮ+型のカソード領域１９底面との接合部である
Ｐ+Ｎ+接合２０ｂ、２０ｂ（図示せず）と、図示太線の
両端部に位置するＰ+型のアノード領域１８、３６とＮ+
型のカソード領域１９とのＰ+Ｎ+接合２０ｃ、３７ｃと
なる。
ードは、アノード領域１８とカソード領域１９との間に
第１の方向に沿って一部重なり領域２０を有するととも
に、アノード領域３６とカソード領域１９との間に第１
の方向に沿って一部重なり領域３７を有する。これら重
なり領域２０、３７はそれぞれこの実施の形態３におい
て、カソード領域１９の不純物濃度がアノード領域１
８、３６の不純物濃度より高くしてあるため、Ｎ-型を
示す。従って、アノード領域１８、３６とカソード領域
１９とによって構成されるツェナーダイオードのＰＮ接
合は、図１１に太線にて示すＮ-型の重なり領域２０、
３７とＰ+型のアノード領域１８、３６とのＰ+Ｎ-接合
２０ａ、３７ａと、Ｐ+型のアノード領域１８、３６の
側面とＮ+型のカソード領域１９底面との接合部である
Ｐ+Ｎ+接合２０ｂ、２０ｂ（図示せず）と、図示太線の
両端部に位置するＰ+型のアノード領域１８、３６とＮ+
型のカソード領域１９とのＰ+Ｎ+接合２０ｃ、３７ｃと
なる。
【００５２】また、ツェナーダイオードについて特性を
測定したところ、上記した実施の形態１と同様に図３に
示す特性と同じ特性が得られた。また、ザッピング用カ
ソードパッドＰＫからザッピング用アノードパッドＰＡ
へ電流を流したところ、上記した実施の形態１と同様に
ツェナーダイオードに対するカソード配線２３とアノー
ド配線２１との間が短絡状態とされた。この時の抵抗値
を上記した実施の形態１と同様に測定したところ、９．
５Ωと低い値を示した。つまり、カソード配線２３とア
ノード配線２１との間の抵抗値は、数Ω程度と低い値で
あり、カソード配線２３とアノード配線２１との間は実
質的に短絡状態と言える。
測定したところ、上記した実施の形態１と同様に図３に
示す特性と同じ特性が得られた。また、ザッピング用カ
ソードパッドＰＫからザッピング用アノードパッドＰＡ
へ電流を流したところ、上記した実施の形態１と同様に
ツェナーダイオードに対するカソード配線２３とアノー
ド配線２１との間が短絡状態とされた。この時の抵抗値
を上記した実施の形態１と同様に測定したところ、９．
５Ωと低い値を示した。つまり、カソード配線２３とア
ノード配線２１との間の抵抗値は、数Ω程度と低い値で
あり、カソード配線２３とアノード配線２１との間は実
質的に短絡状態と言える。
【００５３】このようにして構成されたツェナーダイオ
ードは、上記した実施の形態１と同様な効果を奏する
他、カソード領域１９がその両側にてアノード領域１
８、３６とそれぞれ重なり領域２０、３７を構成するよ
うにしたので、次のような効果を有する。すなわち、カ
ソード配線２３とアノード配線２１との間の抵抗値を小
さくするために、コンタクトホール２２、３８とコンタ
クトホール２４との第１の方向に沿った長さ（距離）ｆ
を短く、つまり、重なり領域２０、３７の長さｅを小さ
く設計できる。この時、例え、製造プロセスにおいて、
カソード領域１９およびアノード領域１８、３６を形成
するためのマスクにマスクずれが生じたとしても、重な
り領域２０、３７の少なくとも一方は、確実に重なり領
域を形成しているため、ツェナーダイオードが形成され
ないことはない。その結果、カソード配線２３とアノー
ド配線２１との間におけるツェナーダイオードの破壊が
容易であるとともに、カソード配線２３とアノード配線
２１との間の抵抗値を非常に小さいものにできるという
効果を有する。
ードは、上記した実施の形態１と同様な効果を奏する
他、カソード領域１９がその両側にてアノード領域１
８、３６とそれぞれ重なり領域２０、３７を構成するよ
うにしたので、次のような効果を有する。すなわち、カ
ソード配線２３とアノード配線２１との間の抵抗値を小
さくするために、コンタクトホール２２、３８とコンタ
クトホール２４との第１の方向に沿った長さ（距離）ｆ
を短く、つまり、重なり領域２０、３７の長さｅを小さ
く設計できる。この時、例え、製造プロセスにおいて、
カソード領域１９およびアノード領域１８、３６を形成
するためのマスクにマスクずれが生じたとしても、重な
り領域２０、３７の少なくとも一方は、確実に重なり領
域を形成しているため、ツェナーダイオードが形成され
ないことはない。その結果、カソード配線２３とアノー
ド配線２１との間におけるツェナーダイオードの破壊が
容易であるとともに、カソード配線２３とアノード配線
２１との間の抵抗値を非常に小さいものにできるという
効果を有する。
【００５４】なお、この実施の形態３でも、上記した実
施の形態１で説明したと同様に、アノード領域１８、３
６の第１の方向の幅をカソード領域１９における第１の
方向の幅より短いものとしてもよい。また、アノード領
域１８、３６およびカソード領域１９における第１の方
向の幅を同じとし、アノード領域１８、３６とカソード
領域１９のうちの一方の領域は、他方の領域側に、例え
ば平面形状が三角形、台形、あるいは円弧形状の先細部
を有し、この先細部にて一部重なり領域２０、３７を形
成するようにしてよい。さらに、上記した実施の形態３
では、Ｎ+型のカソード領域１９の両側にＰ+型のアノー
ド領域１８、３６を配置したものを示したが、Ｐ+型の
アノード領域１８の両側にＮ+型のカソード領域１９を
配置したものであっても同様の効果を奏する。
施の形態１で説明したと同様に、アノード領域１８、３
６の第１の方向の幅をカソード領域１９における第１の
方向の幅より短いものとしてもよい。また、アノード領
域１８、３６およびカソード領域１９における第１の方
向の幅を同じとし、アノード領域１８、３６とカソード
領域１９のうちの一方の領域は、他方の領域側に、例え
ば平面形状が三角形、台形、あるいは円弧形状の先細部
を有し、この先細部にて一部重なり領域２０、３７を形
成するようにしてよい。さらに、上記した実施の形態３
では、Ｎ+型のカソード領域１９の両側にＰ+型のアノー
ド領域１８、３６を配置したものを示したが、Ｐ+型の
アノード領域１８の両側にＮ+型のカソード領域１９を
配置したものであっても同様の効果を奏する。
【００５５】実施の形態４．図１２はこの発明の実施の
形態４を示す。この実施の形態４に示すものは、上記し
た実施の形態１における複数（この実施の形態４では、
上記した実施の形態１において説明した図４および図５
で示した３個）のツェナーダイオード（ＺＤ１〜ＺＤ
３）のアノード領域１８を共通にして構成したものであ
り、その他の点については上記した実施の形態１と同様
である。すなわち、この実施の形態４に示すものは、複
数のツェナーダイオードに共通なアノード領域１８と、
複数のツェナーダイオードそれぞれに対応するカソード
領域１９Ａ〜１９Ｃが素子分離領域４にて囲まれたエピ
タキシャル成長層２におけるダイオード形成領域６に形
成される。
形態４を示す。この実施の形態４に示すものは、上記し
た実施の形態１における複数（この実施の形態４では、
上記した実施の形態１において説明した図４および図５
で示した３個）のツェナーダイオード（ＺＤ１〜ＺＤ
３）のアノード領域１８を共通にして構成したものであ
り、その他の点については上記した実施の形態１と同様
である。すなわち、この実施の形態４に示すものは、複
数のツェナーダイオードに共通なアノード領域１８と、
複数のツェナーダイオードそれぞれに対応するカソード
領域１９Ａ〜１９Ｃが素子分離領域４にて囲まれたエピ
タキシャル成長層２におけるダイオード形成領域６に形
成される。
【００５６】カソード領域１９Ａ〜１９Ｃは第２の方向
（図１２図示左右方向）に沿って並行（平行）に配置さ
れる。各カソード領域１９Ａ〜１９Ｃはアノード領域１
８と第１の方向（図１１図示上下方向）に沿って一部重
なり領域２０Ａ〜２０Ｃを有するように配置される。各
重なり領域２０Ａ〜２０Ｃは、この実施の形態４におい
て、カソード領域１９Ａ〜１９Ｃの不純物濃度がアノー
ド領域１８の不純物濃度より高くしてあるため、Ｎ-型
を示す。従って、複数のツェナーダイオードのそれぞれ
のＰＮ接合は、図１２に太線にて示すＮ-型の重なり領
域２０Ａ〜２０ＣとＰ+型のアノード領域１８とのＰ+Ｎ
-接合２０Ａａ〜２０Ｃａと、Ｐ+型のアノード領域１８
の側面とＮ+型のカソード領域１９Ａ〜１９Ｃの底面と
の接合部であるＰ+Ｎ+接合２０Ａｂ〜２０Ｃｂ（図示せ
ず）と、図示太線の両端部に位置するＰ+型のアノード
領域１８とＮ+型のカソード領域１９Ａ〜１９ＣとのＰ+
Ｎ+接合２０Ａｃ〜２０Ｃｃとなる。なお、図１３にお
いて上記した実施の形態１を示す図に付された符号と同
一符号は同一または相当部分を示す。
（図１２図示左右方向）に沿って並行（平行）に配置さ
れる。各カソード領域１９Ａ〜１９Ｃはアノード領域１
８と第１の方向（図１１図示上下方向）に沿って一部重
なり領域２０Ａ〜２０Ｃを有するように配置される。各
重なり領域２０Ａ〜２０Ｃは、この実施の形態４におい
て、カソード領域１９Ａ〜１９Ｃの不純物濃度がアノー
ド領域１８の不純物濃度より高くしてあるため、Ｎ-型
を示す。従って、複数のツェナーダイオードのそれぞれ
のＰＮ接合は、図１２に太線にて示すＮ-型の重なり領
域２０Ａ〜２０ＣとＰ+型のアノード領域１８とのＰ+Ｎ
-接合２０Ａａ〜２０Ｃａと、Ｐ+型のアノード領域１８
の側面とＮ+型のカソード領域１９Ａ〜１９Ｃの底面と
の接合部であるＰ+Ｎ+接合２０Ａｂ〜２０Ｃｂ（図示せ
ず）と、図示太線の両端部に位置するＰ+型のアノード
領域１８とＮ+型のカソード領域１９Ａ〜１９ＣとのＰ+
Ｎ+接合２０Ａｃ〜２０Ｃｃとなる。なお、図１３にお
いて上記した実施の形態１を示す図に付された符号と同
一符号は同一または相当部分を示す。
【００５７】このように構成された複数のツェナーダイ
オードそれぞれにおいても、カソード領域１９Ａ〜１９
Ｃとアノード領域１８の関係が上記した実施の形態１と
同様の構成をとるため、図３に示した特性と同様な特性
が得られた。従って、このように構成されたものにおい
ても、上記した実施の形態１と同様の効果を奏する他、
図４および図５に示したように複数のザッピング用ダイ
オードに対して共通のアノード領域１８としているた
め、ザッピング用ダイオードに対する占有面積を縮小で
きるという効果をさらに有する。なお、カソード領域１
９Ａ〜１９Ｃにおけるアノード１８側の平面形状を、三
角形、台形、あるいは円弧形状にしたりしてもよい。
オードそれぞれにおいても、カソード領域１９Ａ〜１９
Ｃとアノード領域１８の関係が上記した実施の形態１と
同様の構成をとるため、図３に示した特性と同様な特性
が得られた。従って、このように構成されたものにおい
ても、上記した実施の形態１と同様の効果を奏する他、
図４および図５に示したように複数のザッピング用ダイ
オードに対して共通のアノード領域１８としているた
め、ザッピング用ダイオードに対する占有面積を縮小で
きるという効果をさらに有する。なお、カソード領域１
９Ａ〜１９Ｃにおけるアノード１８側の平面形状を、三
角形、台形、あるいは円弧形状にしたりしてもよい。
【図１】 この発明の実施の形態１を示す要部断面
図。
図。
【図２】 この発明の実施の形態１を示す要部平面
図。
図。
【図３】 この発明の実施の形態１におけるツェナー
ダイオードの特性を示す特性図。
ダイオードの特性を示す特性図。
【図４】 この発明の実施の形態１における抵抗素子
およびザッピング用ダイオードを示す概念平面図。
およびザッピング用ダイオードを示す概念平面図。
【図５】 この発明の実施の形態１における抵抗素子
およびザッピング用ダイオードの初期状態を示す回路
図。
およびザッピング用ダイオードの初期状態を示す回路
図。
【図６】 この発明の実施の形態１における抵抗素子
およびザッピング用ダイオードの第１の状態を示す回路
図。
およびザッピング用ダイオードの第１の状態を示す回路
図。
【図７】 この発明の実施の形態１における抵抗素子
およびザッピング用ダイオードの第２の状態を示す回路
図。
およびザッピング用ダイオードの第２の状態を示す回路
図。
【図８】 この発明の実施の形態１における抵抗素子
およびザッピング用ダイオードの第２の状態を示す回路
図。
およびザッピング用ダイオードの第２の状態を示す回路
図。
【図９】 この発明の実施の形態１におけるザッピン
グ用ダイオードをトランジスタに適用した例を示す回路
図。
グ用ダイオードをトランジスタに適用した例を示す回路
図。
【図１０】 この発明の実施の形態２を示す要部平面
図。
図。
【図１１】 この発明の実施の形態３を示す要部平面
図。
図。
【図１２】 この発明の実施の形態４を示す要部平面
図。
図。
【図１３】 従来のザッピング用ダイオードを示す要部
断面図。
断面図。
１ 半導体基板、２ エピタキシャル成長層、３ 半導
体基体、４ 素子間分離領域、５ トランジスタ形成領
域、６ ダイオード形成領域、８ ベース領域、９ エ
ミッタ領域、１８ アノード領域、１９ カソード領
域、２０ 一部重なり領域。
体基体、４ 素子間分離領域、５ トランジスタ形成領
域、６ ダイオード形成領域、８ ベース領域、９ エ
ミッタ領域、１８ アノード領域、１９ カソード領
域、２０ 一部重なり領域。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/866
Claims (7)
- 【請求項１】 Ｐ型の半導体基板と、この半導体基板の
表面上に形成されたＮ型のエピタキシャル成長層とを有
し、それぞれが上記エピタキシャル成長層の表面から上
記半導体基板の表面に達するＰ型の素子間分離領域に囲
われたトランジスタ形成領域およびダイオード形成領域
を有する半導体基体、 上記トランジスタ形成領域の表面にＰ型拡散領域にて形
成されるベース領域と、このベース領域の表面に上記エ
ピタキシャル成長層の不純物濃度より高い不純物濃度を
有するＮ型拡散領域にて形成されるエミッタ領域とを有
するＮＰＮ型のバイポーラトランジスタ、 上記ダイオード形成領域の表面に、上記バイポーラトラ
ンジスタのベース領域を構成するＰ型拡散領域と同じ不
純物濃度および拡散深さを有するＰ型拡散領域にて形成
されるアノード領域と、上記ダイオード形成領域の表面
に、上記アノード領域と一部重なり領域を有して一主面
に沿って配置され、上記バイポーラトランジスタのエミ
ッタ領域を構成するＮ型拡散領域と同じ不純物濃度およ
び拡散深さを有するＮ型拡散領域にて形成されるカソー
ド領域とを有するザッピング用のダイオード、 上記半導体基体の表面上に形成され、上記ダイオードの
アノード領域に電気的に接続されるザッピング用アノー
ドパッド、 上記半導体基体の表面上に形成され、上記ダイオードの
カソード領域に電気的に接続されるザッピング用カソー
ドパッドを備えた半導体集積回路装置。 - 【請求項２】 上記ダイオードのアノード領域とカソー
ド領域との重なりは、上記アノード領域とカソード領域
の一方の領域の幅が、他方の領域の幅より短い位置で重
なりあっていることを特徴とする請求項１記載の半導体
集積回路装置。 - 【請求項３】 上記ダイオードのアノード領域とカソー
ド領域は共に平面形状が四角形をなし、上記アノード領
域とカソード領域のうちの一方の領域が他方の領域より
幅が狭く、上記一部重なり領域が幅方向と直交する方向
に重なった領域であることを特徴とする請求項１記載の
半導体集積回路装置。 - 【請求項４】 上記ダイオードのアノード領域とカソー
ド領域は共に平面形状が四角形をなし、上記アノード領
域とカソード領域とが幅方向に沿ってずれて位置し、上
記一部重なり領域が幅方向と直交する方向に重なった領
域であることを特徴とする請求項１記載の半導体集積回
路装置。 - 【請求項５】 上記ダイオードのアノード領域とカソー
ド領域のうちの一方の領域は、上記半導体基板の一主面
に沿い、かつ、上記ダイオードのアノード領域とカソー
ド領域の他方の領域を挟んで配置される一対の領域にて
構成されることを特徴とする請求項１記載の半導体集積
回路装置。 - 【請求項６】 上記ダイオードは複数のダイオード部分
を有し、 上記カソード領域は上記複数のダイオード部分に対応し
て複数有し、それぞれが上記複数のダイオード部分に対
して共通な上記アノード領域と一部重なり領域を有して
一主面に沿って配置されていることを特徴とする請求項
１記載の半導体集積回路装置。 - 【請求項７】 Ｐ型の半導体基板と、この半導体基板の
表面上に形成されたＮ型のエピタキシャル成長層とを有
し、それぞれが上記エピタキシャル成長層の表面から上
記半導体基板の表面に達するＰ型の素子間分離領域に囲
われたトランジスタ形成領域およびダイオード形成領域
を有する半導体基体、 上記トランジスタ形成領域の表面にＰ型拡散領域にて形
成されるベース領域と、このベース領域の表面に上記エ
ピタキシャル成長層の不純物濃度より高い不純物濃度を
有するＮ型拡散領域にて形成されるエミッタ領域とを有
するＮＰＮ型のバイポーラトランジスタ、 上記ダイオード形成領域の表面に、上記バイポーラトラ
ンジスタのベース領域を構成するＰ型拡散領域と同じ不
純物濃度および拡散深さを有するＰ型拡散領域にて形成
されるアノード領域と、上記ダイオード形成領域の表面
に、上記アノード領域と一部重なり領域を有して一主面
に沿って配置され、上記バイポーラトランジスタのエミ
ッタ領域を構成するＮ型拡散領域と同じ不純物濃度およ
び拡散深さを有するＮ型拡散領域にて形成されるカソー
ド領域とを有し、上記重なり領域と上記アノード領域お
よび上記カソード領域のうちの一方の領域とのＰＮ接合
部を有するとともに、上記アノード領域と上記カソード
領域との非重なり領域における高濃度のＰＮ接合部を有
するザッピング用のダイオード、 上記半導体基体の表面上に形成され、上記ダイオードの
アノード領域に電気的に接続されるザッピング用アノー
ドパッド、 上記半導体基体の表面上に形成され、上記ダイオードの
カソード領域に電気的に接続されるザッピング用カソー
ドパッドを備えた半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21196197A JPH1154708A (ja) | 1997-08-06 | 1997-08-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21196197A JPH1154708A (ja) | 1997-08-06 | 1997-08-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1154708A true JPH1154708A (ja) | 1999-02-26 |
Family
ID=16614576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21196197A Pending JPH1154708A (ja) | 1997-08-06 | 1997-08-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1154708A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010232512A (ja) * | 2009-03-27 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体装置 |
| WO2014132937A1 (ja) * | 2013-02-28 | 2014-09-04 | 株式会社村田製作所 | Ｅｓｄ保護デバイス |
| WO2016117056A1 (ja) * | 2015-01-21 | 2016-07-28 | 新電元工業株式会社 | 半導体装置、および半導体装置の製造方法 |
| US9704799B2 (en) | 2013-02-28 | 2017-07-11 | Murata Manufacturing Co., Ltd. | Semiconductor device |
| US9741709B2 (en) | 2013-04-05 | 2017-08-22 | Murata Manufacturing Co., Ltd. | ESD protection device |
| US9824955B2 (en) | 2013-02-28 | 2017-11-21 | Murata Manufacturing Co., Ltd. | Semiconductor device |
| US9899541B2 (en) | 2014-07-31 | 2018-02-20 | Samsung Electronics Co., Ltd. | Semiconductor devices |
-
1997
- 1997-08-06 JP JP21196197A patent/JPH1154708A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010232512A (ja) * | 2009-03-27 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体装置 |
| WO2014132937A1 (ja) * | 2013-02-28 | 2014-09-04 | 株式会社村田製作所 | Ｅｓｄ保護デバイス |
| US9633989B2 (en) | 2013-02-28 | 2017-04-25 | Murata Manufacturing Co., Ltd. | ESD protection device |
| US9704799B2 (en) | 2013-02-28 | 2017-07-11 | Murata Manufacturing Co., Ltd. | Semiconductor device |
| US9824955B2 (en) | 2013-02-28 | 2017-11-21 | Murata Manufacturing Co., Ltd. | Semiconductor device |
| US9741709B2 (en) | 2013-04-05 | 2017-08-22 | Murata Manufacturing Co., Ltd. | ESD protection device |
| US10020298B2 (en) | 2013-04-05 | 2018-07-10 | Murata Manufacturing Co., Ltd. | ESD protection device |
| US9899541B2 (en) | 2014-07-31 | 2018-02-20 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| WO2016117056A1 (ja) * | 2015-01-21 | 2016-07-28 | 新電元工業株式会社 | 半導体装置、および半導体装置の製造方法 |
| JPWO2016117056A1 (ja) * | 2015-01-21 | 2017-04-27 | 新電元工業株式会社 | 半導体装置、および半導体装置の製造方法 |
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