JPH1154716A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH1154716A JPH1154716A JP9212091A JP21209197A JPH1154716A JP H1154716 A JPH1154716 A JP H1154716A JP 9212091 A JP9212091 A JP 9212091A JP 21209197 A JP21209197 A JP 21209197A JP H1154716 A JPH1154716 A JP H1154716A
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- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 ペロブスカイト型結晶構造を有する酸化物誘
電体膜を有するキャパシタを備えた半導体装置とその製
造方法に関し、高い誘電特性を有するペロブスカイト型
酸化物誘電体膜を用いたキャパシタを有する半導体装置
を提供する。 【解決手段】 半導体基板上に絶縁ゲート型電界効果ト
ランジスタを形成する工程と、絶縁ゲート電極を覆っ
て、第１絶縁膜を形成する工程と、第１の絶縁膜を貫通
して、基板表面に達するコンタクト窓を形成する工程
と、コンタクト窓内に金属プラグを埋め込む工程と、金
属プラグを覆って酸素遮蔽能を有する第２絶縁膜を形成
する工程と、第２絶縁膜の上にキャパシタの下部電極、
ペロブスカイト型結晶構造を有する酸化物誘電体の膜を
形成する工程と、酸化物誘電体膜形成後、酸素雰囲気中
で半導体基板をアニールする工程と、酸化物誘電体膜の
上にキャパシタの上部電極を形成する工程とを含む半導
体装置の製造方法が提供される。
電体膜を有するキャパシタを備えた半導体装置とその製
造方法に関し、高い誘電特性を有するペロブスカイト型
酸化物誘電体膜を用いたキャパシタを有する半導体装置
を提供する。 【解決手段】 半導体基板上に絶縁ゲート型電界効果ト
ランジスタを形成する工程と、絶縁ゲート電極を覆っ
て、第１絶縁膜を形成する工程と、第１の絶縁膜を貫通
して、基板表面に達するコンタクト窓を形成する工程
と、コンタクト窓内に金属プラグを埋め込む工程と、金
属プラグを覆って酸素遮蔽能を有する第２絶縁膜を形成
する工程と、第２絶縁膜の上にキャパシタの下部電極、
ペロブスカイト型結晶構造を有する酸化物誘電体の膜を
形成する工程と、酸化物誘電体膜形成後、酸素雰囲気中
で半導体基板をアニールする工程と、酸化物誘電体膜の
上にキャパシタの上部電極を形成する工程とを含む半導
体装置の製造方法が提供される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特にペロブスカイト型結晶構造を有す
る酸化物誘電体膜を有するキャパシタを備えた半導体装
置とその製造方法に関する。
製造方法に関し、特にペロブスカイト型結晶構造を有す
る酸化物誘電体膜を有するキャパシタを備えた半導体装
置とその製造方法に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）は、１つのトランジスタと１つのキャパシ
タとで１つのメモリセルを構成する。小さなキャパシタ
で所望の容量を実現するためには、キャパシタの誘電体
膜の誘電率は高ければ高いほど好ましい。誘電体膜が強
誘電体であれば分極特性を記憶することができ、不揮発
性のフェロエレクトリックランダムアクセスメモリ（Ｆ
ＲＡＭ）を実現することができる。
（ＤＲＡＭ）は、１つのトランジスタと１つのキャパシ
タとで１つのメモリセルを構成する。小さなキャパシタ
で所望の容量を実現するためには、キャパシタの誘電体
膜の誘電率は高ければ高いほど好ましい。誘電体膜が強
誘電体であれば分極特性を記憶することができ、不揮発
性のフェロエレクトリックランダムアクセスメモリ（Ｆ
ＲＡＭ）を実現することができる。
【０００３】比誘電率が１０以上、より好ましくは５０
以上の高誘電体としては、バリウムストロンチウムタイ
タネート（ＢＳＴ）ＢａＳｒＴｉＯ等のペロブスカイト
型結晶構造を有する酸化物が知られている。また、強誘
電体としては、同様にペロブスカイト型結晶構造を有す
る酸化物であるＰＺＴ ＰｂＺｒＴｉＯやＳＢＴ Ｓｒ
ＢｉＴｉＯ等が知られている。これらのペロブスカイト
型酸化物誘電体は、ゾル・ゲル法等のスピンオン、スパ
ッタリング、化学気相堆積（ＣＶＤ）等によって成膜す
ることができる。
以上の高誘電体としては、バリウムストロンチウムタイ
タネート（ＢＳＴ）ＢａＳｒＴｉＯ等のペロブスカイト
型結晶構造を有する酸化物が知られている。また、強誘
電体としては、同様にペロブスカイト型結晶構造を有す
る酸化物であるＰＺＴ ＰｂＺｒＴｉＯやＳＢＴ Ｓｒ
ＢｉＴｉＯ等が知られている。これらのペロブスカイト
型酸化物誘電体は、ゾル・ゲル法等のスピンオン、スパ
ッタリング、化学気相堆積（ＣＶＤ）等によって成膜す
ることができる。
【０００４】
【発明が解決しようとする課題】ペロブスカイト型酸化
物誘電体を成膜しても、成膜したままの状態では、アモ
ルファス相であったり、結晶化が不十分であったりする
ことが多い。また、酸素が欠乏することもある。このよ
うな場合、成膜したままの酸化物誘電体は、そのままで
は有用な酸化物誘電体として用いることができない。し
たがって、成膜後、酸化性雰囲気中でアニールすること
が必要である。
物誘電体を成膜しても、成膜したままの状態では、アモ
ルファス相であったり、結晶化が不十分であったりする
ことが多い。また、酸素が欠乏することもある。このよ
うな場合、成膜したままの酸化物誘電体は、そのままで
は有用な酸化物誘電体として用いることができない。し
たがって、成膜後、酸化性雰囲気中でアニールすること
が必要である。
【０００５】一旦、欠乏酸素を補充し、結晶化を行う処
理を行っても、その後に高温で水素等の還元性雰囲気に
触れると、酸化物誘電体の特性は再び劣化することが多
い。半導体装置の製造工程においては、水素を含むガス
を用いて半導体膜や絶縁膜を成膜することが多い。ペロ
ブスカイト型酸化物誘電体膜を成膜後、このような水素
を含むガスを用いて他の膜を成膜すると、酸化物誘電体
膜の誘電特性が著しく劣化することにもなる。
理を行っても、その後に高温で水素等の還元性雰囲気に
触れると、酸化物誘電体の特性は再び劣化することが多
い。半導体装置の製造工程においては、水素を含むガス
を用いて半導体膜や絶縁膜を成膜することが多い。ペロ
ブスカイト型酸化物誘電体膜を成膜後、このような水素
を含むガスを用いて他の膜を成膜すると、酸化物誘電体
膜の誘電特性が著しく劣化することにもなる。
【０００６】本発明の目的は、高い誘電特性を有するペ
ロブスカイト型酸化物誘電体膜を用いたキャパシタを有
する半導体装置を提供することである。
ロブスカイト型酸化物誘電体膜を用いたキャパシタを有
する半導体装置を提供することである。
【０００７】本発明の他の目的は、高い誘電特性を有す
るペロブスカイト型酸化物誘電体膜を形成し、かつ高集
積度の半導体素子を形成することのできる半導体装置の
製造方法を提供することである。
るペロブスカイト型酸化物誘電体膜を形成し、かつ高集
積度の半導体素子を形成することのできる半導体装置の
製造方法を提供することである。
【０００８】
【課題を解決するための手段】本発明の一観点によれ
ば、第１導電型領域と第１導電型と逆の第２導電型領域
とを含む半導体基板と、前記半導体基板の第１および第
２導電型領域上にそれぞれ形成された第１および第２の
絶縁ゲート電極構造と、絶縁ゲート電極構造の両側で前
記半導体基板中に形成された第２導電型の第１対および
第１導電型の第２対の不純物ドープ領域とを有する第１
および第２の絶縁ゲート型電界効果トランジスタと、前
記第１および第２の絶縁ゲート型電界効果トランジスタ
を覆って、前記半導体基板上に形成された第１絶縁膜
と、前記第１絶縁膜を貫通して前記第１および第２の絶
縁ゲート型電界効果トランジスタの第１対および第２対
の不純物ドープ領域の各々の少なくとも１つの不純物ド
ープ領域に達する少なくとも２つの金属プラグと、前記
第１絶縁膜を覆って形成され、酸素遮蔽能を有する第２
絶縁膜と、前記第２絶縁膜上に形成された下部電極と、
前記下部電極上に形成され、ペロブスカイト型結晶構造
を有する酸化物誘電体膜と、前記酸化物誘電体膜上に形
成され、前記下部電極、酸化物誘電体膜と共にキャパシ
タを形成する上部電極と、前記キャパシタを覆って半導
体基板上に形成された第３絶縁膜と、前記第３絶縁膜上
に延在し、前記第３絶縁膜を通る接続孔を介して前記金
属プラグの１つと接続され、前記第３絶縁膜を通る接続
孔を介して前記上部電極または前記下部電極に接続され
たローカル配線とを有する半導体装置が提供される。
ば、第１導電型領域と第１導電型と逆の第２導電型領域
とを含む半導体基板と、前記半導体基板の第１および第
２導電型領域上にそれぞれ形成された第１および第２の
絶縁ゲート電極構造と、絶縁ゲート電極構造の両側で前
記半導体基板中に形成された第２導電型の第１対および
第１導電型の第２対の不純物ドープ領域とを有する第１
および第２の絶縁ゲート型電界効果トランジスタと、前
記第１および第２の絶縁ゲート型電界効果トランジスタ
を覆って、前記半導体基板上に形成された第１絶縁膜
と、前記第１絶縁膜を貫通して前記第１および第２の絶
縁ゲート型電界効果トランジスタの第１対および第２対
の不純物ドープ領域の各々の少なくとも１つの不純物ド
ープ領域に達する少なくとも２つの金属プラグと、前記
第１絶縁膜を覆って形成され、酸素遮蔽能を有する第２
絶縁膜と、前記第２絶縁膜上に形成された下部電極と、
前記下部電極上に形成され、ペロブスカイト型結晶構造
を有する酸化物誘電体膜と、前記酸化物誘電体膜上に形
成され、前記下部電極、酸化物誘電体膜と共にキャパシ
タを形成する上部電極と、前記キャパシタを覆って半導
体基板上に形成された第３絶縁膜と、前記第３絶縁膜上
に延在し、前記第３絶縁膜を通る接続孔を介して前記金
属プラグの１つと接続され、前記第３絶縁膜を通る接続
孔を介して前記上部電極または前記下部電極に接続され
たローカル配線とを有する半導体装置が提供される。
【０００９】本発明の他の観点によれば、半導体基板上
に絶縁ゲート電極と第１導電型のソース／ドレイン領域
を有する絶縁ゲート型電界効果トランジスタを形成する
工程と、前記絶縁ゲート電極を覆って、半導体基板上に
第１絶縁膜を形成する工程と、前記第１の絶縁膜を貫通
して、前記ソース／ドレイン領域の少なくとも一方に達
するコンタクト窓を形成する工程と、前記コンタクト窓
内に金属プラグを埋め込む工程と、前記金属プラグを覆
って前記第１絶縁膜の上に酸素遮蔽能を有する第２絶縁
膜を形成する工程と、前記第２絶縁膜の上にキャパシタ
の下部電極を形成する工程と、前記下部電極の上にペロ
ブスカイト型結晶構造を有する酸化物誘電体の膜を形成
する工程と、前記酸化物誘電体膜形成工程後、酸素雰囲
気中で前記半導体基板をアニールし、前記酸化物誘電体
の膜を結晶化するアニール工程と、前記酸化物誘電体膜
の上にキャパシタの上部電極を形成する工程とを含む半
導体装置の製造方法が提供される。
に絶縁ゲート電極と第１導電型のソース／ドレイン領域
を有する絶縁ゲート型電界効果トランジスタを形成する
工程と、前記絶縁ゲート電極を覆って、半導体基板上に
第１絶縁膜を形成する工程と、前記第１の絶縁膜を貫通
して、前記ソース／ドレイン領域の少なくとも一方に達
するコンタクト窓を形成する工程と、前記コンタクト窓
内に金属プラグを埋め込む工程と、前記金属プラグを覆
って前記第１絶縁膜の上に酸素遮蔽能を有する第２絶縁
膜を形成する工程と、前記第２絶縁膜の上にキャパシタ
の下部電極を形成する工程と、前記下部電極の上にペロ
ブスカイト型結晶構造を有する酸化物誘電体の膜を形成
する工程と、前記酸化物誘電体膜形成工程後、酸素雰囲
気中で前記半導体基板をアニールし、前記酸化物誘電体
の膜を結晶化するアニール工程と、前記酸化物誘電体膜
の上にキャパシタの上部電極を形成する工程とを含む半
導体装置の製造方法が提供される。
【００１０】金属プラグを用いることにより、半導体素
子を高集積度に形成することが容易になる。酸素遮蔽能
を有する第２絶縁膜を用いることにより、金属プラグの
酸化を防止しつつ、ペロブスカイト型酸化物誘電体膜を
安定に作成することが可能となる。
子を高集積度に形成することが容易になる。酸素遮蔽能
を有する第２絶縁膜を用いることにより、金属プラグの
酸化を防止しつつ、ペロブスカイト型酸化物誘電体膜を
安定に作成することが可能となる。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。
施例を説明する。
【００１２】図１に示すように、ｐ型シリコン基板１１
の表面に、局所酸化（ＬＯＣＯＳ）により、厚さ約５０
０ｎｍのフィールド酸化膜１２を形成する。
の表面に、局所酸化（ＬＯＣＯＳ）により、厚さ約５０
０ｎｍのフィールド酸化膜１２を形成する。
【００１３】なお、シリコン基板１１がｐ型を有する場
合を例示するが、シリコン基板１１の表面に所望のｎ型
ウェル、ｐ型ウェル、ｎ型ウェル中のｐ型ウェルを設け
ることもできる。また、導電型をすべて反転してもよ
い。
合を例示するが、シリコン基板１１の表面に所望のｎ型
ウェル、ｐ型ウェル、ｎ型ウェル中のｐ型ウェルを設け
ることもできる。また、導電型をすべて反転してもよ
い。
【００１４】図２に示すように、フィールド酸化膜１２
で画定されたシリコン基板１１表面（活性領域ＡＲ）
に、熱酸化により厚さ約１５ｎｍのゲート酸化膜１３を
形成する。ゲート酸化膜１３上に、厚さ約１２０ｎｍの
多結晶シリコン層１４ａ、厚さ約１５０ｎｍのタングス
テンシリサイド（ＷＳｉ）層１４ｂを成膜し、ゲート電
極層１４を形成する。なお、ゲート電極層の作成は、ス
パッタリング、ＣＶＤ等により行うことができる。ゲー
ト電極層１４の上に、さらにＣＶＤによりシリコン酸化
膜１５を形成する。シリコン酸化膜１５上に、レジスト
パターンを形成し、シリコン酸化膜１５、ゲート電極層
１４を同一形状にパターニングする。その後、レジスト
マスクは除去する。
で画定されたシリコン基板１１表面（活性領域ＡＲ）
に、熱酸化により厚さ約１５ｎｍのゲート酸化膜１３を
形成する。ゲート酸化膜１３上に、厚さ約１２０ｎｍの
多結晶シリコン層１４ａ、厚さ約１５０ｎｍのタングス
テンシリサイド（ＷＳｉ）層１４ｂを成膜し、ゲート電
極層１４を形成する。なお、ゲート電極層の作成は、ス
パッタリング、ＣＶＤ等により行うことができる。ゲー
ト電極層１４の上に、さらにＣＶＤによりシリコン酸化
膜１５を形成する。シリコン酸化膜１５上に、レジスト
パターンを形成し、シリコン酸化膜１５、ゲート電極層
１４を同一形状にパターニングする。その後、レジスト
マスクは除去する。
【００１５】図３に示すように、ゲート電極層１４とシ
リコン酸化膜１５のパターンをマスクとして、シリコン
基板１１表面に低不純物濃度のｎ型不純物のイオン注入
を行い、低濃度ｎ型不純物ドープ領域２１を形成する。
なお、シリコン基板上にＣＭＯＳ回路を作成する場合
は、ｎチャネル領域とｐチャネル領域に分けてイオン注
入を行う。
リコン酸化膜１５のパターンをマスクとして、シリコン
基板１１表面に低不純物濃度のｎ型不純物のイオン注入
を行い、低濃度ｎ型不純物ドープ領域２１を形成する。
なお、シリコン基板上にＣＭＯＳ回路を作成する場合
は、ｎチャネル領域とｐチャネル領域に分けてイオン注
入を行う。
【００１６】イオン注入は、たとえばｎチャネルトラン
ジスタに対してはＰまたは／およびＡｓをイオン注入
し、ｐチャネルトランジスタに対しては、たとえばＢＦ
2 をイオン注入する。また、加速電圧はたとえば５０〜
６０ｋｅＶ程度であり、ドーズ量は１０13程度である。
ジスタに対してはＰまたは／およびＡｓをイオン注入
し、ｐチャネルトランジスタに対しては、たとえばＢＦ
2 をイオン注入する。また、加速電圧はたとえば５０〜
６０ｋｅＶ程度であり、ドーズ量は１０13程度である。
【００１７】図４に示すように、ゲート電極構造を覆っ
てシリコン基板１１全面上に高温酸化（ＨＴＯ）膜を基
板温度８００℃で厚さ１５０ｎｍ程度堆積する。その後
反応性イオンエッチング（異方性エッチング）を行うこ
とにより、平坦面上のＨＴＯ膜を除去し、ゲート電極構
造の側壁上にのみサイドウォール１６を残す。なお、ゲ
ート電極上面には、先に形成したシリコン酸化膜１５が
残る。以後、シリコン酸化膜１５、サイドウォール１６
を合わせ、第１絶縁層１７と呼ぶ。
てシリコン基板１１全面上に高温酸化（ＨＴＯ）膜を基
板温度８００℃で厚さ１５０ｎｍ程度堆積する。その後
反応性イオンエッチング（異方性エッチング）を行うこ
とにより、平坦面上のＨＴＯ膜を除去し、ゲート電極構
造の側壁上にのみサイドウォール１６を残す。なお、ゲ
ート電極上面には、先に形成したシリコン酸化膜１５が
残る。以後、シリコン酸化膜１５、サイドウォール１６
を合わせ、第１絶縁層１７と呼ぶ。
【００１８】図５に示すように、第１絶縁層１７をマス
クとして用い、高濃度のイオン注入を行って、高不純物
濃度のソース／ドレイン領域２２を形成する。ｎチャネ
ルトランジスタに対しては、たとえばＡｓをドーズ量１
０14〜１０15ｃｍ-2程度イオン注入し、ｐチャネルトラ
ンジスタに対しては、たとえばＢＦ2 をドーズ量１０ 14
〜１０15ｃｍ-2程度イオン注入する。
クとして用い、高濃度のイオン注入を行って、高不純物
濃度のソース／ドレイン領域２２を形成する。ｎチャネ
ルトランジスタに対しては、たとえばＡｓをドーズ量１
０14〜１０15ｃｍ-2程度イオン注入し、ｐチャネルトラ
ンジスタに対しては、たとえばＢＦ2 をドーズ量１０ 14
〜１０15ｃｍ-2程度イオン注入する。
【００１９】図６に示すように、シリコン基板１１全面
上に、ボロホスホシリケートガラス（ＢＰＳＧ）、オキ
シナイトライド、シリコン酸化物等の酸化膜１８を成膜
する。酸化膜１８を成膜後、表面を平坦化して厚さを１
μｍ程度とする。
上に、ボロホスホシリケートガラス（ＢＰＳＧ）、オキ
シナイトライド、シリコン酸化物等の酸化膜１８を成膜
する。酸化膜１８を成膜後、表面を平坦化して厚さを１
μｍ程度とする。
【００２０】酸化膜１８は、単一の層で形成する場合の
他、複数層の積層で形成する場合もある。たとえば、下
に厚さ約２００ｎｍのオキシナイトライド層を形成し、
その上にプラズマ励起テトラエトキシシラン（ＴＥＯ
Ｓ）酸化膜を形成してもよい。酸化膜１８の平坦化は、
リフロー、化学機械研磨（ＣＭＰ）、エッチバック等を
用いて行うことができる。
他、複数層の積層で形成する場合もある。たとえば、下
に厚さ約２００ｎｍのオキシナイトライド層を形成し、
その上にプラズマ励起テトラエトキシシラン（ＴＥＯ
Ｓ）酸化膜を形成してもよい。酸化膜１８の平坦化は、
リフロー、化学機械研磨（ＣＭＰ）、エッチバック等を
用いて行うことができる。
【００２１】酸化膜１８の表面を平坦化した後、ＭＯＳ
トランジスタのソース／ドレイン領域を露出するコンタ
クト孔１９を形成する。コンタクト孔１９の形成は、た
とえば直径約０．５μｍ程度の開口を有するレジストマ
スクを用い、反応性イオンエッチングにより行うことが
できる。
トランジスタのソース／ドレイン領域を露出するコンタ
クト孔１９を形成する。コンタクト孔１９の形成は、た
とえば直径約０．５μｍ程度の開口を有するレジストマ
スクを用い、反応性イオンエッチングにより行うことが
できる。
【００２２】図７に示すように、コンタクト孔１９を形
成した基板上に、配線層を形成する。配線層は、たとえ
ば、厚さ約２０ｎｍのＴｉ層と厚さ約５０ｎｍのＴｉＮ
層の積層で形成したグルー金属層２４と、その上に堆積
したＷ層２５で形成する。グルー金属層は、たとえばス
パッタリングで堆積する。Ｗ層は、たとえばＷＦ6 とＨ
2 を用いたＣＶＤにより厚さ約８００ｎｍ堆積する。こ
の配線層形成により、コンタクト孔１９が埋め込まれ、
ソース／ドレイン領域２２に接続された配線層が形成さ
れる。
成した基板上に、配線層を形成する。配線層は、たとえ
ば、厚さ約２０ｎｍのＴｉ層と厚さ約５０ｎｍのＴｉＮ
層の積層で形成したグルー金属層２４と、その上に堆積
したＷ層２５で形成する。グルー金属層は、たとえばス
パッタリングで堆積する。Ｗ層は、たとえばＷＦ6 とＨ
2 を用いたＣＶＤにより厚さ約８００ｎｍ堆積する。こ
の配線層形成により、コンタクト孔１９が埋め込まれ、
ソース／ドレイン領域２２に接続された配線層が形成さ
れる。
【００２３】図８に示すように、酸化膜１８上のＷ層２
５およびグルー金属層２４をエッチバックによって除去
する。エッチバックは、Ｃｌ系ガスを用いたドライエッ
チングによって行うことができる。また、ＣＭＰによっ
て酸化膜１８上のＷ層およびグルー金属層を除去しても
よい。エッチバックまたはＣＭＰ工程により、酸化膜１
８ａとＷ層２５ａ、グルー金属層２４ａの金属プラグが
ほぼ同一の平坦な平面を形成する。エッバックを行った
時には、Ｗ層２５ａの表面が周囲よりも下がることがあ
る。
５およびグルー金属層２４をエッチバックによって除去
する。エッチバックは、Ｃｌ系ガスを用いたドライエッ
チングによって行うことができる。また、ＣＭＰによっ
て酸化膜１８上のＷ層およびグルー金属層を除去しても
よい。エッチバックまたはＣＭＰ工程により、酸化膜１
８ａとＷ層２５ａ、グルー金属層２４ａの金属プラグが
ほぼ同一の平坦な平面を形成する。エッバックを行った
時には、Ｗ層２５ａの表面が周囲よりも下がることがあ
る。
【００２４】図９に示すように、平坦化された平面上に
基板温度３５０℃程度の低温でプラズマ励起ＣＶＤによ
り、厚さ５０ｎｍ〜１００ｎｍ程度の窒化膜２６を堆積
する。窒化膜形成を低温で行うのは、Ｗ層２５ａの酸化
を防止するためと、シリコン基板と接するＴｉ層がシリ
サイド化反応を生じ、接合を破壊することを防止するた
めである。
基板温度３５０℃程度の低温でプラズマ励起ＣＶＤによ
り、厚さ５０ｎｍ〜１００ｎｍ程度の窒化膜２６を堆積
する。窒化膜形成を低温で行うのは、Ｗ層２５ａの酸化
を防止するためと、シリコン基板と接するＴｉ層がシリ
サイド化反応を生じ、接合を破壊することを防止するた
めである。
【００２５】好ましくは、窒化膜形成後、厚さ約８０ｎ
ｍ程度の酸化膜をさらに積層する。この酸化膜は、たと
えば、プラズマ励起ＴＥＯＳ酸化膜により形成する。基
板温度を制限することにより、シリサイド化反応による
接合破壊を防止する。
ｍ程度の酸化膜をさらに積層する。この酸化膜は、たと
えば、プラズマ励起ＴＥＯＳ酸化膜により形成する。基
板温度を制限することにより、シリサイド化反応による
接合破壊を防止する。
【００２６】窒化膜は、コンタクト孔内に埋め込まれた
金属プラグを覆い、その後の工程において表面から酸素
が侵入し、金属プラグを酸化することを防止する。
金属プラグを覆い、その後の工程において表面から酸素
が侵入し、金属プラグを酸化することを防止する。
【００２７】窒化膜上に酸化膜を形成した場合は、その
上に形成するキャパシタ下部電極との密着性を向上す
る。以下、単独の窒化膜の場合、窒化膜と酸化膜の積層
の場合を含め、層２６を酸素遮蔽絶縁膜と呼ぶ。
上に形成するキャパシタ下部電極との密着性を向上す
る。以下、単独の窒化膜の場合、窒化膜と酸化膜の積層
の場合を含め、層２６を酸素遮蔽絶縁膜と呼ぶ。
【００２８】図１０に示すように、酸素遮蔽絶縁膜２６
の上に、膜厚２０〜３０ｎｍのＴｉ層と膜厚１５０ｎｍ
のＰｔ層の積層からなる下部電極２７、膜厚３００ｎｍ
のＰＺＴ誘電体膜２８、膜厚１５０ｎｍのＰｔからなる
上部電極２９をそれぞれスパッタリングにより成膜す
る。ＰＺＴ誘電膜２８は、堆積したままの状態ではアモ
ルファス相であり、分極特性を有しない。
の上に、膜厚２０〜３０ｎｍのＴｉ層と膜厚１５０ｎｍ
のＰｔ層の積層からなる下部電極２７、膜厚３００ｎｍ
のＰＺＴ誘電体膜２８、膜厚１５０ｎｍのＰｔからなる
上部電極２９をそれぞれスパッタリングにより成膜す
る。ＰＺＴ誘電膜２８は、堆積したままの状態ではアモ
ルファス相であり、分極特性を有しない。
【００２９】ＰＺＴ誘電体膜２８を作成した後、上部電
極２９を堆積する前に、または上部電極２９を堆積した
後に、Ｏ2 雰囲気中でアニール処理を行う。たとえば１
気圧のＯ2 雰囲気中で８５０℃、約５秒間のアニール処
理を行う。このようなアニール処理は、ラピッドサーマ
ルアニール（ＲＴＡ）装置を用いて行うことができる。
なお、ＲＴＡの代わりに抵抗炉を用い、８００℃以上、
１０分間以上のアニール処理を行ってもよい。たとえば
８００℃約３０分間のアニール処理を行う。
極２９を堆積する前に、または上部電極２９を堆積した
後に、Ｏ2 雰囲気中でアニール処理を行う。たとえば１
気圧のＯ2 雰囲気中で８５０℃、約５秒間のアニール処
理を行う。このようなアニール処理は、ラピッドサーマ
ルアニール（ＲＴＡ）装置を用いて行うことができる。
なお、ＲＴＡの代わりに抵抗炉を用い、８００℃以上、
１０分間以上のアニール処理を行ってもよい。たとえば
８００℃約３０分間のアニール処理を行う。
【００３０】このような酸素雰囲気中のアニール処理に
より、ＰＺＴ誘電体膜２８は多結晶化し、たとえば約３
０μＣ／ｃｍ2 の分極率を示すようになる。Ｗ層２５ａ
は、酸素遮蔽絶縁膜２６で覆われているため、酸化から
防止される。なお、もしＷ層２５ａが酸化すると、体積
膨張により積層構造が破壊される危険性が生じる。例え
ば、高さ方向で１μｍもふくれあがってしまうことがあ
る。
より、ＰＺＴ誘電体膜２８は多結晶化し、たとえば約３
０μＣ／ｃｍ2 の分極率を示すようになる。Ｗ層２５ａ
は、酸素遮蔽絶縁膜２６で覆われているため、酸化から
防止される。なお、もしＷ層２５ａが酸化すると、体積
膨張により積層構造が破壊される危険性が生じる。例え
ば、高さ方向で１μｍもふくれあがってしまうことがあ
る。
【００３１】図１１に示すように、上部電極２９、誘電
体膜２８、下部電極２７のパターニングを周知のホトリ
ソグラフィ技術を用いて行う。パターニングにより、下
部電極２７ａ、誘電体膜２８ａ、上部電極２９ａが形成
される。なお、作成される段差を緩やかにするために
は、下層から上層に向けて徐々に面積を小さくすること
が好ましい。キャパシタのパターニング後、さらに酸素
雰囲気中、５００〜６５０℃の温度でリカバリーアニー
ルを行う。
体膜２８、下部電極２７のパターニングを周知のホトリ
ソグラフィ技術を用いて行う。パターニングにより、下
部電極２７ａ、誘電体膜２８ａ、上部電極２９ａが形成
される。なお、作成される段差を緩やかにするために
は、下層から上層に向けて徐々に面積を小さくすること
が好ましい。キャパシタのパターニング後、さらに酸素
雰囲気中、５００〜６５０℃の温度でリカバリーアニー
ルを行う。
【００３２】なお、ＰＺＴ誘電体膜２８ａは、下部電極
上に（１１１）配向を示した時に優れた分極特性を示
す。このような結晶方位を実現するためには、下部電極
２７ａのＴｉ膜厚を制御すること、およびＰＺＴ誘電体
膜２８ａ中のＰｂ量をＰｂx Ｚｒy Ｔｉ1-y と表記した
時、たとえばｘ＝１〜１．４、より好ましくは約１．１
に制御することが好ましい。
上に（１１１）配向を示した時に優れた分極特性を示
す。このような結晶方位を実現するためには、下部電極
２７ａのＴｉ膜厚を制御すること、およびＰＺＴ誘電体
膜２８ａ中のＰｂ量をＰｂx Ｚｒy Ｔｉ1-y と表記した
時、たとえばｘ＝１〜１．４、より好ましくは約１．１
に制御することが好ましい。
【００３３】図１２に示すように、作成されたキャパシ
タを覆って基板全面上にプラズマ励起ＴＥＯＳ酸化膜を
温度３９０〜４００℃程度で堆積する。ＰＺＴ誘電体膜
作成後は、水素等の還元性ガスを含む高温工程は避ける
ことが好ましい。
タを覆って基板全面上にプラズマ励起ＴＥＯＳ酸化膜を
温度３９０〜４００℃程度で堆積する。ＰＺＴ誘電体膜
作成後は、水素等の還元性ガスを含む高温工程は避ける
ことが好ましい。
【００３４】図１３に示すように、酸化膜３０、酸素遮
蔽絶縁膜２６を貫通して金属プラグに達する開口３１を
形成し、酸化膜３０を貫通して上部電極２９ａを露出す
る開口を形成する。
蔽絶縁膜２６を貫通して金属プラグに達する開口３１を
形成し、酸化膜３０を貫通して上部電極２９ａを露出す
る開口を形成する。
【００３５】全面にＴｉＮ層を堆積し、パターニングす
ることによって金属プラズマとキャパシタの上部電極２
９ａを接続するローカル配線３３を形成する。ＴｉＮ層
３３は、たとえばリアクティブスパッタリングにより厚
さ約１００ｎｍ程度堆積する。
ることによって金属プラズマとキャパシタの上部電極２
９ａを接続するローカル配線３３を形成する。ＴｉＮ層
３３は、たとえばリアクティブスパッタリングにより厚
さ約１００ｎｍ程度堆積する。
【００３６】図１４に示すように、ローカル配線３３を
覆うように基板全面上に酸化膜３４を形成する。酸化膜
３４およびその下の絶縁膜を貫通し、他の金属プラグに
達する開口３５を形成し、Ａｌ等により配線３６を形成
する。
覆うように基板全面上に酸化膜３４を形成する。酸化膜
３４およびその下の絶縁膜を貫通し、他の金属プラグに
達する開口３５を形成し、Ａｌ等により配線３６を形成
する。
【００３７】必要に応じ、絶縁層形成、上部配線形成等
の工程を行う。このようにして、ペロブスカイト型誘電
体膜を含むキャパシタを備えた半導体装置が形成され
る。
の工程を行う。このようにして、ペロブスカイト型誘電
体膜を含むキャパシタを備えた半導体装置が形成され
る。
【００３８】以上、メモリセル部分の製造工程を例にと
って説明した。このメモリセル工程の製造工程と同時に
周辺回路領域のトランジスタ等を作成することができ
る。
って説明した。このメモリセル工程の製造工程と同時に
周辺回路領域のトランジスタ等を作成することができ
る。
【００３９】図１５は、周辺回路領域ＰＣとメモリセル
領域ＭＣを同時に示す断面図である。メモリセル領域Ｍ
Ｃにおいては、シリコン基板内のｐ型ウェルＰ１内に上
述の実施例において説明したＭＯＳトランジスタＴｒと
キャパシタＣａｐが形成されている。周辺回路領域ＰＣ
においては、ｐ型ウェルＰ２内にｎチャネルＭＯＳトラ
ンジスタが形成され、ｎ型ウェルＮ１内にｐチャネルＭ
ＯＳトランジスタが形成されている。
領域ＭＣを同時に示す断面図である。メモリセル領域Ｍ
Ｃにおいては、シリコン基板内のｐ型ウェルＰ１内に上
述の実施例において説明したＭＯＳトランジスタＴｒと
キャパシタＣａｐが形成されている。周辺回路領域ＰＣ
においては、ｐ型ウェルＰ２内にｎチャネルＭＯＳトラ
ンジスタが形成され、ｎ型ウェルＮ１内にｐチャネルＭ
ＯＳトランジスタが形成されている。
【００４０】酸素遮蔽絶縁膜２６は、周辺回路領域にお
いても全面上に形成され、金属プラグＰＬ１〜ＰＬ４が
形成された領域でのみ選択的に除去されている。プラグ
ＰＬ１、ＰＬ２は、ｎチャネルトランジスタのｎ型領域
に対するコンタクトを形成し、プラグＰＬ３、ＰＬ４
は、ｐチャネルトランジスタのｐ型領域に対するコンタ
クトを形成する。金属でプラグを形成することにより、
ＣＭＯＳトランジスタのソース／ドレイン領域に共通の
構造のコンタクトを形成することができる。
いても全面上に形成され、金属プラグＰＬ１〜ＰＬ４が
形成された領域でのみ選択的に除去されている。プラグ
ＰＬ１、ＰＬ２は、ｎチャネルトランジスタのｎ型領域
に対するコンタクトを形成し、プラグＰＬ３、ＰＬ４
は、ｐチャネルトランジスタのｐ型領域に対するコンタ
クトを形成する。金属でプラグを形成することにより、
ＣＭＯＳトランジスタのソース／ドレイン領域に共通の
構造のコンタクトを形成することができる。
【００４１】図１６は、図１１の工程でキャパシタ構造
を形成した後、露出している酸素遮蔽絶縁膜２６を除去
した場合の構造を示す。周辺回路領域ＰＣにおいては、
酸素遮蔽絶縁膜２６は完全に除去され、酸化膜１８上に
酸化膜３０、３４が積層された構造となっている。メモ
リセル領域ＭＣにおいては、キャパシタの下部電極２７
ａ下にのみ酸素遮蔽絶縁膜２６が残存し、他の領域にお
いては、酸素遮蔽絶縁膜は除去されている。酸素遮蔽絶
縁膜の除去は、たとえばコントロールエッチングによっ
て行うことができる。
を形成した後、露出している酸素遮蔽絶縁膜２６を除去
した場合の構造を示す。周辺回路領域ＰＣにおいては、
酸素遮蔽絶縁膜２６は完全に除去され、酸化膜１８上に
酸化膜３０、３４が積層された構造となっている。メモ
リセル領域ＭＣにおいては、キャパシタの下部電極２７
ａ下にのみ酸素遮蔽絶縁膜２６が残存し、他の領域にお
いては、酸素遮蔽絶縁膜は除去されている。酸素遮蔽絶
縁膜の除去は、たとえばコントロールエッチングによっ
て行うことができる。
【００４２】図１７は、酸化膜１８を積層構造とし、下
部をオキシナイトライド膜、上部を酸化膜とした場合の
構成を示す。金属プラグ形成前にＨＦエッチャントによ
り軽くウェットエッチを行うことにより、コンタクト窓
の酸化膜部分のエッチングを進める。この結果、各コン
タクト窓において下部の径が狭く、上部の径が広い二段
構造が形成される。上部を拡げることにより、金属プラ
グのコンタクトを改善することができる。
部をオキシナイトライド膜、上部を酸化膜とした場合の
構成を示す。金属プラグ形成前にＨＦエッチャントによ
り軽くウェットエッチを行うことにより、コンタクト窓
の酸化膜部分のエッチングを進める。この結果、各コン
タクト窓において下部の径が狭く、上部の径が広い二段
構造が形成される。上部を拡げることにより、金属プラ
グのコンタクトを改善することができる。
【００４３】図１８は他の構成例を示す。上述の構成に
おいては、キャパシタ上部電極が最も近いソース／ドレ
イン領域とローカル配線によって接続されていた。図１
８の構成においては、キャパシタ上部電極は配線層４１
によって他の個所に接続されている。
おいては、キャパシタ上部電極が最も近いソース／ドレ
イン領域とローカル配線によって接続されていた。図１
８の構成においては、キャパシタ上部電極は配線層４１
によって他の個所に接続されている。
【００４４】キャパシタの下部電極２７ａは、端部にお
いて露出され、ローカル配線４６により近接するソース
／ドレイン領域と金属プラグＰＬ６を介して接続されて
いる。
いて露出され、ローカル配線４６により近接するソース
／ドレイン領域と金属プラグＰＬ６を介して接続されて
いる。
【００４５】その他種々の配線構造が可能なことは当業
者に自明であろう。また、キャパシタ誘電体膜形成後、
所望の時点でリカバリーアニールを行って酸化物誘電体
膜の誘電特性の劣化を防止することが好ましい。
者に自明であろう。また、キャパシタ誘電体膜形成後、
所望の時点でリカバリーアニールを行って酸化物誘電体
膜の誘電特性の劣化を防止することが好ましい。
【００４６】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
金属プラグを用い、かつペロブスカイト型結晶構造を有
する酸化物誘電体膜を含むキャパシタを形成し、高い誘
電特性を得ることができる。
金属プラグを用い、かつペロブスカイト型結晶構造を有
する酸化物誘電体膜を含むキャパシタを形成し、高い誘
電特性を得ることができる。
【図１】本発明の実施例による半導体装置の製造方法を
説明するための半導体基板の断面図である。
説明するための半導体基板の断面図である。
【図２】本発明の実施例による半導体装置の製造方法を
説明するための半導体基板の断面図である。
説明するための半導体基板の断面図である。
【図３】本発明の実施例による半導体装置の製造方法を
説明するための半導体基板の断面図である。
説明するための半導体基板の断面図である。
【図４】本発明の実施例による半導体装置の製造方法を
説明するための半導体基板の断面図である。
説明するための半導体基板の断面図である。
【図５】本発明の実施例による半導体装置の製造方法を
説明するための半導体基板の断面図である。
説明するための半導体基板の断面図である。
【図６】本発明の実施例による半導体装置の製造方法を
説明するための半導体基板の断面図である。
説明するための半導体基板の断面図である。
【図７】本発明の実施例による半導体装置の製造方法を
説明するための半導体基板の断面図である。
説明するための半導体基板の断面図である。
【図８】本発明の実施例による半導体装置の製造方法を
説明するための半導体基板の断面図である。
説明するための半導体基板の断面図である。
【図９】本発明の実施例による半導体装置の製造方法を
説明するための半導体基板の断面図である。
説明するための半導体基板の断面図である。
【図１０】本発明の実施例による半導体装置の製造方法
を説明するための半導体基板の断面図である。
を説明するための半導体基板の断面図である。
【図１１】本発明の実施例による半導体装置の製造方法
を説明するための半導体基板の断面図である。
を説明するための半導体基板の断面図である。
【図１２】本発明の実施例による半導体装置の製造方法
を説明するための半導体基板の断面図である。
を説明するための半導体基板の断面図である。
【図１３】本発明の実施例による半導体装置の製造方法
を説明するための半導体基板の断面図である。
を説明するための半導体基板の断面図である。
【図１４】本発明の実施例による半導体装置の製造方法
を説明するための半導体基板の断面図である。
を説明するための半導体基板の断面図である。
【図１５】上述の実施例による周辺回路領域、メモリセ
ル領域を同時に示す半導体基板の断面図である。
ル領域を同時に示す半導体基板の断面図である。
【図１６】本発明の他の実施例による半導体装置の周辺
回路領域、メモリセル領域を示す断面図である。
回路領域、メモリセル領域を示す断面図である。
【図１７】本発明の他の実施例による半導体装置の周辺
回路領域、メモリセル領域を示す断面図である。
回路領域、メモリセル領域を示す断面図である。
【図１８】本発明の他の実施例による半導体装置の周辺
回路領域、メモリセル領域を示す断面図である。
回路領域、メモリセル領域を示す断面図である。
１１ シリコン基板 １２ フィールド酸化膜 １３ ゲート酸化膜 １４ ゲート電極層 １５ 酸化膜 １６ サイドウォール １７ 第１絶縁層 １８ 酸化膜 １９ コンタクトホール ２４ グルー金属層 ２５ Ｗ層 ２６ 酸素遮蔽絶縁膜 ２７ 下部電極層 ２８ 酸化物誘電体層 ２９ 上部電極層 ３０ 絶縁層 ３１、３２ 接続孔 ３３ ローカル配線 ＰＬ 金属プラグ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (13)
- 【請求項１】 第１導電型領域と第１導電型と逆の第２
導電型領域とを含む半導体基板と、 前記半導体基板の第１および第２導電型領域上にそれぞ
れ形成された第１および第２の絶縁ゲート電極構造と、
絶縁ゲート電極構造の両側で前記半導体基板中に形成さ
れた第２導電型の第１対および第１導電型の第２対の不
純物ドープ領域とを有する第１および第２の絶縁ゲート
型電界効果トランジスタと、 前記第１および第２の絶縁ゲート型電界効果トランジス
タを覆って、前記半導体基板上に形成された第１絶縁膜
と、 前記第１絶縁膜を貫通して前記第１および第２の絶縁ゲ
ート型電界効果トランジスタの第１対および第２対の不
純物ドープ領域の各々の少なくとも１つの不純物ドープ
領域に達する少なくとも２つの金属プラグと、 前記第１絶縁膜を覆って形成され、酸素遮蔽能を有する
第２絶縁膜と、 前記第２絶縁膜上に形成された下部電極と、 前記下部電極上に形成され、ペロブスカイト型結晶構造
を有する酸化物誘電体膜と、 前記酸化物誘電体膜上に形成され、前記下部電極、酸化
物誘電体膜と共にキャパシタを形成する上部電極と、 前記キャパシタを覆って半導体基板上に形成された第３
絶縁膜と、 前記第３絶縁膜上に延在し、前記第３絶縁膜を通る接続
孔を介して前記金属プラグの１つと接続され、前記第３
絶縁膜を通る接続孔を介して前記上部電極または前記下
部電極に接続されたローカル配線とを有する半導体装
置。 - 【請求項２】 前記酸化物誘電体は、ＰＺＴ、ＳＢＴ、
ＢＳＴのいずれかである請求項１記載の半導体装置。 - 【請求項３】 前記第２絶縁膜は、窒化膜である請求項
１記載の半導体装置。 - 【請求項４】 前記金属プラグは、高融点金属を含む請
求項１記載の半導体装置。 - 【請求項５】 前記第２絶縁膜が、前記第１絶縁膜の上
に選択的に形成されている請求項１記載の半導体装置。 - 【請求項６】 半導体基板上に絶縁ゲート電極と第１導
電型のソース／ドレイン領域を有する絶縁ゲート型電界
効果トランジスタを形成する工程と、 前記絶縁ゲート電極を覆って、半導体基板上に第１絶縁
膜を形成する工程と、 前記第１の絶縁膜を貫通して、前記ソース／ドレイン領
域の少なくとも一方に達するコンタクト窓を形成する工
程と、 前記コンタクト窓内に金属プラグを埋め込む工程と、 前記金属プラグを覆って前記第１絶縁膜の上に酸素遮蔽
能を有する第２絶縁膜を形成する工程と、 前記第２絶縁膜の上にキャパシタの下部電極を形成する
工程と、 前記下部電極の上にペロブスカイト型結晶構造を有する
酸化物誘電体の膜を形成する工程と、 前記酸化物誘電体膜形成工程後、酸素雰囲気中で前記半
導体基板をアニールするアニール工程と、 前記酸化物誘電体膜の上にキャパシタの上部電極を形成
する工程とを含む半導体装置の製造方法。 - 【請求項７】 前記アニール工程が、７００℃以上の温
度で行われる請求項６記載の半導体装置の製造方法。 - 【請求項８】 さらに、 前記上部電極を覆って、半導体基板上に第３絶縁膜を形
成する工程と、 前記第３絶縁膜を貫通して前記金属プラグおよび前記上
部電極または前記下部電極に達する接続孔を形成する工
程と、 前記金属プラグと前記上部電極または前記下部電極を接
続するローカル配線を接続する工程とを含む請求項６記
載の半導体装置の製造方法。 - 【請求項９】 前記第２絶縁膜を形成する工程が、窒化
膜を形成するサブ工程と、前記窒化膜上に酸化膜を形成
するサブ工程とを含む請求項６記載の半導体装置の製造
方法。 - 【請求項１０】 前記キャパシタの下部電極を形成する
工程が、Ｔｉ膜を形成するサブ工程とＴｉ膜上にＰｔ膜
を形成するサブ工程とを含む請求項６記載の半導体装置
の製造方法。 - 【請求項１１】 前記Ｔｉ膜を形成するサブ工程が、前
記アニール工程で前記酸化物誘電体膜の（１１１）配向
を実現するようにＴｉ膜厚を選択している請求項１０記
載の半導体装置の製造方法。 - 【請求項１２】 前記酸化物誘電体膜を形成する工程
が、ＰＺＴ、ＳＢＴ、ＢＳＴの少なくとも１つを主成分
として成膜する工程である請求項６記載の半導体装置の
製造方法。 - 【請求項１３】 前記酸化物誘電体膜を形成する工程
が、ＰＺＴ膜を形成する工程であり、Ｐｂの組成が前記
アニール工程後（１１１）配向を実現する値に選択され
ている請求項６記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21209197A JP3305627B2 (ja) | 1997-08-06 | 1997-08-06 | 半導体装置とその製造方法 |
| US09/040,284 US5953619A (en) | 1997-08-06 | 1998-03-18 | Semiconductor device with perovskite capacitor and its manufacture method |
| KR1019980009510A KR100317433B1 (ko) | 1997-08-06 | 1998-03-19 | 반도체 장치와 그 제조방법 |
| US09/357,805 US6307228B1 (en) | 1997-08-06 | 1999-07-20 | Semiconductor device with perovskite capacitor and its manufacture method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21209197A JP3305627B2 (ja) | 1997-08-06 | 1997-08-06 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154716A true JPH1154716A (ja) | 1999-02-26 |
| JP3305627B2 JP3305627B2 (ja) | 2002-07-24 |
Family
ID=16616733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21209197A Expired - Lifetime JP3305627B2 (ja) | 1997-08-06 | 1997-08-06 | 半導体装置とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5953619A (ja) |
| JP (1) | JP3305627B2 (ja) |
| KR (1) | KR100317433B1 (ja) |
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