KR19990023091A - 반도체장치와 그 제조방법 - Google Patents

반도체장치와 그 제조방법 Download PDF

Info

Publication number
KR19990023091A
KR19990023091A KR1019980009510A KR19980009510A KR19990023091A KR 19990023091 A KR19990023091 A KR 19990023091A KR 1019980009510 A KR1019980009510 A KR 1019980009510A KR 19980009510 A KR19980009510 A KR 19980009510A KR 19990023091 A KR19990023091 A KR 19990023091A
Authority
KR
South Korea
Prior art keywords
forming
film
insulating film
semiconductor device
oxide dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1019980009510A
Other languages
English (en)
Other versions
KR100317433B1 (ko
Inventor
히사시 미야자와
껜이찌 이노우에
타쓰야 야마자끼
Original Assignee
아끼구사 나오유끼
후지쓰 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼구사 나오유끼, 후지쓰 가부시키가이샤 filed Critical 아끼구사 나오유끼
Publication of KR19990023091A publication Critical patent/KR19990023091A/ko
Application granted granted Critical
Publication of KR100317433B1 publication Critical patent/KR100317433B1/ko
Assigned to 후지쯔 세미컨덕터 가부시키가이샤 reassignment 후지쯔 세미컨덕터 가부시키가이샤 권리의 전부이전등록 Assignors: 후지쯔 가부시끼가이샤
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 페로브스카이트형 결정구조(perovskite crystal structure)를 갖는 산화물 유전체막을 갖는 커패시터를 갖춘 반도체장치와 그 제조방법에 관한 것이며, 높은 유전특성을 갖는 페로브스카이트형 산화물 유전체막을 사용한 커패시터를 갖는 반도체장치를 제공한다.
반도체기판 상에 절연게이트형 전계효과 트랜지스터를 형성하는 공정과, 절연게이트 전극을 덮고 제1 절연막을 형성하는 공정과, 제1 절연막을 관통하여 기판 표면에 달하는 접촉창을 형성하는 공정과, 접촉창 내에 금속 플럭을 매립하는 공정과, 금속 플럭을 덮고 산소차폐능을 갖는 제2 절연막을 형성하는 공정과, 제2 절연막 상에 커패시터의 하부전극, 페로브스카이트형 결정구조를 갖는 산화물 유전체의 막을 형성하는 공정과, 산화물 유전체막 형성 후에 산소 분위기 중에서 반도체기판을 어닐하는 공정과, 산화물 유전체막 상에 커패시터의 상부전극을 형성하는 공정을 포함한 반도체장치의 제조방법이 제공된다.

Description

반도체장치와 그 제조방법
본 발명은 반도체장치와 그 제조방법에 관한 것이며, 특히 페로브스카이트형 결정구조를 갖는 산화물 유전체막을 갖는 커패시터를 갖춘 반도체장치와 그 제조방법에 관한 것이다.
다이나믹 랜덤 액세스 메모리(DRAM)는 1개의 트랜지스터와 1개의 커패시터로 1개의 메모리셀을 구성한다. 작은 커패시터로 소망하는 용량을 실현하기 위해서는, 커패시터의 유전체막의 유전율은 높으면 높을수록 바람직하다. 유전체막이 강유전체이면 분극특성을 기억할 수가 있고, 불휘발성의 페로 일렉트릭 랜덤 액세스 메모리(FRAM)를 실현할 수가 있다.
비유전율이 10 이상, 보다 바람직하기는 50 이상의 고유전체로서는 바륨 스트론튬 타이타네이트(BST) BaSrTiO 등의 페로브스카이트형 결정구조를 갖는 산화물이 알려져 있다. 또 강유전체로서는 마찬가지로 페로브스카이트형 결정구조를 갖는 산화물인 PZT PbZrTiO나 SBT SrBiTiO 등이 알려져 있다. 이들 페로브스카이트형 산화물 유전체는 솔·겔법 등의 스핀온, 스퍼터링, 화학기상 퇴적(CVD) 등에 의해 성막할 수가 있다.
페로브스카이트형 산화물 유전체를 성막하여도, 성막한 채로의 상태에서는 아모르퍼스 상이거나, 결정화가 불충분하거나 하는 경우가 많다. 또 산소가 결핍하는 일도 있다. 이와 같은 경우에는, 성막한 채로의 산화물 유전체는 그대로는 유용한 산화물 유전체로서 사용할 수가 없다. 따라서 성막 후에 산화성 분위기 중에서 어닐할 필요가 있다.
일단 결핍 산소를 보충하고 나서 결정화의 처리를 하여도, 그 후에 고온에서 수소 등의 환원성 분위기에 접촉하면, 산화물 유전체의 특성은 다시 열화하는 경우가 많다. 반도체장치의 제조공정에서는, 수소를 함유한 가스를 사용하여 반도체막이나 절연막을 성막하는 수가 많다. 페로브스카이트형 산화물 유전체막을 성막한 후에, 이와 같은 수소를 함유한 가스를 사용해서 다른 막을 성막하면, 산화물 유전체막의 유전특성이 심하게 열화하기도 한다.
본 발명의 목적은 높은 유전특성을 갖는 페로브스카이트형 산화물 유전체막을 사용한 커패시터를 갖는 반도체장치를 제공하는 것이다.
본 발명의 다른 목적은 높은 유전특성을 갖는 페로브스카이트형 산화물 유전체막을 형성하고, 또한 고 집적도의 반도체소자를 형성할 수 있는 반도체장치의 제조방법을 제공하는 것이다.
도 1은 본 발명의 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 반도체기판의 단면도.
도 2는 본 발명의 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 반도체기판의 단면도.
도 3은 본 발명의 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 반도체기판의 단면도.
도 4는 본 발명의 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 반도체기판의 단면도.
도 5는 본 발명의 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 반도체기판의 단면도.
도 6은 본 발명의 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 반도체기판의 단면도.
도 7은 본 발명의 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 반도체기판의 단면도.
도 8은 본 발명의 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 반도체기판의 단면도.
도 9는 본 발명의 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 반도체기판의 단면도.
도 10은 본 발명의 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 반도체기판의 단면도.
도 11은 본 발명의 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 반도체기판의 단면도.
도 12는 본 발명의 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 반도체기판의 단면도.
도 13은 본 발명의 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 반도체기판의 단면도.
도 14는 본 발명의 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 반도체기판의 단면도.
도 15는 상술한 실시예에 의한 주변회로 영역, 메모리셀 영역을 동시에 나타낸 반도체기판의 단면도.
도 16은 본 발명의 다른 실시예에 의한 반도체장치의 주변회로 영역, 메모리셀 영역을 나타낸 반도체기판의 단면도.
도 17은 본 발명의 다른 실시예에 의한 반도체장치의 주변회로 영역, 메모리셀 영역을 나타낸 반도체기판의 단면도.
도 18은 본 발명의 다른 실시예에 의한 반도체장치의 주변회로 영역, 메모리셀 영역을 나타낸 반도체기판의 단면도.
본 발명의 1 관점에 의하면, 제1 도전형 영역과 제1도전형과 반대의 제2도전형 영역을 포함한 반도체기판과, 상기 반도체기판의 제1 및 제2 도전형 영역 상에 각각 형성된 제1 및 제2 절연 게이트전극 구조와, 절연 게이트전극 구조의 양측에서 상기 반도체기판 내에 형성된 제2도전형의 제1쌍 및 제1도전형의 제2쌍의 불순물 도프 영역을 갖는 제1 및 제2 절연게이트형 전계효과 트랜지스터와, 상기 제1 및 제2 절연게이트형 전계효과 트랜지스터를 덮고 상기 반도체기판 상에 형성된 제1 절연막과, 상기 제1 절연막을 관통하여 상기 제1 및 제2 절연게이트형 전계효과 트랜지스터의 제1쌍 및 제2쌍의 불순물 도프 영역의 각각의 적어도 1개의 불순물 도프 영역에 달하는 적어도 2개의 금속 플럭과, 상기 제1 절연막을 덮고 형성되며 산소차폐능을 갖는 제2 절연막과, 상기 제2 절연막 상에 형성된 하부전극과, 상기 하부전극 상에 형성되며 페로브스카이트형 결정구조를 갖는 산화물 유전체막과, 상기 산화물 유전체막 상에 형성되며 상기 하부전극, 산화물 유전체막과 더불어 커패시터를 형성하는 상부전극과, 상기 커패시터를 덮고 반도체기판 상에 형성된 제3 절연막과, 상기 제3 절연막 상에 신장하며 상기 제3 절연막을 통하는 접속구멍을 거쳐서 상기 금속 플럭의 1개와 접속되고 상기 제3 절연막을 통하는 접속구멍을 거쳐서 상기 상부전극 또는 상기 하부전극에 접속된 국부배선을 갖는 반도체장치가 제공된다.
본 발명의 다른 관점에 의하면, 반도체기판 상에 절연 게이트전극과 제1 도전형 소스/드레인 영역을 갖는 절연게이트형 전계효과 트랜지스터를 형성하는 공정과, 상기 절연 게이트전극을 덮고 반도체기판 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막을 관통하여 상기 소스/드레인 영역의 적어도 한 쪽에 달하는 접촉창을 형성하는 공정과, 상기 접촉창 내에 금속 플럭을 매립하는 공정과, 상기 금속 플럭을 덮고 상기 제1 절연막 상에 산소차폐능을 갖는 제2 절연막을 형성하는 공정과, 상기 제2 절연막 상에 커패시터의 하부전극을 형성하는 공정과, 상기 하부전극 상에 페로브스카이트형 결정구조를 갖는 산화물 유전체의 막을 형성하는 공정과, 상기 산화물 유전체막 형성공정 후에 산소 분위기 중에서 상기 반도체기판을 어닐하고 상기 산화물 유전체의 막을 결정화하는 어닐공정과, 상기 산화물 유전체막 상에 커패시터의 상부전극을 형성하는 공정을 포함한 반도체장치의 제조방법이 제공된다.
금속 플럭을 사용하면, 반도체소자를 고 집적도로 형성하기가 용이해진다. 산소차폐능을 갖는 제2 절연막을 사용하면, 금속 플럭의 산화를 방지하면서 페로브스카이트형 산화물 유전체막을 안정하게 작성할 수가 있다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1에 나타낸 바와 같이, p형 실리콘기판(11)의 표면에 국소산화(LOCOS)에 의해 두께 약 500nm의 필드산화막(12)을 형성한다.
그리고 여기서는 실리콘기판(11)이 p형을 갖는 경우를 예시하거니와, 실리콘기판(11)의 표면에 소망하는 n형 웰, p형 웰, n형 웰 내에 p형 웰을 형성할 수도 있다. 또 도전형을 모두 반전하여도 좋다.
도 2에 나타낸 바와 같이, 필드산화막(12)으로 획정된 실리콘기판(11) 표면(활성 영역 AR)에 열산화에 의해 두께 약 15nm의 게이트 산화막(13)을 형성한다. 게이트 산화막(13) 상에 두께 약 120nm의 다결정 실리콘층(14a), 두께 약 150nm의 텅스텐 실리사이드(WSi)층(14b)을 성막하여, 게이트 전극층(14)을 형성한다. 그리고 게이트 전극층의 작성은 스퍼터링, CVD 등으로 할 수가 있다. 게이트 전극층(14) 상에 다시 실리콘 산화막(15)을 형성한다. 실리콘 산화막(15) 상에는 레지스트 패턴을 형성하여, 실리콘 산화막(15), 게이트 전극층(14)을 동일 형상으로 패터닝한다. 그 후에 레지스트 마스크는 제거한다.
도 3에 나타낸 바와 같이, 게이트 전극층(14)과 실리콘 산화막(15)의 패턴을 마스크로 하고, 실리콘기판(11) 표면에 저 불순물 농도의 n형 불순물의 이온을 주입하여, 저 농도 n형 불순물 도프 영역(21)을 형성한다. 또한 실리콘기판 상에 CMOS회로를 작성할 경우에는, n 채널 영역과 p 채널 영역으로 나누어서 이온을 주입한다.
이온 주입은 예컨대 n 채널 트랜지스터에 대해서는 P 또는/ 및 As를 이온 주입하고, p 채널 트랜지스터에 대해서는 예컨대 BF2를 이온 주입한다. 또 가속 전압은 예컨대 50∼60keV 정도이며, 도즈량은 1013정도이다.
도 4에 나타낸 바와 같이, 게이트전극 구조를 덮어서 실리콘기판(11) 전면 위에 고온 산화(HTO)막을 기판 온도 800℃로 두께 150nm 정도 퇴적한다. 그 후에 반응성 이온에칭(이방성 에칭)을 함으로써, 평탄면 상의 HTO막을 제거하고 게이트 전극 구조의 측벽 상에만 사이드 월(16)을 남긴다. 또한 게이트전극 상면에는 먼저 형성한 실리콘 산화막(15)이 남는다. 이후 실리콘 산화막(15), 사이드 월(16)을 합쳐서 제1 절연층(17)이라 부른다.
도 5에 나타낸 바와 같이, 제1 절연층(17)을 마스크로 사용하고, 고농도로 이온 주입하여 고불순물 농도의 소스/드레인 영역(22)을 형성한다. n 채널 트랜지스터에 대해서는, 예를 들어 As를 도즈량 1014∼1015cm-2정도 이온 주입하고, p 채널 트랜지스터에 대해서는, 예를 들어 BF2를 도즈량 1014∼1015cm-2정도 이온 주입한다.
도 6에 나타낸 바와 같이, 실리콘기판(11) 전면 상에 보로포스포실리케이트 유리(BPSG), 옥시나이트라이드, 실리콘 산화물 등의 산화막(18)을 성막한다. 산화막(18)을 성막 후, 표면을 평탄화해서 두께를 1μm 정도로 한다.
산화막(18)은 단일 층으로 형성하는 경우 이외에 복수 층의 적층으로 형성하는 경우도 있다. 예를 들어 아래에 약 200nm의 옥시나이트라이드층을 형성하고, 그 위에 플라스마 여기 테트라에톡시실란(TEOS) 산화막을 형성하여도 좋다. 산화막(18)의 평탄화는 리플로, 화학기계 연마(CMP), 에칭 백 등을 이용할 수 있다.
산화막(18)의 표면을 평탄화한 후에, MOS 트랜지스터의 소스/드레인 영역을 노출하는 접촉구멍(19)을 형성한다. 접촉구멍(19)의 형성은, 예를 들어 직경 약 0.5μm의 개구(opening)를 갖는 레지스트 마스크를 사용하여 반응성 이온에칭에 의해 실시할 수가 있다.
도 7에 나타낸 바와 같이, 접촉구멍(19)을 형성한 기판 위에 배선층을 형성한다. 배선층은 예컨대 두께 약 20nm의 Ti층과 두께 약 50nm의 TiN층의 적층으로 형성한 글루 금속층(24)과, 그 위에 퇴적한 W층(25)으로 형성한다. 글루 금속층은 예컨대 스퍼터링으로 퇴적한다. W층은 예컨대 WF6와H2를 사용한 CVD에 의해 두께 약 800nm로 퇴적한다. 이 배선층 형성에 의해 접촉구멍(19)이 매립되어, 소스/드레인 영역(22)에 접속된 배선층이 형성된다.
도 8에 나타낸 바와 같이, 산화막(18)상의 W층(25) 및 글루 금속층(24)을 에칭 백에 의해 제거한다. 에칭 백은 Cl계 가스를 사용한 드라이 에칭에 의해 실시할 수 있다. 또 CMP에 의해 산화막(18) 상의 W층 및 글루 금속층을 제거하여도 좋다. 에칭 백 또는 CMP공정에 의해 산화막(18a)과 W층(25a), 글루 금속층(24a)의 금속 플럭이 거의 같은 평탄한 평면을 형성한다. 에칭 백을 실시할 때는, W층(25a)의 표면이 주위보다도 내려가는 수가 있다.
도 9에 나타낸 바와 같이, 평탄화된 평면 상에 기판 온도 350℃ 정도의 저온에서 플라스마 여기 CVD에 의해, 두께 50nm∼100nm 정도의 질화막(26)을 퇴적한다. 질화막 형성을 저온으로 하는 것은 W층(25a)의 산화를 방지하기 위한 것과, 실리콘기판과 접하는 Ti층이 실리사이드화 반응을 일으켜서 접합을 파괴하는 것을 방지하기 위한 것이다.
바람직하기는, 질화막 형성 후 두께 약 80nm 정도의 산화막을 더 적층한다. 이 산화막은 예컨대 플라스마 여기 TEOS 산화막으로 형성한다. 기판 온도를 제한함으로써, 실리사이드화 반응에 의한 접합 파괴를 방지한다.
질화막은 접촉구멍 내에 매립된 금속 플럭을 덮어서, 그 후의 공정에서 표면으로부터 산소가 침입하여 금속 플럭을 산화하는 것을 방지한다.
질화막 상에 산화막을 형성할 경우에는, 그 위에 형성하는 커패시터 하부전극과의 밀착성을 향상시킨다. 이하 단독의 질화막의 경우, 질화막과 산화막의 적층의 경우를 다 포함하여 층(26)을 산소차폐 절연막이라 부른다.
도 10에 나타낸 바와 같이, 산소차폐 절연막(26) 상에 막 두께 20∼30nm의 Ti층과 막 두께 150nm의 Pt층의 적층으로 된 하부전극(27), 막 두께 300nm의 PZT 유전체막(28), 막 두께 150nm의 Pt층으로 된 상부전극(29)을 각각 스퍼터링에 의해 성막한다. PZT 유전체막(28)은 퇴적한 채로의 상태에서는 아모르퍼스상이며, 분극특성을 갖지 않는다.
PZT 유전체막(28)을 형성한 후 상부전극(29)을 퇴적하기 전에, 또는 상부전극(29)을 퇴적한 후에 O2분위기 중에서 어닐처리한다. 예를 들어 1기압의 O2분위기 중에서 850℃, 약 5초간의 어닐처리를 한다. 이와 같은 어닐처리는 래핏 서멀 어닐(RTA)장치를 사용하여 실시할 수가 있다. 또한 RTA 대신에 저항로를 사용하여 800℃ 이상, 10분간 이상의 어닐처리를 하여도 좋다. 예를 들어 800℃, 약 30분간의 어닐처리를 한다.
이와 같은 산소 분위기 중의 어닐처리에 의해 PZT 유전체막(28)은 다결정화하고, 예를 들어 약 30μC/cm2의 분극률을 나타내게 된다. W층(25a)은 산소차폐 절연막(26)으로 덮혀 있기 때문에 산화가 방지된다. 또한 만일 W층(25a)이 산화하면, 체적 팽창에 의해 적층구조가 파괴될 위험성이 생긴다. 예를 들어 높이방향으로 1μm까지 팽창해버리는 수가 있다.
도 11에 나타낸 바와 같이, 상부전극(29), 유전체막(28), 하부전극(27)의 패터닝을 주지의 포토리소그래피 기술을 이용하여 실시한다. 패터닝에 의해 하부전극(27a), 유전체막(28a), 상부전극(29a)이 형성된다. 또한 작성되는 단차를 완화하기 위해서는, 하층으로부터 상층을 향해 서서히 면적이 작아지도록 하는 것이 바람직하다. 커패시터의 패터닝 후에 다시 산소 분위기 중, 500∼650℃의 온도로 리커버리 어닐을 한다.
PZT 유전체막(28a)은 하부전극 상에 (111) 배향을 나타내었을 때에 우수한 분극특성을 나타낸다. 이와 같은 결정 방위를 실현하기 위해서는, 하부전극(27a)의 Ti막 두께를 제어하고, 또한 PZT 유전체막(28a) 중의 Pb량을 PbxZryTi1-y로 표기할 때, 예를 들어 x = 1∼1.4, 보다 바람직하기는 약 1.1로 제어하는 것이 바람직하다.
도 12에 나타낸 바와 같이, 작성된 커패시터를 덮어서 기판 전면 위에 플라스마 여기 TEOS 산화막을 온도 390∼400℃ 정도로 퇴적한다. PZT 유전체막 작성 후에는 수소 등의 환원 가스를 포함하는 고온공정은 피하는 것이 바람직하다.
도 13에 나타낸 바와 같이, 산화막(30), 산소차폐 절연막(26)을 관통하여 금속 플럭에 달하는 개구(31)를 형성하고, 산화막(30)을 관통하여 상부전극(29a)을 노출하는 개구를 형성한다.
전면에 TiN층을 퇴적하고, 패터닝에 의해 금속 플라스마와 커패시터의 상부전극(29a)을 접속하는 국부배선(33)을 형성한다. TiN층(33)은 예컨대 리액티브 스퍼터링에 의해 두께 약 100nm 정도 퇴적한다.
도 14에 나타낸 바와 같이, 국부배선(33)을 덮도록 기판 전면 위에 산화막(34)을 형성한다. 산화막(34) 및 그 아래의 절연막을 관통하여 다른 금속 플럭에 달하는 개구(35)를 형성하고, Al 등으로 배선(36)을 형성한다.
필요에 따라 절연층 형성, 상부 배선 형성 등의 공정을 실시한다. 이와 같이 하여 페로브스카이트형 유전체막을 포함한 커패시터를 갖춘 반도체장치가 형성된다.
이상, 메모리셀 부분의 제조공정을 예로 들어 설명하였다. 이 메모리셀공정의 제조공정과 동시에 주변회로 영역의 트랜지스터 등을 작성할 수가 있다.
도 15는 주변회로 영역(PC)과 메모리셀 영역(MC)을 동시에 나타낸 단면도이다. 메모리셀 영역(MC)에서는, 실리콘기판 내의 p형 웰(P1) 내에 상술한 실시예에서 설명한 MOS 트랜지스터(Tr)와 커패시터(Cap)가 형성되어 있다. 주변회로 영역(PC)에서는, p형 웰(P2) 내에 n 채널 MOS 트랜지스터가 형성되고, n형 웰(N1) 내에 p 채널 MOS 트랜지스터가 형성되어 있다.
산소차폐 절연막(26)은 주변회로 영역에서도 전면 위에 형성되며, 금속 플럭(PL1∼PL4)이 형성된 영역에만 선택적으로 제거되어 있다. 플럭(PL1, PL2)은 n 채널 트랜지스터의 n형 영역에 대한 접촉을 형성하고, 플럭(PL3, PL4)은 p 채널 트랜지스터의 p형 영역에 대한 접촉을 형성한다. 금속으로 플럭을 형성함으로써, CMOS 트랜지스터의 소스/드레인 영역에 공통한 구조의 접촉을 형성할 수가 있다.
도 16은 도 11의 공정에서 커패시터구조를 형성한 후에, 노출하고 있는 산소 차폐 절연막(26)을 제거한 경우의 구조를 나타낸다. 주변회로 영역(PC)에서는, 산소차폐 절연막(26)은 완전히 제거되고, 산화막(18) 상에 산화막(30, 34)이 적층된 구조로 되어 있다. 메모리셀 영역(MC)에서는, 커패시터의 하부전극(27a) 아래에만 산소차폐 절연막(26)이 잔존하고, 다른 영역에서는 산소차폐 절연막은 제거되어 있다. 산소차폐 절연막의 제거는 예컨대 콘트롤 에칭에 의해 실시할 수가 있다.
도 17은 산화막(18)을 적층구조로 하고, 하부를 옥시나이트라이드막, 상부를 산화막으로 한 경우의 구성을 나타낸다. 금속 플럭 형성 전에 HF 에칭에 의해 가볍게 웨트 에칭을 함으로써, 접촉창의 산화막 부분의 에칭을 진척시킨다. 그 결과 각 접촉창은 하부의 구경이 좁고, 상부의 구경이 넓은 2단구조가 형성된다. 상부를 넓힘으로써, 금속 플럭의 접촉을 개선할 수가 있다.
도 18은 다른 구성례를 나타낸다. 상술한 구성에서는, 커패시터 상부전극이 가장 가까운 소스/드레인 영역과 국부배선에 의해 접속되었었다. 도 18의 구성에서는, 커패시터 상부전극은 배선층(41)에 의해 다른 장소에 접속되어 있다.
커패시터의 하부전극(27a)은 단부에서 노출되어, 국부배선(46)에 의해 근접한 소스/드레인 영역과 금속 플럭(PL6)을 통해서 접속되어 있다.
기타 여러 가지의 배선구조가 가능함은 당업자에게는 자명할 것이다. 또 커패시터 유전체막 형성 후, 소망하는 시점에서 리커버리 어닐을 실시하여 산화물 유전체막의 유전특성의 열화를 방지하는 것이 바람직하다.
이상 실시예에 의해 본 발명을 설명하였으나, 본 발명은 이것들에 제한되는 것이 아니다. 예를 들어 여러 가지 변경, 개량, 조합 등이 가능함은 당업자에게는 자명할 것이다.
이상 설명한 바와 같이, 본 발명에 의하면 금속 플럭을 사용하고, 또한 페로브스카이트형 결정구조를 갖는 산화물 유전체막을 포함한 커패시터를 형성하여, 높은 유전체 특성을 얻을 수가 있다.

Claims (13)

  1. 제1 도전형 영역과 제1도전형과 반대의 제2도전형 영역을 포함한 반도체기판과,
    상기 반도체기판의 제1 및 제2 도전형 영역 상에 각각 형성된 제1 및 제2 절연 게이트전극 구조와, 절연 게이트전극 구조의 양측에서 상기 반도체기판 내에 형성된 제2도전형의 제1쌍 및 제1도전형의 제2쌍의 불순물 도프 영역을 갖는 제1 및 제2 절연게이트형 전계효과 트랜지스터와,
    상기 제1 및 제2 절연게이트형 전계효과 트랜지스터를 덮고 상기 반도체기판 상에 형성된 제1 절연막과,
    상기 제1 절연막을 관통하여 상기 제1 및 제2 절연게이트형 전계효과 트랜지스터의 제1쌍 및 제2쌍의 불순물 도프 영역의 각각의 적어도 1개의 불순물 도프 영역에 달하는 적어도 2개의 금속 플럭과,
    상기 제1 절연막을 덮고 형성되며 산소차폐능을 갖는 제2 절연막과,
    상기 제2 절연막 상에 형성된 하부전극과,
    상기 하부전극 상에 형성되며 페로브스카이트형 결정구조를 갖는 산화물 유전체막과,
    상기 산화물 유전체막 상에 형성되며 상기 하부전극, 산화물 유전체막과 더불어 커패시터를 형성하는 상부전극과,
    상기 커패시터를 덮고 반도체기판 상에 형성된 제3 절연막과,
    상기 제3 절연막 상에 신장하며 상기 제3 절연막을 통하는 접속구멍을 거쳐서 상기 금속 플럭의 1개와 접속되고 상기 제3 절연막을 통하는 접속구멍을 거쳐서 상기 상부전극 또는 상기 하부전극에 접속된 국부배선을 갖는 반도체장치.
  2. 제1항에 있어서, 상기 산화물 유전체는 PZT, SBT, BST 중의 어느 하나인 반도체장치.
  3. 제1항에 있어서, 상기 제2 절연막은 질화막인 반도체장치.
  4. 제1항에 있어서, 상기 금속 플럭은 고융점 금속을 포함한 반도체장치.
  5. 제1항에 있어서, 상기 제2 절연막이 상기 제1 절연막 상에 선택적으로 형성되어 있는 반도체장치.
  6. 반도체기판 상에 절연 게이트전극과 제1 도전형 소스/드레인 영역을 갖는 절연게이트형 전계효과 트랜지스터를 형성하는 공정과,
    상기 절연 게이트전극을 덮고 반도체기판 상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막을 관통하여 상기 소스/드레인 영역의 적어도 한 쪽에 달하는 접촉창을 형성하는 공정과,
    상기 접촉창 내에 금속 플럭을 매립하는 공정과,
    상기 금속 플럭을 덮고 상기 제1 절연막 상에 산소차폐능을 갖는 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 상에 커패시터의 하부전극을 형성하는 공정과,
    상기 하부전극 상에 페로브스카이트형 결정구조를 갖는 산화물 유전체의 막을 형성하는 공정과,
    상기 산화물 유전체막 형성공정 후에 산소 분위기 중에서 상기 반도체기판을 어닐하는 어닐공정과,
    상기 산화물 유전체막 상에 커패시터의 상부전극을 형성하는 공정을 포함한 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 어닐공정이 700℃ 이상의 온도로 행하는 반도체장치의 제조방법.
  8. 제6항에 있어서,
    상기 상부전극을 덮어서 반도체기판 상에 제3 절연막을 형성하는 공정과,
    상기 제3 절연막을 관통하여 상기 금속 플럭 및 상기 상부전극 또는 상기 하부전극에 달하는 접속구멍을 형성하는 공정과,
    상기 금속 플럭과 상기 상부전극 또는 상기 하부전극을 접속하는 국부배선을 접속하는 공정을 포함한 반도체장치의 제조방법.
  9. 제6항에 있어서, 상기 제2 절연막을 형성하는 공정이 질화막을 형성하는 서브공정과, 상기 질화막 상에 산화막을 형성하는 서브공정을 포함한 반도체장치의 제조방법.
  10. 제6항에 있어서, 상기 커패시터의 하부전극을 형성하는 공정이 Ti막을 형성하는 서브공정과 Ti막 상에 Pt막을 형성하는 서브공정을 포함한 반도체장치의 제조방법.
  11. 제10항에 있어서, 상기 Ti막을 형성하는 서브공정이 상기 어닐공정에서 상기 산화물 유전체막의 (111) 배향을 실현하도록 Ti막 두께를 선택하는 반도체장치의 제조방법.
  12. 제6항에 있어서, 상기 산화물 유전체막을 형성하는 공정이 PZT, SBT, BST 중의 적어도 하나를 주성분으로 하여 성막하는 공정인 반도체장치의 제조방법.
  13. 제6항에 있어서, 상기 산화물 유전체막을 형성하는 공정이 PZT막을 형성하는 공정이며, Pb의 조성이 상기 어닐공정 후 (111) 배향을 실현하는 값으로 선택되어 있는 반도체장치의 제조방법.
KR1019980009510A 1997-08-06 1998-03-19 반도체 장치와 그 제조방법 Expired - Lifetime KR100317433B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP212091 1997-08-06
JP21209197A JP3305627B2 (ja) 1997-08-06 1997-08-06 半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
KR19990023091A true KR19990023091A (ko) 1999-03-25
KR100317433B1 KR100317433B1 (ko) 2002-02-28

Family

ID=16616733

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980009510A Expired - Lifetime KR100317433B1 (ko) 1997-08-06 1998-03-19 반도체 장치와 그 제조방법

Country Status (3)

Country Link
US (2) US5953619A (ko)
JP (1) JP3305627B2 (ko)
KR (1) KR100317433B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010086354A (ko) * 2000-02-02 2001-09-10 니시가키 코지 용량소자를 구비한 반도체장치 및 그 제조방법

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6249014B1 (en) * 1998-10-01 2001-06-19 Ramtron International Corporation Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices
EP0996160A1 (en) * 1998-10-12 2000-04-26 STMicroelectronics S.r.l. Contact structure for a semiconductor device
US6124217A (en) * 1998-11-25 2000-09-26 Advanced Micro Devices, Inc. In-situ SiON deposition/bake/TEOS deposition process for reduction of defects in interlevel dielectric for integrated circuit interconnects
US6333202B1 (en) * 1999-08-26 2001-12-25 International Business Machines Corporation Flip FERAM cell and method to form same
KR100353804B1 (ko) * 1999-12-28 2002-09-26 주식회사 하이닉스반도체 반도체 소자의 강유전체 캐패시터 형성방법
CN1170320C (zh) 2000-03-13 2004-10-06 松下电器产业株式会社 半导体装置及其制造方法
US6436838B1 (en) * 2000-04-21 2002-08-20 Applied Materials, Inc. Method of patterning lead zirconium titanate and barium strontium titanate
DE10039411A1 (de) * 2000-08-11 2002-02-28 Infineon Technologies Ag Strukturierung ferroelektrischer Schichten
RU2189088C1 (ru) * 2001-04-25 2002-09-10 Воронежский государственный университет Способ изготовления твердотельного прибора
US20020175402A1 (en) * 2001-05-23 2002-11-28 Mccormack Mark Thomas Structure and method of embedding components in multi-layer substrates
US6730575B2 (en) * 2001-08-30 2004-05-04 Micron Technology, Inc. Methods of forming perovskite-type material and capacitor dielectric having perovskite-type crystalline structure
JP2004146772A (ja) 2002-03-18 2004-05-20 Fujitsu Ltd 半導体装置及びその製造方法
JP4387407B2 (ja) * 2004-06-08 2009-12-16 富士通マイクロエレクトロニクス株式会社 半導体記憶装置の検査方法
JP2006278550A (ja) 2005-03-28 2006-10-12 Fujitsu Ltd 半導体装置の製造方法
JP2006310497A (ja) * 2005-04-27 2006-11-09 Oki Electric Ind Co Ltd 半導体記憶装置及びその製造方法
JP2006310444A (ja) * 2005-04-27 2006-11-09 Oki Electric Ind Co Ltd 半導体記憶装置及びその製造方法
KR100668355B1 (ko) * 2006-02-16 2007-01-12 삼성전자주식회사 캐리어 트래핑 물질을 구비한 유니폴라 탄소나노튜브 및유니폴라 전계효과 트랜지스터
WO2009142972A1 (en) * 2008-05-23 2009-11-26 The Gillette Company Razor comprising a three dimensional, microstructured abrasion material
US9846664B2 (en) 2010-07-09 2017-12-19 Cypress Semiconductor Corporation RFID interface and interrupt
US9092582B2 (en) 2010-07-09 2015-07-28 Cypress Semiconductor Corporation Low power, low pin count interface for an RFID transponder
US8723654B2 (en) 2010-07-09 2014-05-13 Cypress Semiconductor Corporation Interrupt generation and acknowledgment for RFID
KR20210149162A (ko) 2019-04-08 2021-12-08 케플러 컴퓨팅 인크. 도핑된 극성 층 및 이를 포함하는 반도체 장치
KR102752042B1 (ko) 2020-07-08 2025-01-09 삼성전자주식회사 페로브스카이트 물질을 포함하는 커패시터, 이를 포함하는 반도체 장치 및 커패시터 제조방법
CN119170588B (zh) * 2023-06-13 2025-10-21 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513708A (ja) * 1991-07-05 1993-01-22 Seiko Epson Corp 半導体装置
JP3376611B2 (ja) * 1992-10-16 2003-02-10 松下電器産業株式会社 半導体装置の製造方法
US5350705A (en) * 1992-08-25 1994-09-27 National Semiconductor Corporation Ferroelectric memory cell arrangement having a split capacitor plate structure
US5442585A (en) * 1992-09-11 1995-08-15 Kabushiki Kaisha Toshiba Device having dielectric thin film
JP2682455B2 (ja) * 1994-07-07 1997-11-26 日本電気株式会社 半導体記憶装置およびその製造方法
JPH0823079A (ja) * 1994-07-08 1996-01-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2956482B2 (ja) * 1994-07-29 1999-10-04 日本電気株式会社 半導体記憶装置及びその製造方法
US5739563A (en) * 1995-03-15 1998-04-14 Kabushiki Kaisha Toshiba Ferroelectric type semiconductor device having a barium titanate type dielectric film and method for manufacturing the same
JPH08316430A (ja) * 1995-05-15 1996-11-29 Mitsubishi Electric Corp 半導体メモリとその製造方法、スタックドキャパシタ
JP3520144B2 (ja) * 1995-10-26 2004-04-19 株式会社ルネサステクノロジ 半導体記憶装置およびその製造方法
JP2953369B2 (ja) * 1996-01-17 1999-09-27 日本電気株式会社 半導体装置の構造およびその製造方法
JPH1117124A (ja) 1997-06-24 1999-01-22 Toshiba Corp 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010086354A (ko) * 2000-02-02 2001-09-10 니시가키 코지 용량소자를 구비한 반도체장치 및 그 제조방법

Also Published As

Publication number Publication date
JP3305627B2 (ja) 2002-07-24
US6307228B1 (en) 2001-10-23
KR100317433B1 (ko) 2002-02-28
US5953619A (en) 1999-09-14
JPH1154716A (ja) 1999-02-26

Similar Documents

Publication Publication Date Title
KR100317433B1 (ko) 반도체 장치와 그 제조방법
KR100449949B1 (ko) 강유전체 메모리 소자의 캐패시터 제조방법
US6707088B2 (en) Method of forming integrated circuitry, method of forming a capacitor, method of forming DRAM integrated circuitry and DRAM integrated category
KR20030006947A (ko) 용량 소자 및 그 제조 방법
US6888189B2 (en) Dielectric element including oxide-based dielectric film and method of fabricating the same
KR100273689B1 (ko) 반도체메모리장치및그제조방법
JP3260737B2 (ja) 半導体装置の製造方法
JP3643091B2 (ja) 半導体記憶装置及びその製造方法
US6291292B1 (en) Method for fabricating a semiconductor memory device
KR20010086354A (ko) 용량소자를 구비한 반도체장치 및 그 제조방법
KR100405146B1 (ko) 구조화된 금속 산화물 함유 층의 제조 방법
KR100295382B1 (ko) 반도체기억장치및그제조방법
CN1954430B (zh) 半导体装置及其制造方法
JP2002141485A (ja) 半導体装置
JP4002882B2 (ja) 容量素子、半導体記憶装置及びその製造方法
US20020115227A1 (en) Contact-making structure for a ferroelectric storage capacitor and method for fabricating the structure
KR100465832B1 (ko) 강유전체 메모리 소자 및 그 제조 방법
KR100847040B1 (ko) 반도체 장치와 그 제조 방법
JP3967315B2 (ja) 容量素子、半導体記憶装置及びその製造方法
KR100531462B1 (ko) 엠티피 구조의 캐패시터를 구비하는 강유전체 메모리소자의 제조 방법
KR100846368B1 (ko) 메모리 소자 및 그 제조 방법
KR100448235B1 (ko) 강유전체 캐패시터의 제조방법
JP2011192765A (ja) 半導体装置及びその製造方法
JP2002094025A (ja) 半導体装置
KR19980049912A (ko) 강유전체 커패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R14-asn-PN2301

R17-X000 Change to representative recorded

St.27 status event code: A-5-5-R10-R17-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

FPAY Annual fee payment

Payment date: 20121114

Year of fee payment: 12

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

FPAY Annual fee payment

Payment date: 20141103

Year of fee payment: 14

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 14

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 15

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 15

FPAY Annual fee payment

Payment date: 20161028

Year of fee payment: 16

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 16

FPAY Annual fee payment

Payment date: 20171027

Year of fee payment: 17

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 17

EXPY Expiration of term
PC1801 Expiration of term

St.27 status event code: N-4-6-H10-H14-oth-PC1801

Not in force date: 20180320

Ip right cessation event data comment text: Termination Category : EXPIRATION_OF_DURATION

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000