JPH07235672A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents

絶縁ゲート型半導体装置およびその製造方法

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JPH07235672A
JPH07235672A JP6022459A JP2245994A JPH07235672A JP H07235672 A JPH07235672 A JP H07235672A JP 6022459 A JP6022459 A JP 6022459A JP 2245994 A JP2245994 A JP 2245994A JP H07235672 A JPH07235672 A JP H07235672A
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semiconductor
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Hideki Takahashi
英樹 高橋
Shusuke Nishihara
秀典 西原
Mana Harada
真名 原田
Tadakuro Minato
忠玄 湊
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 オン電圧を低減する。 【構成】 半導体基体２００の上主面には、ゲート電極
２１０が埋め込まれたストライプ状の溝２０７が形成さ
れており、隣合う溝２０７に挟まれた半導体基体２００
の上主面には、Ｎ+ エミッタ層２０６が梯子状に露出し
ている。このため、エミッタ電極２１２との接触面であ
る帯状領域Ｒａの位置がずれても、エミッタ電極２１２
はＮ+ エミッタ層２０６と確実に接触する。また、梯子
状のＮ+ エミッタ層２０６は、溝２０７に隣接して形成
されているので、チャネル領域２０８が溝２０７に沿っ
て途切れなく形成される。 【効果】 素子の微細化を行うことが容易であるととも
に、微細化がオン電圧の低減に有効に寄与する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、トレンチ・ゲートを
有する絶縁ゲート型半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】絶縁ゲート型半導体装置は、ｐ型および
ｎ型の半導体層が交互に接合され、両端の半導体層には
主電流が流れる主電極が電気的に接続され、少なくとも
１つの半導体層には、電場を印加することによってチャ
ンネルを形成するためのゲート電極が絶縁膜を介して接
続された構造の半導体装置である。この絶縁ゲート型半
導体装置では、ゲート電極に印加される電圧によって、
２つの主電極の間を流れる電流すなわち主電流が制御さ
れる。ＭＯＳトランジスタ、および絶縁ゲート型バイポ
ーラトランジスタ（Insulated Gate Bipolar Transisto
r ：以下、ＩＧＢＴと略記する）は、その代表例であ
る。
【０００３】電力用のＩＧＢＴでは、多数のＩＧＢＴ素
子（以下、ユニットセルと呼称する）が並列接続された
構造が一般的である。また、電力用のＭＯＳトランジス
タにおいても同様である。また、その中でも、トレンチ
・ゲートを有する絶縁ゲート型半導体装置、すなわちゲ
ート電極が半導体基板の上面に形成された溝（トレン
チ）の中に埋め込まれた構造を有する装置は、微細化が
容易であるため集積度を高めることができる、製造工程
が簡略であるなどの利点を備える優れた装置として注目
を集めている。以下に、トレンチ・ゲートを有する従来
の絶縁ゲート型半導体装置の２つの例について説明す
る。
【０００４】＜第１の従来例＞はじめに、ＵＳＰ４７６
７７２２号公報に開示されるトレンチゲートを有するＭ
ＯＳトランジスタ（以下、ＵＭＯＳと略記する）を取り
上げる。図４０は、この装置の正面断面図である。この
図４０には、１つのユニットセルの断面が描かれてい
る。このＵＭＯＳ４０では、高濃度のＮ型不純物を含む
Ｎ+ 型半導体層１を構成する半導体基板の上に、低濃度
のＮ型不純物を含んだＮ- 半導体層４が形成されてお
り、更に、このＮ- 半導体層４の上にＰ型の不純物を拡
散することによりＰベース層５が形成されている。更
に、Ｐベース層５の上主面には、高濃度のＮ型不純物を
選択的に拡散することによって、Ｎ+ エミッタ層６が選
択的に形成されている。これらの４つの半導体層によっ
て平板状の半導体基体２０が構成される。この半導体基
体２０の上主面の中の、Ｎ+ エミッタ層６が露出する部
分から深部に向かって溝７が形成されている。この溝７
は、Ｎ+ エミッタ層６およびＰベース層５を貫通し、Ｎ
- 半導体層４にまで達している。したがって、溝７の側
面は、Ｎ+ エミッタ層６、Ｐベース層５、およびＮ- 半
導体層４の上面部分に隣接する。
【０００５】溝７の内壁面にはゲート絶縁膜９が形成さ
れており、このゲート絶縁膜９の内側には、ポリシリコ
ンで構成されるゲート電極１０が埋め込まれている。し
たがって、ゲート電極１０は、ゲート絶縁膜９を挟ん
で、Ｎ+ エミッタ層６、Ｐベース層５、およびＮ- 半導
体層４の上面部分に対向している。ゲート電極１０に電
圧が印加されることによって、Ｐベース層５にＮチャネ
ルが形成される。すなわち、ゲート電極１０に対向する
Ｐベース層５の領域が、チャネル領域８として機能す
る。半導体基体２０の下主面、すなわちＮ+ 型半導体層
１の下主面にはドレイン電極１３が形成されている。一
方、半導体基体２０の上主面の中の、Ｎ+ エミッタ層６
が露出する部分の一部領域と、Ｐベース層５が露出する
部分とに跨って、ソース電極１２が形成されている。
【０００６】図４１は、図４０に示したＵＭＯＳ４０の
平面図である。この図４１には、ソース電極１２を除去
したＵＭＯＳ４０の上主面、すなわち半導体基体２０の
上主面が描かれている。図４１に示すように、ゲート電
極１０は格子状に形成されており、Ｎ+ エミッタ層６
は、この矩形のゲート電極１０に隣接した矩形の環状に
半導体基体２０の上主面に露出している。さらに、Ｐベ
ース層５は、環状のＮ＋エミッタ層６に包囲される矩形
領域において半導体基体２０の上主面に露出している。
図４１には、さらに、ソース電極１２が半導体基体２０
の上主面と接触する領域の輪郭を点線で示している。す
なわち、ソース電極１２は、矩形領域に露出するＰベー
ス層５の全面と、その周囲に隣接するＮ＋ エミッタ層
６の一部とに電気的に接続されている。
【０００７】このＵＭＯＳ４０を使用するには、まず、
外部電源を接続することによって、ドレイン電極１３と
ソース電極１２の間に正方向にドレイン電圧ＶDSを印加
する。この状態で、ゲート電極１０とソース電極１２の
間に正方向に所定のゲート閾電圧ＶGS(th)を超えるゲー
ト電圧ＶGSを印加する（すなわち、ゲートをオンする）
と、Ｐ型のＰベース層５の一部であるＰ型のチャネル領
域８が、Ｎ型へと反転することにより、チャネル領域８
にＮ型のチャネルが形成される。このチャネルによって
Ｐベース層５とＮ- 半導体層４の間が導通する。その結
果、ドレイン電極１３からソース電極１２へと主電流が
流れる。すなわち、ＵＭＯＳ４０が導通する。このとき
の、ドレイン電極１３とソース電極１２の間の抵抗は、
オン抵抗Ｒ0Nと呼ばれる。ＵＭＯＳ４０の導通時の損失
を低減するために、オン抵抗Ｒ0Nはできるだけ低いこと
が望ましい。
【０００８】つぎに、ゲート電圧ＶGSをゼロあるいはマ
イナス（逆バイアス）の値に戻す（すなわち、ゲートを
オフする）と、チャネル領域８に形成されたチャネルは
消滅し、チャネル領域８は本来のＰ型の導電形式へ復帰
する。その結果、Ｐベース層５とＮ- 半導体層４の間は
遮断されるので、主電流は流れなくなる。すなわち、Ｕ
ＭＯＳ４０は非導通となる。
【０００９】＜第２の従来例＞つぎに、もう一つの従来
装置の例を示す。図４２は、ＵＳＰ４９９４８７１号公
報に開示されるトレンチゲートを有するＩＧＢＴ（以下
に、ＵＭＯＳ−ＩＧＢＴと略記する）の部分断面斜視図
である。この図４２には、３個のユニットセルが描かれ
ている。このＵＭＯＳ−ＩＧＢＴ８０では、高濃度のＰ
型不純物を含むＰ+ コレクタ層６２を構成する半導体基
板の上に、高濃度のＮ型不純物を含んだＮ+ バッファ層
６３が形成されており、更に、このＮ+ バッファ層６３
の上に、低濃度のＮ型不純物を含んだＮ- 半導体層６４
が形成されている。また、このＮ- 半導体層６４の上に
はＰ型の不純物を拡散することによりＰベース層６５が
形成されており、更に、Ｐベース層６５の上主面には、
高濃度のＮ型不純物を選択的に拡散することによって、
Ｎ+ エミッタ層６６がストライプ状に形成されている。
すなわち、Ｎ+ エミッタ層６６とＰベース層６５は半導
体基体６０の上主面に、交互にストライプ状に露出す
る。これらの５つの半導体層によって平板状の半導体基
体６０が構成されている。
【００１０】この半導体基体６０の上主面には、溝６７
が形成されている。溝６７は、ストライプ状に形成さ
れ、しかもストライプ状のＮ+ エミッタ層６６と直交す
る方向に配列している。溝６７は、ＵＭＯＳ４０の溝７
と同様に、半導体基体６０の上主面からＮ+ エミッタ層
６６およびＰベース層６５を貫通し、Ｎ- 半導体層６４
にまで達している。溝６７の内壁面には、ゲート絶縁膜
６９が形成されており、その内側にはゲート電極７０が
埋め込まれている。ゲート電極７０に対向し、しかもＮ
+ エミッタ層６６とＮ- 半導体層６４とに挟まれたＰベ
ース層６５の領域が、チャネル領域６８として機能す
る。
【００１１】半導体基体６０の下主面、すなわちＰ+ コ
レクタ層６２の下主面にはコレクタ電極７３が形成され
ている。一方、半導体基体６０の上主面の中の、Ｎ+ エ
ミッタ層６６が露出する部分と、Ｐベース層５が露出す
る部分とに、エミッタ電極７２が形成されている。
【００１２】このＵＭＯＳ−ＩＧＢＴ８０を使用するに
は、まず、外部電源を接続することによって、コレクタ
電極７３とエミッタ電極７２との間に正方向にコレクタ
電圧ＶCEを印加する。この状態で、ゲート電極７０とエ
ミッタ電極７２の間に正方向に、所定のゲート閾電圧Ｖ
GE(th)を超えるゲート電圧ＶGEを印加する（すなわち、
ゲートをオンする）と、Ｐ型のチャネル領域６８が、Ｎ
型へと反転することにより、チャネル領域６８にＮ型の
チャネルが形成される。エミッタ電極７２からＮ+ エミ
ッタ層６６を経由した電子がＮ- 半導体層６４へ注入さ
れる。この注入された電子により、Ｐ+ コレクタ層６２
とＮ- 半導体層６４（Ｎ+ バッファ層６３を含む）との
間が順バイアスされるので、Ｐ+ コレクタ層６２からＮ
- 半導体層６４へとホールが注入される。その結果、Ｎ
- 半導体層６４の抵抗が大幅に低下するので、コレクタ
電極７３からエミッタ電極７２へと大きな主電流が流れ
る。このときの、コレクタ電極７３とエミッタ電極７２
の間に発生する電圧は、オン電圧ＶCE(sat) と呼ばれ
る。オン電圧ＶCE(sat) を抵抗に換算したものが、前述
のオン抵抗Ｒ0Nである。ＵＭＯＳ−ＩＧＢＴ８０の導通
時の損失を低減するために、オン電圧ＶCE(sat) または
オン抵抗Ｒ0Nはできるだけ低いことが望ましい。このよ
うにＩＧＢＴは、Ｐ+ コレクタ層６２からのホールの注
入によって、Ｎ- 半導体層６４の抵抗を下げるように構
成されている。
【００１３】つぎに、ゲート電圧ＶGEをゼロあるいはマ
イナス（逆バイアス）の値に戻す（ゲートをオフする）
と、チャネル領域６８に形成されたチャネルは消滅し、
チャネル領域８は本来のＰ型の導電形式へ復帰する。そ
の結果、エミッタ電極７２からの電子の注入が止まるの
で、Ｐ+ コレクタ層６２からのホールの注入も停止す
る。その後、Ｎ- 半導体層６４（およびＮ+ バッファ層
６３）に溜まっていた電子とホールは、それぞれコレク
タ電極７３およびエミッタ電極７２へと回収されるか、
または互いに再結合する。このとき、電子の減少よりも
ホールの減少が遅いので、このホールがエミッタ電極７
２へと回収されるまでに流れる電流が、いわゆる「テー
ル電流」をもたらす。ＵＭＯＳ−ＩＧＢＴでは、ＵＭＯ
Ｓと異なり、エミッタ電極７２からのホールの注入が重
要な役割を果たしている。
【００１４】
【発明が解決しようとする課題】ところで、ＵＭＯＳあ
るいはＵＭＯＳ−ＩＧＢＴでは、オン電圧ＶCE(sat) を
低減するためには、ユニットセルを縮小すること、すな
わち微細化することが一般に有効であるといわれてい
る。しかしながら、第１の従来例では、ソース電極１２
とＮ+ エミッタ層６との間の電気的接触を確実に実現す
るためには、Ｎ+ エミッタ層６の環状の露出面が、ある
一定以上の幅をもつ必要がある。なぜならば、ソース電
極１２と半導体基体２０の上主面との接触面を、環状の
Ｎ+ エミッタ層６の内側部分を覆うように精度よく位置
合わせを行うことに一定の限界があるために、いわゆる
冗長設計を要するからである。
【００１５】一方、第２の従来例では、ストライプ状の
Ｎ+ エミッタ層６６とストライプ状のゲート電極７０と
が直交するように配設されているので、エミッタ電極７
２と半導体基体６０の上主面との接触面の位置がずれて
いても、Ｎ+ エミッタ層６６およびＰベース層６５とエ
ミッタ電極７２との間の電気的接触が保証される。この
ため、第１の従来例において必要な冗長設計を必要とし
ないので、微細化が行い易いという利点がある。しかし
ながら、第２の従来例では、ストライプ状のＮ+ エミッ
タ層６６がゲート電極７０と直交するので、Ｎ+ エミッ
タ層６がゲート電極１０に沿って形成されている第１の
従来例とは異なり、Ｐベース層６５が半導体基体６０の
上主面に露出する部分において、Ｎ+ エミッタ層６６は
ゲート電極７０に対向しない。すなわち、ゲート電極７
０に沿って、チャネル領域６８は連続的には形成されて
おらず、Ｐベース層６５が露出する部分において中断す
る。このため、第２の従来例では、第１の従来例に比べ
て、チャネル領域６８の幅が短くなっている。このこと
は、オン電圧ＶCE(sat) を高めるように作用する。すな
わち、第２の従来例では、微細化は実現するものの、そ
のことがオン電圧ＶCE(sat) の低減には効果的に結びつ
かないという問題点がある。
【００１６】また、第１、第２の従来例のいずれにおい
ても、ユニット・セルの微細化をある程度以上に進める
と、逆にオン電圧ＶCE(sat) は上昇するという問題点が
ある。これは、微細化に伴って、主電流の主要な経路で
あるＮ+ エミッタ層６（Ｎ+エミッタ層６６）とソース
電極１２（エミッタ電極７２）とのコンタクト面積（接
触面積）が過小となり、その結果これらの間のコンタク
ト抵抗が増大するからである。このコンタクト抵抗の増
大はオン電圧ＶCE(sat) （オン抵抗Ｒ0N）の増大をもた
らす。
【００１７】また、微細化に伴って、Ｐベース層５（Ｐ
ベース層６５）とソース電極１２（エミッタ電極７２）
との間のコンタクト面積も過小となる。このことは、Ｕ
ＭＯＳ−ＩＧＢＴ、ＵＭＯＳのいずれにおいても、寄生
トランジスタの導通を誘引する。図４２に示すように、
ＵＭＯＳ−ＩＧＢＴ８０には、Ｎ+ エミッタ層６６、Ｐ
ベース層６５、およびＮ- 半導体層６４とによって、寄
生的にバイポーラ・トランジスタが形成されている。こ
の寄生トランジスタは、Ｎ- 半導体層６４の電位がＰベ
ース層６５とＮ+ エミッタ層６６の間のビルトイン・ポ
テンシャルを超えると導通する。この寄生トランジスタ
は、ＵＭＯＳ−ＩＧＢＴ８０の中に存在する本来のトラ
ンジスタと共にサイリスタを寄生的に構成する。このた
め、寄生トランジスタが一旦導通すると、この寄生サイ
リスタがトリガされる。その結果、ＵＭＯＳ−ＩＧＢＴ
８０はもはや、ゲート電極７０に印加するゲート電圧Ｖ
GEによって主電流を制御することができなくなる。すな
わち、主電流はゲート電圧ＶGEとは無関係に流れ続け
る。このため、寄生トランジスタを導通させるとＵＭＯ
Ｓ−ＩＧＢＴ８０を破壊に至らしめる。このことはＩＧ
ＢＴ一般に共通する。
【００１８】さらに、ＵＭＯＳについても同様である。
図４０に示すように、ＵＭＯＳ４０には、Ｎ+ エミッタ
層６、Ｐベース層５、およびＮ- 半導体層４によってバ
イポーラ・トランジスタが寄生的に形成されている。こ
の寄生トランジスタは、Ｎ-半導体層４の電位がＰベー
ス層５とＮ+ エミッタ層６の間のビルトイン・ポテンシ
ャルを超えると導通する。この寄生トランジスタが導通
すると、もはや、ゲート電極１０に印加するゲート電圧
ＶGEによって主電流を制御することができなくなる。こ
のため、寄生トランジスタを導通させるとＵＭＯＳ４０
を破壊に至らしめる。このことはＵＭＯＳ一般に共通す
る。
【００１９】Ｐベース層６５とエミッタ電極７２との間
のコンタクト面積が過度に減少すると、これらの間のコ
ンタクト抵抗が上昇するので、Ｐベース層６５の電位が
Ｎ+エミッタ層６６の電位を超え易くなる。すなわち、
寄生トランジスタが導通し易くなる。すなわち、ＵＭＯ
Ｓ−ＩＧＢＴ、ＵＭＯＳでは、過度に微細化を進める
と、オン電圧ＶCE(sat) の低減効果が期待できないと同
時に、装置の破壊耐量（例えば、寄生トランジスタの導
通を回避しつつ流し得る主電流の上限値の大きさによっ
て評価することができる）が低下するという問題点があ
る。
【００２０】第２の従来例であるＵＭＯＳ−ＩＧＢＴ８
０では、寄生トランジスタの導通に起因する破壊を生じ
難くするために、コレクタ電極７３の接触面積全体に占
めるＮ+ エミッタ層６６との接触面積の割合を、４０％
以下に抑えている。しかしながらこのことは、ＵＭＯＳ
−ＩＧＢＴ８０ではＮ+ エミッタ層６６がゲート電極７
０に直交するストライプ状であるために、チャネル領域
６８の低下を伴う。その結果、オン電圧ＶCE(sat) の増
加がもたらされる。すなわち、従来の装置において、コ
レクタ電極７３との接触面積のＮ+ エミッタ層６６とＰ
ベース層６５との間での配分を調整するだけでは、オン
電圧ＶCE(sat) の低減と破壊耐量の向上とを両立的に実
現することは期待できない。
【００２１】また、ＵＭＯＳ−ＩＧＢＴ８０を例とし
て、破壊耐量について定量的な評価を行うと、わずか１
２Ａ／ｃｍ2 であるという結果が得られる。このこと
は、コレクタ電極７３の接触面積全体に占めるＮ+ エミ
ッタ層６６との接触面積の割合を４０％以下に抑えても
なお、寄生トランジスタの導通による破壊を防止するに
は不十分であることを示している。以下に、この評価の
手順を示す。
【００２２】図４３にＵＭＯＳ−ＩＧＢＴ８０の平面図
を示す。この図４３には、エミッタ電極７２を除去した
ＵＭＯＳ−ＩＧＢＴ８０の上主面、すなわち半導体基体
６０の上主面が描かれている。図４３に示すように、ユ
ニット・セル幅Ｗｃｅｌ、ゲート電極７０の間隔すなわ
ちトレンチ間隔Ｗｔ、Ｎ+ エミッタ層６６のストライプ
幅Ｗｎ、およびＰベース層６５のストライプ幅Ｗｐをそ
れぞれ定義する。さらに、Ｎ+ エミッタ層６６とＰベー
ス層６５との境界面と溝６７との交線上の点の中で、Ｐ
ベース層６５の露出面から最も遠い点までの距離として
最大距離Ｌｍａｘを定義する。この最大距離Ｌｍａｘ
は、Ｎ+ エミッタ層６６の直下のＰベース層６５におけ
る横方向抵抗を規定する一要因となる。ＵＭＯＳ−ＩＧ
ＢＴ８０では、最大距離Ｌｍａｘは、ストライプ幅Ｗｎ
の半分に相当する。
【００２３】また、最大距離Ｌｍａｘを規定する経路に
沿ったＰベース層６５の電気抵抗Ｒｐｎを定義する。こ
の電気抵抗Ｒｐｎは、Ｐベース層６５の深さ方向の比抵
抗ρ（Ｌ、Ｄ、Ｗ）を、深さ方向Ｄ、幅方向Ｗ（図４
３）に積分したものを、さらに長さ方向Ｌ（図４３）に
沿ってゼロから最大距離Ｌｍａｘまで積分したものに相
当する。すなわち、電気抵抗Ｒ0 ｐｎは、数１で与えら
れる。
【００２４】
【数１】
【００２５】幅方向Ｗに沿った単位幅当たりの電気抵抗
および比抵抗を、それぞれＲｐｎ、ρ（Ｌ、Ｄ）で表現
すると、電気抵抗Ｒｐｎは、数２で与えられる。
【００２６】
【数２】
【００２７】更に、比抵抗ρ（Ｌ、Ｄ）の深さＤ方向の
積分値を比抵抗ρpnで表現すると、電気抵抗Ｒｐｎは、
数３で与えられる。
【００２８】
【数３】
【００２９】したがって、電気抵抗Ｒｐｎは、数４で与
えられる。
【００３０】
【数４】
【００３１】Ｎ+ エミッタ層６６の直下のＰベース層６
５におけるホール電流密度Ｊｐは、Ｐベース層６５とＮ
+ エミッタ層６６との接合部に、比抵抗ρpn、および最
大距離Ｌｍａｘで決まる電圧を生じる。この電圧が、こ
の接合部に固有のビルト・イン・ポテンシャルＶｐｎを
超えると、寄生トランジスタが導通する。このため、寄
生トランジスタの導通を避けるためには、電流密度Ｊｐ
は、数５で与えられる条件を満たす必要がある。
【００３２】
【数５】
【００３３】比抵抗ρpnは、ゲート閾電圧ＶGE(th)を規
定するので、電力用半導体素子ではほぼ一定の値に設定
されている。ゲート閾電圧ＶGE(th)は、通常１Ｖ〜５Ｖ
の範囲に設定されるので、Ｐベース層６５における不純
物濃度は、概ね１×１０16〜１×１０17ｃｍ-3である。
この濃度範囲では、比抵抗ρpnは５０Ωｃｍ〜０．５Ω
ｃｍの範囲で不純物濃度に反比例する。
【００３４】ゲート閾電圧ＶGE(th)を代表的な値である
４Ｖに選ぶと、比抵抗ρpnの値は、数６で与えられる。
【００３５】
【数６】
【００３６】ＵＭＯＳ−ＩＧＢＴ８０では、上述のよう
に、コレクタ電極７３の接触面積全体に占めるＮ+ エミ
ッタ層６６との接触面積の割合を、４０％以下に抑えて
いる。このことは、ストライプ幅Ｗｎとストライプ幅Ｗ
ｐの比率が、数７で与えられることに相当する。
【００３７】
【数７】
【００３８】代表的で妥当な値として、ストライプ幅Ｗ
ｎに１２μｍ、ストライプ幅Ｗｐに１８μｍ、さらに、
トレンチ間隔Ｗｔに３μｍをそれぞれ与え、ビルト・イ
ン・ポテンシャルＶｐｎに代表的な０．６Ｖを与える
と、寄生トランジスタを導通することなく流すことので
きる電流密度Ｊｐの大きさは、数８で与えられる。
【００３９】
【数８】
【００４０】この電流密度Ｊｐで与えられる電流がユニ
ット・セルを流れる。装置を流れる主電流（コレクタ電
流）の中で、Ｐベース層６５を流れるホール電流が占め
る割合は、０．３程度である。このため、寄生トランジ
スタを導通することなく装置に流し得る主電流の大きさ
Ｊは、数９で与えられる。
【００４１】
【数９】
【００４２】すなわち、ＵＭＯＳ−ＩＧＢＴ８０では、
寄生トランジスタの導通を避けつつ流し得る主電流の大
きさは、わずかに１２Ａ／ｃｍ2 である。大電力用ＩＧ
ＢＴの定格電流は、５０〜２００Ａ／ｃｍ2 であるの
で、このＵＭＯＳ−ＩＧＢＴ８０はそのままの構成で
は、大電力用として使用することができない。
【００４３】また、ＵＭＯＳ−ＩＧＢＴ８０では、半導
体基体６０に溝６７が形成されることによって、半導体
基体６０の内部に欠陥を生じるという問題点がある。こ
のことは、ＵＭＯＳ４０においても同様である。図４４
に、この欠陥の様子を示す。この図４４は、ＵＭＯＳ４
０の正面断面図であり、この断面をＳＥＭ（走査型電子
顕微鏡）を用いて得られた像をもとに欠陥が描かれてい
る。ＵＭＯＳ−ＩＧＢＴ８０についても同様の欠陥が観
察される。図４４に示すように、溝７同士に挟まれた半
導体基体２０の部分に欠陥１５が観察される。この欠陥
１５は、溝７の開口部を起点として、半導体基体２０上
主面に４５゜に傾斜した面に沿って発生している。すな
わち、欠陥１５は半導体基体２０の＜１１１＞面に沿っ
て発生したものと考えられる。また、溝７の底部からは
欠陥が発生していないのは、この底部が比較的丸みを帯
びているためであると考えられる。
【００４４】この欠陥１５は、ＵＭＯＳでは実用上の問
題を生起しないが、ＵＭＯＳ−ＩＧＢＴでは、オン電圧
ＶCE(sat) の上昇をもたらす。まぜなら、欠陥１５がＮ
- 半導体層６４に到達すると、Ｎ- 半導体層６４が劣化
する。ＵＭＯＳ−ＩＧＢＴではバイポーラ・バイポーラ
トランジスタが重要な役割を果たしているので、Ｎ-半
導体層６４の劣化が進行すると、オン電圧ＶCE(sat) が
上昇する。すなわち、従来のＵＭＯＳ−ＩＧＢＴでは、
溝６７に起因する欠陥によってもオン電圧ＶCE (sat) の
低減が阻害されるという問題点があった。
【００４５】また、電力用のＵＭＯＳ、ＵＭＯＳ−ＩＧ
ＢＴでは、過度の温度上昇の防止、あるいは過電流を抑
える目的で、これらをセンシングするためのセンス領域
が、半導体基体６０の上主面にしばしば設置される。図
４５は、ＵＭＯＳ−ＩＧＢＴ８０におけるこのセンス領
域の近傍を示す平面図である。図４５には、エミッタ電
極７２を除去したＵＭＯＳ−ＩＧＢＴ８０の上主面、す
なわち半導体基体６０の上主面が描かれている。図４５
に示すように、半導体基体６０の上主面には、ユニット
・セル７６が配列されたセル領域７７に加えて、センス
パッド７９およびセンス領域７８が形成されている。セ
ンス領域７８は、１本のユニット・セルで構成されてい
る。このため、ユニット・セルの微細化を進めると、セ
ンス領域７８で検出し得る信号が過小となるので、セン
シング機能が十分に果たし得ない。すなわち、センシン
グ機能を維持したままで、オン電圧ＶCE(sat) を低減す
ることが困難であるという問題点があった。
【００４６】また、ＵＭＯＳ４０、ＵＭＯＳ−ＩＧＢＴ
８０では、ユニット・セルの微細化を進めることによっ
て、素子そのもののオン電圧ＶCE(sat) の低減が実現さ
れたとしても、エミッタ電極７２等と外部の電極とを電
気的に接続し、主電流の経路となるワイヤに発生する電
圧降下のために、そのことが装置全体としてのオン電圧
ＶCE(sat) の低減には十分には生かされないという問題
点があった。
【００４７】また、ＵＭＯＳ４０では、溝７が格子状に
形成されているので、溝７において十字「＋」型に交差
する部分が存在する。この十字型の交差部分では、ゲー
ト電極１０の埋め込みが円滑に行い難いという問題点が
あった。また、ＵＭＯＳ−ＩＧＢＴ８０のように、溝７
がストライプ状に形成されている装置においても、スト
ライプの端部などにおいては、Ｔ字「Ｔ」型、あるいは
Ｌ字「Ｌ」型に交差する部分が存在する。これらのＴ字
型、Ｌ字型の交差部分においても同様に、ゲート電極７
０の埋め込みが困難である。すなわち、従来のＵＭＯ
Ｓ、ＵＭＯＳ−ＩＧＢＴでは、ゲート電極１０、７０の
埋め込みが容易でないという問題点があった。この問題
は、ユニット・セルの微細化が進むほど深刻である。
【００４８】以上のように、従来のＵＭＯＳ、ＵＭＯＳ
−ＩＧＢＴでは、オン電圧（オン抵抗）の低減を阻害す
る要因があり、また破壊耐量を低減することも困難であ
るという問題点があった。さらに、ユニットセルの微細
化にともなって、溝へのゲート電極の埋め込みが一層困
難であるという問題点があった。
【００４９】この発明は、上記のような問題点を解消す
るためになされたもので、オン電圧が低く、破壊耐量が
高く、加えてゲートの埋め込みが容易な絶縁ゲート型ト
ランジスタを得ることを目的としており、更にこの絶縁
ゲート型トランジスタの製造に適した方法を提供するこ
とを目的とする。
【００５０】
【課題を解決するための手段】この発明にかかる請求項
１に記載の絶縁ゲート型半導体装置は、第１導電形式の
第１半導体層と、当該第１半導体層の上に積層された第
２導電形式の第２半導体層と、当該第２半導体層の上面
に選択的に形成された第１導電形式の第３半導体層と、
を有する半導体基体を備え、前記半導体基体には、前記
上主面に沿って実質的にストライプ状に配列された複数
の溝が、前記上主面から前記第１半導体層にまで達する
ように形成されており、前記第２半導体層と前記第３半
導体層は、隣合う前記溝に挟まれた前記上主面に選択的
に露出しており、前記溝には、当該溝の内壁を覆うよう
に形成されたゲート絶縁膜を挟んで、ゲート電極が埋め
込まれており、前記上主面に選択的に露出する前記第２
および第３半導体層の双方に電気的に接続され、前記ゲ
ート電極とは絶縁された第１主電極と、前記半導体基体
の下主面に電気的に接続された第２主電極と、を更に備
える絶縁ゲート型半導体装置において、前記第１主電極
は、隣合う前記溝に挟まれた前記上主面の中に前記溝に
沿って実質的に帯状に規定される第１領域において、前
記上主面と電気的に接続されており、前記第３半導体層
は、隣合う前記溝に挟まれた前記上主面の中に規定され
る第２領域と第３領域とに露出し、当該第３領域は、隣
合う前記溝の内側に隣接するとともに当該溝に沿って中
断することなく実質的に帯状に規定され、前記第２領域
は、隣合う前記第３領域に挟まれた領域の一部に選択的
に規定されている、ことを特徴とする。
【００５１】この発明にかかる請求項２に記載の絶縁ゲ
ート型半導体装置は、請求項１に記載の装置において、
前記第２領域が、隣合う前記第３領域の間に架けわたさ
れた架橋状に規定されることを特徴とする。
【００５２】この発明にかかる請求項３に記載の絶縁ゲ
ート型半導体装置は、第１導電形式の第１半導体層と、
当該第１半導体層の上に積層された第２導電形式の第２
半導体層と、当該第２半導体層の上面に選択的に形成さ
れた第１導電形式の第３半導体層と、を有する半導体基
体を備え、前記半導体基体には、前記上主面に沿って実
質的にストライプ状に配列された複数の溝が、前記上主
面から前記第１半導体層にまで達するように形成されて
おり、前記第２半導体層と前記第３半導体層は、隣合う
前記溝に挟まれた前記上主面に選択的に露出しており、
前記溝には、当該溝の内壁を覆うように形成されたゲー
ト絶縁膜を挟んで、ゲート電極が埋め込まれており、前
記上主面に選択的に露出する前記第２および第３半導体
層の双方に電気的に接続され、前記ゲート電極とは絶縁
された第１主電極と、前記半導体基体の下主面に電気的
に接続された第２主電極と、を更に備える絶縁ゲート型
半導体装置において、前記第１主電極と前記第２および
第３半導体とが、白金シリサイドを有する導電層を挟ん
で電気的に接続されていることを特徴とする。
【００５３】この発明にかかる請求項４に記載の絶縁ゲ
ート型半導体装置は、請求項３に記載の装置において、
前記第１主電極と前記第２半導体層との間の接触面、お
よび前記第１主電極と前記第３半導体層との間の接触面
がともに矩形であって、それら一辺の幅が０．５μｍ〜
３μｍの範囲であることを特徴とする。
【００５４】この発明にかかる請求項５に記載の絶縁ゲ
ート型半導体装置は、第１導電形式の第１半導体層と、
当該第１半導体層の上に積層された第２導電形式の第２
半導体層と、当該第２半導体層の上面に選択的に形成さ
れた第１導電形式の第３半導体層と、を有する半導体基
体を備え、前記半導体基体には、前記上主面に沿って実
質的にストライプ状に配列された複数の溝が、前記上主
面から前記第１半導体層にまで達するように形成されて
おり、前記第２半導体層と前記第３半導体層は、隣合う
前記溝に挟まれた前記上主面に選択的に露出しており、
前記溝には、当該溝の内壁を覆うように形成されたゲー
ト絶縁膜を挟んで、ゲート電極が埋め込まれており、前
記上主面に選択的に露出する前記第２および第３半導体
層の双方に電気的に接続され、前記ゲート電極とは絶縁
された第１主電極と、前記半導体基体の下主面に電気的
に接続された第２主電極と、を更に備える絶縁ゲート型
半導体装置において、前記第３半導体層と前記第２半導
体層との境界面と前記溝との交線上の仮想的な点の中
で、第２半導体層の前記上主面への露出面から最も遠い
仮想点までの距離として規定される最大距離Ｌｍａｘ
が、前記第２半導体層と前記第３半導体層との接合部に
固有のビルト・イン・ポテンシャルＶｐｎ、前記第１主
電極と前記第２主電極との間に当該装置の定格電流に相
当する大きさの主電流を通電したときに、前記第３半導
体層の直下の前記第２半導体層を流れる電流の密度Ｊｐ
ｒ、および前記第３半導体層の直下における前記第２半
導体層の比抵抗ρpnに対して、Ｖｐｎ＞Ｊｐｒ×ρpn×
Ｌｍａｘで与えられるように、前記第３半導体層の形状
が設定されていることを特徴とする。
【００５５】この発明にかかる請求項６に記載の絶縁ゲ
ート型半導体装置は、第１導電形式の第１半導体層と、
当該第１半導体層の上に積層された第２導電形式の第２
半導体層と、当該第２半導体層の上面に選択的に形成さ
れた第１導電形式の第３半導体層と、を有する半導体基
体を備え、前記半導体基体には、前記上主面に沿って実
質的にストライプ状に配列された複数の溝が、前記上主
面から前記第１半導体層にまで達するように形成されて
おり、前記第２半導体層と前記第３半導体層は、隣合う
前記溝に挟まれた前記上主面に選択的に露出しており、
前記溝には、当該溝の内壁を覆うように形成されたゲー
ト絶縁膜を挟んで、ゲート電極が埋め込まれており、前
記上主面に選択的に露出する前記第２および第３半導体
層の双方に電気的に接続され、前記ゲート電極とは絶縁
された第１主電極と、前記半導体基体の下主面に電気的
に接続された第２主電極と、を更に備える絶縁ゲート型
半導体装置において、前記第３半導体層と前記第２半導
体層との境界面と前記溝との交線上の仮想的な点の中
で、第２半導体層の前記上主面への露出面から最も遠い
仮想点までの距離として規定される最大距離Ｌｍａｘ
が、前記第２半導体層と前記第３半導体層との接合部に
固有のビルト・イン・ポテンシャルＶｐｎ、前記第１主
電極と前記第２主電極との間に当該装置の定格電流に相
当する大きさの主電流を通電したときに、前記第３半導
体層の直下の前記第２半導体層を流れる電流の密度Ｊｐ
ｒ、前記第１主電極と前記第２主電極との間に短絡負荷
を接続したときの主電流の大きさと定格電流との比率
ｎ、および前記第３半導体層の直下における前記第２半
導体層の比抵抗ρpnに対して、Ｖｐｎ＞ｎ×Ｊｐｒ×ρ
pn×Ｌｍａｘで与えられるように、前記第３半導体層の
形状が設定されていることを特徴とする。
【００５６】この発明にかかる請求項７に記載の絶縁ゲ
ート型半導体装置は、第１導電形式の第１半導体層と、
当該第１半導体層の上に積層された第２導電形式の第２
半導体層と、当該第２半導体層の上面に選択的に形成さ
れた第１導電形式の第３半導体層と、を有する半導体基
体を備え、前記半導体基体には、前記上主面に沿って実
質的にストライプ状に配列された複数の溝が、前記上主
面から前記第１半導体層にまで達するように形成されて
おり、前記第２半導体層と前記第３半導体層は、隣合う
前記溝に挟まれた前記上主面に選択的に露出しており、
前記溝には、当該溝の内壁を覆うように形成されたゲー
ト絶縁膜を挟んで、ゲート電極が埋め込まれており、前
記上主面に選択的に露出する前記第２および第３半導体
層の双方に電気的に接続され、前記ゲート電極とは絶縁
された第１主電極と、前記半導体基体の下主面に電気的
に接続された第２主電極と、を更に備える絶縁ゲート型
半導体装置において、前記第１主電極と前記第２主電極
の間を流れる主電流の大きさを、所定の制限電流値を超
えないように制限する過電流保護手段を更に備え、前記
第３半導体層と前記第２半導体層との境界面と前記溝と
の交線上の仮想的な点の中で、第２半導体層の前記上主
面への露出面から最も遠い仮想点までの距離として規定
される最大距離Ｌｍａｘが、前記第２半導体層と前記第
３半導体層との接合部に固有のビルト・イン・ポテンシ
ャルＶｐｎ、前記第１主電極と前記第２主電極との間に
当該装置の定格電流に相当する大きさの主電流を通電し
たときに、前記第３半導体層の直下の前記第２半導体層
を流れる電流の密度Ｊｐｒ、前記制限電流値と定格電流
との比率ｍ、および前記第３半導体層の直下における前
記第２半導体層の比抵抗ρpnに対して、Ｖｐｎ＞ｎ×Ｊ
ｐｒ×ρpn×Ｌｍａｘで与えられるように、前記第３半
導体層の形状が設定されていることを特徴とする。
【００５７】この発明にかかる請求項８に記載の絶縁ゲ
ート型半導体装置は、第１導電形式の第１半導体層と、
当該第１半導体層の上に積層された第２導電形式の第２
半導体層と、当該第２半導体層の上面に選択的に形成さ
れた第１導電形式の第３半導体層と、を有する半導体基
体を備え、前記半導体基体には、前記上主面に沿って実
質的にストライプ状に配列された複数の溝が、前記上主
面から前記第１半導体層にまで達するように形成されて
おり、前記第２半導体層と前記第３半導体層は、隣合う
前記溝に挟まれた前記上主面に選択的に露出しており、
前記溝には、当該溝の内壁を覆うように形成されたゲー
ト絶縁膜を挟んで、ゲート電極が埋め込まれており、前
記上主面に選択的に露出する前記第２および第３半導体
層の双方に電気的に接続され、前記ゲート電極とは絶縁
された第１主電極と、前記半導体基体の下主面に電気的
に接続された第２主電極と、を更に備える絶縁ゲート型
半導体装置において、前記半導体基体の上主面は＜１０
０＞結晶面に沿っており、前記上主面における前記溝の
開口端を含むとともに当該上主面と４５゜の傾斜角をも
って傾斜する仮想面と当該溝に隣合う溝の壁面との交線
よりも、前記第１半導体層と前記第２半導体層との境界
面が下方に位置するように、前記第２半導体層の厚さと
当該複数の溝の形状とが設定されていることを特徴とす
る。
【００５８】この発明にかかる請求項９に記載の絶縁ゲ
ート型半導体装置は、トレンチ・ゲートを有する複数の
絶縁ゲート型半導体素子が単一の半導体基体に実質的に
ストライプ状に配列された絶縁ゲート型半導体装置にお
いて、当該装置の主電流の大きさまたは前記半導体基体
の温度を検出するセンシング手段を備え、当該センシン
グ手段が複数の前記絶縁ゲート型半導体素子を有するこ
とを特徴とする。
【００５９】この発明にかかる請求項１０に記載の絶縁
ゲート型半導体装置は、トレンチ・ゲートを有するとと
もに互いに同一構造の複数の絶縁ゲート型半導体素子が
単一の半導体基体に実質的にストライプ状に等間隔に配
列された絶縁ゲート型半導体装置において、前記半導体
基体の１つの主面に接続される主電極と外部の電極とを
電気的に結合するための複数の配線が、当該主電極に接
続されており、前記複数の絶縁ゲート型半導体素子が前
記半導体基体に占める領域を前記主面に沿って略均等に
仮想的に分割してなる複数の単位領域毎に前記配線の各
１が接続されていることを特徴とする。
【００６０】この発明にかかる請求項１１に記載の絶縁
ゲート型半導体装置は、請求項１０に記載の装置におい
て、面積が２ｍｍ2 〜４ｍｍ2 の範囲の前記単位領域毎
に前記複数の配線の各１が接続されていることを特徴と
する。
【００６１】この発明にかかる請求項１２に記載の絶縁
ゲート型半導体装置は、トレンチ・ゲートを有する複数
の絶縁ゲート型半導体素子が単一の半導体基体に実質的
に直線的なストライプ状に配列された絶縁ゲート型半導
体装置において、前記半導体基体における前記トレンチ
・ゲートが形成されている側の主面に接続される主電極
と外部の電極とを電気的に結合するための配線が当該主
電極に接続されており、しかも、当該配線の方向と前記
絶縁ゲート型半導体素子の方向とが２０゜〜１６０゜の
範囲の角度をもって交差するように前記配線が接続され
ていることを特徴とする。
【００６２】この発明にかかる請求項１３に記載の絶縁
ゲート型半導体装置は、トレンチ・ゲートを有する複数
の絶縁ゲート型半導体素子が単一の半導体基体に実質的
にストライプ状に配列された絶縁ゲート型半導体装置に
おいて、前記絶縁ゲート型半導体素子の各１は、直線状
ないし滑らかな曲線状に形成されており、それととも
に、当該素子に属する前記トレンチ・ゲートは当該素子
に沿って直線状ないし滑らかな曲線状に形成されている
とともに、他の絶縁ゲート型半導体素子に属する前記ト
レンチ・ゲートとは交差しないように形成されているこ
とを特徴とする。
【００６３】この発明にかかる請求項１４に記載の絶縁
ゲート型半導体装置の製造方法は、トレンチ・ゲートを
有する複数の絶縁ゲート型半導体素子が単一の半導体基
体に実質的にストライプ状に配列された絶縁ゲート型半
導体装置を製造する方法であって、(a) 上主面と下主面
とを規定するとともに当該上主面に露出する第１導電形
式の第１半導体層を備える半導体基体を準備する工程
と、(b) 前記半導体基体の上主面に第２導電形式の不純
物を導入することによって、前記半導体基体の上主面に
露出する第２導電形式の第２半導体層を、前記第１半導
体層の上面部分に形成する工程と、(c) 前記半導体基体
の上主面が格子状に露出するように当該上面を選択的に
覆う第１マスクを形成する工程と、(d) 前記第１マスク
を遮蔽体として前記半導体基体の上主面に第１導電形式
の不純物を選択的に導入することによって、当該上主面
に格子状に露出する第１導電形式の第３半導体層を、前
記第２半導体層の上面部分に選択的に形成する工程と、
(e) 前記第１マスクを除去する工程と、(f) 前記工程
(e) の後に、前記第３半導体層の前記格子状の露出面に
沿ってストライプ状に開口するとともに、当該格子状の
露出面の幅方向端部の内側に開口する第２マスクを前記
半導体基体の上主面の上に形成する工程と、(g)前記第
２マスクを遮蔽体として、前記半導体基体の上主面から
エッチングを選択的に施すことによって、前記第２マス
クの開口部の直下に前記第１半導体層に達するストライ
プ状の溝を形成する工程と、(h) 前記第２マスクを除去
する工程と、(i) 前記工程(h) の後に、前記溝の内壁お
よび前記半導体基体の上主面とを覆う第１絶縁膜を形成
する工程と、(j) 前記第１絶縁膜に覆われた前記溝にゲ
ート電極を埋設する工程と、(k) 前記第１絶縁膜および
前記ゲート電極の上に第２絶縁膜を形成する工程と、
(l) 隣合う前記ストライプ状の溝に挟まれた前記半導体
基体の上主面に、当該溝から離れるとともに当該溝に沿
って実質的に帯状に開口する第３マスクを形成する工程
と、(m) 前記第３マスクを遮蔽体として、前記第２絶縁
膜にエッチングを選択的に施すことにより、当該第２絶
縁膜を選択的に除去する工程と、(n) 前記第３マスクを
除去する工程と、(o) 前記工程(n) の後に、前記第２絶
縁膜およびその除去された部分を覆うように第１導電体
を形成する工程と、(p) 前記半導体基体の下主面に第２
導電体を形成する工程と、を備える。
【００６４】この発明にかかる請求項１５に記載の絶縁
ゲート型半導体装置の製造方法は、トレンチ・ゲートを
有する複数の絶縁ゲート型半導体素子が単一の半導体基
体に実質的にストライプ状に配列された絶縁ゲート型半
導体装置を製造する方法であって、(a) 上主面と下主面
とを規定するとともに当該上主面に露出する第１導電形
式の第１半導体層を備える半導体基体を準備する工程
と、(b) 前記半導体基体の上主面に第２導電形式の不純
物を導入することによって、前記半導体基体の上主面に
露出する第２導電形式の第２半導体層を、前記第１半導
体層の上面部分に形成する工程と、(c) 前記半導体基体
の上主面を選択的に覆う第１マスクを形成する工程と、
(d) 前記第１マスクを遮蔽体として前記半導体基体の上
主面に第１導電形式の不純物を選択的に導入することに
よって、当該上主面に選択的に露出する第１導電形式の
第３半導体層を、前記第２半導体層の上面部分に選択的
に形成する工程と、(e) 前記第１マスクを除去する工程
と、(f) 前記工程(e) の後に、ストライプ状に開口する
第２マスクを前記半導体基体の上主面の上に形成する工
程と、(g) 前記第２マスクを遮蔽体として、前記半導体
基体の上主面からエッチングを選択的に施すことによっ
て、前記第２マスクの開口部の直下に前記第１半導体層
に達するストライプ状の溝を形成する工程と、(h) 前記
第２マスクを除去する工程と、(i) 前記工程(h) の後
に、前記溝の内壁および前記半導体基体の上主面とを覆
う第１絶縁膜を形成する工程と、(j) 前記第１絶縁膜に
覆われた前記溝にゲート電極を埋設する工程と、(k) 前
記第１絶縁膜および前記ゲート電極の上に第２絶縁膜を
形成する工程と、(l) 隣合う前記ストライプ状の溝に挟
まれた前記半導体基体の上主面に、当該溝から離れると
ともに当該溝に沿って実質的に帯状に開口する第３マス
クを形成する工程と、(m) 前記第３マスクを遮蔽体とし
て、前記第２絶縁膜にエッチングを選択的に施すことに
より、当該第２絶縁膜を選択的に除去する工程と、(n)
前記第３マスクを除去する工程と、(o) 前記工程(n) の
後に、前記第２絶縁膜を遮蔽体として、白金を含む元素
を前記半導体基体の上主面に選択的に導入することによ
って、白金シリサイドを有する導電層を、当該半導体基
体の上主面部分に選択的に形成する工程と、(p) 前記第
２絶縁膜およびその除去された部分を覆うように第１導
電体を形成する工程と、(q) 前記半導体基体の下主面に
第２導電体を形成する工程と、を備える。
【００６５】この発明にかかる請求項１６に記載の絶縁
ゲート型半導体装置の製造方法は、トレンチ・ゲートを
有する複数の絶縁ゲート型半導体素子が単一の半導体基
体に実質的にストライプ状に配列された絶縁ゲート型半
導体装置を製造する方法であって、(a) 上主面と下主面
とを規定するとともに当該上主面に露出する第１導電形
式の第１半導体層を備える半導体基体を準備する工程
と、(b) 前記半導体基体の上主面に第２導電形式の不純
物を導入することによって、前記半導体基体の上主面に
露出する第２導電形式の第２半導体層を、前記第１半導
体層の上面部分に形成する工程と、(c) 前記半導体基体
の上主面を選択的に覆う第１マスクを形成する工程と、
(d) 前記第１マスクを遮蔽体として前記半導体基体の上
主面に第１導電形式の不純物を選択的に導入することに
よって、当該上主面に選択的に露出する第１導電形式の
第３半導体層を、前記第２半導体層の上面部分に選択的
に形成する工程と、(e) 前記第１マスクを除去する工程
と、(f) 前記工程(e) の後に、ストライプ状に開口する
第２マスクを前記半導体基体の上主面の上に形成する工
程と、(g) 前記第２マスクを遮蔽体として、前記半導体
基体の上主面からエッチングを選択的に施すことによっ
て、前記第２マスクの開口部の直下に前記第１半導体層
に達するストライプ状の溝を形成する工程と、(h) 前記
第２マスクを除去する工程と、(i) 前記工程(h) の後
に、前記溝の内壁および前記半導体基体の上主面とを覆
う第１絶縁膜を形成する工程と、(j) 前記第１絶縁膜に
覆われた前記溝を埋めるとともに当該第１絶縁膜に覆わ
れた前記半導体基体の上主面の上方に一定以上の厚みを
もつように、ポリシリコン層を積層させる工程と、(k)
前記ポリシリコン層の上面にエッチングを施すことによ
り、前記半導体基体の上主面からの厚みを所定の大きさ
に調整する工程と、(l) 厚みが調整された前記ポリシリ
コン層の上面に所定のパターンを有する第３マスクを形
成する工程と、(m) 前記第３マスクを遮蔽体として、前
記ポリシリコン層に選択的にエッチングを施すことによ
り、ゲート電極として機能する前記溝に埋設された部分
とゲート配線として機能する当該第３マスクに覆われた
部分とを除いて当該ポリシリコン層を除去する工程と、
(n) 前記第３マスクを除去する工程と、(o) 前記工程
(n) の後に、前記第１絶縁膜および前記ゲート電極の上
に第２絶縁膜を形成する工程と、(p) 隣合う前記ストラ
イプ状の溝に挟まれた前記半導体基体の上主面に、当該
溝から離れるとともに当該溝に沿って実質的に帯状に開
口する第４マスクを形成する工程と、(q) 前記第４マス
クを遮蔽体として、前記第２絶縁膜にエッチングを選択
的に施すことにより、当該第２絶縁膜を選択的に除去す
る工程と、(r) 前記第４マスクを除去する工程と、(s)
前記工程(r) の後に、前記第２絶縁膜およびその除去さ
れた部分を覆うように第１導電体を形成する工程と、
(t) 前記半導体基体の下主面に第２導電体を形成する工
程と、を備える。
【００６６】この発明にかかる請求項１７に記載の絶縁
ゲート型半導体装置の製造方法は、トレンチ・ゲートを
有する複数の絶縁ゲート型半導体素子が単一の半導体基
体に実質的にストライプ状に配列された絶縁ゲート型半
導体装置を製造する方法であって、(a) 上主面と下主面
とを規定するとともに当該上主面に露出する第１導電形
式の第１半導体層を備える半導体基体を準備する工程
と、(b) 前記半導体基体の上主面に第２導電形式の不純
物を導入することによって、前記半導体基体の上主面に
露出する第２導電形式の第２半導体層を、前記第１半導
体層の上面部分に形成する工程と、(c) 前記半導体基体
の上主面を選択的に覆う第１マスクを形成する工程と、
(d) 前記第１マスクを遮蔽体として前記半導体基体の上
主面に第１導電形式の不純物を選択的に導入することに
よって、当該上主面に選択的に露出する第１導電形式の
第３半導体層を、前記第２半導体層の上面部分に選択的
に形成する工程と、(e) 前記第１マスクを除去する工程
と、(f) 前記工程(e) の後に、ストライプ状に開口する
第２マスクを前記半導体基体の上主面の上に形成する工
程と、(g) 前記第２マスクを遮蔽体として、前記半導体
基体の上主面からエッチングを選択的に施すことによっ
て、前記第２マスクの開口部の直下に前記第１半導体層
に達するストライプ状の溝を形成する工程と、(h) 前記
第２マスクを除去する工程と、(i) 前記工程(h) の後
に、前記溝の内壁および前記半導体基体の上主面とを覆
う第１絶縁膜を形成する工程と、(j) 前記第１絶縁膜に
覆われた前記溝を埋めるとともに当該第１絶縁膜に覆わ
れた前記半導体基体の上主面の上方に所定の厚みをもつ
ように、ポリシリコン層を積層させる工程と、(k) 前記
ポリシリコン層の上面に所定のパターンを有する第３マ
スクを形成する工程と、(l)前記第３マスクを遮蔽体と
して、前記ポリシリコン層に選択的にエッチングを施す
ことにより、ゲート電極として機能する前記溝に埋設さ
れた部分とゲート配線として機能する当該第３マスクに
覆われた部分とを除いて当該ポリシリコン層を除去する
工程と、(m) 前記第３マスクを除去する工程と、(n) 前
記工程(m) の後に、前記第１絶縁膜および前記ゲート電
極の上に第２絶縁膜を形成する工程と、(o) 隣合う前記
ストライプ状の溝に挟まれた前記半導体基体の上主面
に、当該溝から離れるとともに当該溝に沿って実質的に
帯状に開口する第４マスクを形成する工程と、(p) 前記
第４マスクを遮蔽体として、前記第２絶縁膜にエッチン
グを選択的に施すことにより、当該第２絶縁膜を選択的
に除去する工程と、(q) 前記第４マスクを除去する工程
と、(r) 前記工程(q) の後に、前記第２絶縁膜およびそ
の除去された部分を覆うように第１導電体を形成する工
程と、(s) 前記半導体基体の下主面に第２導電体を形成
する工程と、を備える。
【００６７】
【作用】 ＜請求項１に記載の発明の作用＞この発明の装置では、
実質的に帯状の第３領域に挟まれた領域の一部に規定さ
れる第２領域に第３半導体層が露出しているので、第３
半導体層と第１主電極との間の電気的接続を保証するた
めに必要な第１領域の位置精度が緩和される。すなわ
ち、第１領域を規定するマスク合わせの精度が緩和され
る。しかも、第３半導体層は溝に隣接するとともに溝に
沿って中断することなく規定される第３領域に露出する
ように形成されているので、ゲート電極に対向する第２
半導体層の部分であるチャネル領域が、溝に沿って途切
れることなく形成される。
【００６８】＜請求項２に記載の発明の作用＞この発明
の装置では、第２領域が隣合う第３領域の間に架けわた
された架橋状に規定される。すなわち、第２領域は隣合
う第３領域の双方につながっている。このため、第１領
域の位置がずれても、第３半導体層と第１主電極との間
の電気的接続が保証される。
【００６９】＜請求項３に記載の発明の作用＞この発明
の装置では、第１主電極と第２および第３半導体層と
が、白金シリサイドを有する導電層を挟んで電気的に接
続されているので、それらの間のコンタクト抵抗が低減
される。第３半導体と第１主電極とのコンタクト抵抗が
低減されるので、微細化によって第３半導体層と第１主
電極との接触面積が減少してもオン電圧が上昇しない。
また、第２半導体層と第１主電極とのコンタクト抵抗が
低減されるために、寄生トランジスタが導通し難い。
【００７０】＜請求項４に記載の発明の作用＞この発明
の装置では、接触面の幅が最適化されているので、白金
シリサイドを有する導電層によるコンタクト抵抗の低減
効果が著しい。
【００７１】＜請求項５に記載の発明の作用＞この発明
の装置では、Ｖｐｎ＞Ｊｐｒ×ρpn×Ｌｍａｘの関係を
満たすように第３半導体層の形状が設定されているの
で、装置に定格電流に相当する大きさの主電流を通電し
ても第２半導体層と第３半導体層との間の接合部に発生
するバイアス電圧は、ビルト・イン・ポテンシャルＶｐ
ｎを超えることがない。
【００７２】＜請求項６に記載の発明の作用＞この発明
の装置では、Ｖｐｎ＞ｎ×Ｊｐｒ×ρpn×Ｌｍａｘの関
係を満たすように第３半導体層の形状が設定されている
ので、装置の負荷を短絡させた状態で主電流を通電して
も第２半導体層と第３半導体層との間の接合部に発生す
るバイアス電圧は、ビルト・イン・ポテンシャルＶｐｎ
を超えることがない。
【００７３】＜請求項７に記載の発明の作用＞この発明
の装置では、過電流保護手段が備わるので、装置の負荷
を短絡させた状態で主電流を通電しても、主電流の大き
さは制限電流値を超えない。しかも、Ｖｐｎ＞ｍ×Ｊｐ
ｒ×ρpn×Ｌｍａｘの関係を満たすように第３半導体層
の形状が設定されているので、装置の負荷を短絡させた
状態で主電流を通電しても第２半導体層と第３半導体層
との間の接合部に発生するバイアス電圧は、ビルト・イ
ン・ポテンシャルＶｐｎを超えることがない。
【００７４】＜請求項８に記載の発明の作用＞この発明
の装置では、半導体基体の上主面が＜１００＞結晶面に
沿っているので、溝の開口端を起点とする欠陥は、＜１
１１＞結晶面、すなわち上主面と４５゜の傾斜角をもっ
て傾斜する仮想面に沿って伝播し、この仮想面と隣合う
溝の壁面との交線で伝播が止まる。そして、第１半導体
層と第２半導体層との境界面が、この交線よりも下方に
あるので、欠陥の伝播は第１半導体層には及ばない。す
なわち、半導体基体に欠陥が発生しても、それが第１半
導体層へ侵入することはない。
【００７５】＜請求項９に記載の発明の作用＞この発明
の装置では、センシング手段が複数の素子を有するの
で、素子の微細化にともなって１個の素子の出力信号の
強さが低下しても、センシング手段全体の出力信号を高
く維持することができる。
【００７６】＜請求項１０に記載の発明の作用＞この発
明の装置では、同一構造の複数の絶縁ゲート型半導体素
子が等間隔に配列されているので、この絶縁ゲート型半
導体素子が占める領域を均等に仮想分割されてなる単位
領域には互いに均等の大きさの主電流が流れる。そし
て、略均等に仮想分割されてなる単位領域毎に配線の各
１が接続されるので、各配線の接続部から絶縁ゲート型
半導体素子までの主電流の経路の最長距離がほぼ最小と
なる。その結果、主電流によって主電極に引き起こされ
る電圧降下は、配線の数が一定である条件の下ではほぼ
最低となる。
【００７７】＜請求項１１に記載の発明の作用＞この発
明の装置では、１本の配線が主電流を分担する単位領域
の面積、言い替えると配線の本数が最適化されているの
で、絶縁ゲート型半導体素子自体のオン電圧に比べて、
配線および主電極における電圧降下が十分に低い。
【００７８】＜請求項１２に記載の発明の作用＞この発
明の装置では、配線の方向と絶縁ゲート型半導体素子の
方向とが最適な角度をもって交差するので、配線とゲー
ト電極との間の短絡故障が発生し難い。
【００７９】＜請求項１３に記載の発明の作用＞この発
明の装置では、各絶縁ゲート型半導体素子に属するトレ
ンチ・ゲートが直線状ないし滑らかな曲線状に形成され
ているので、トレンチ・ゲートにＬ字「Ｌ」型の折れ曲
がり部が存在しない。しかも、他の素子に属するトレン
チ・ゲートとは交差しないので、トレンチ・ゲートに十
字「＋」、Ｔ字「Ｔ］等のいずれの交差部も存在しな
い。
【００８０】＜請求項１４に記載の発明の作用＞この発
明の製造方法は、ストライプ状に配設されるトレンチ・
ゲートに挟まれた半導体基体の上主面において、トレン
チ・ゲートに隣接する梯子状に第３半導体層が露出する
絶縁ゲート型半導体装置の製造に適している。
【００８１】＜請求項１５に記載の発明の作用＞この発
明の製造方法は、半導体基体と主電極の間に白金シリサ
イドの導電層を有する絶縁ゲート型半導体装置の製造に
適している。
【００８２】＜請求項１６に記載の発明の作用＞この発
明の製造方法は、ゲート電極とともにゲート配線がポリ
シリコンで構成される絶縁ゲート型半導体装置の製造に
適している。
【００８３】＜請求項１７に記載の発明の作用＞この発
明の製造方法は、ゲート電極とともにゲート配線がポリ
シリコンで構成される絶縁ゲート型半導体装置の製造に
適している。
【００８４】
【実施例】
＜実施例の装置の全体構成＞はじめに、各実施例におい
て取り上げるＵＭＯＳ−ＩＧＢＴおよびＵＭＯＳの全体
構成、およびこれらの装置が組み込まれた製品の全体構
成について説明する。
【００８５】図２は、この実施例の装置が組み込まれた
製品の全体構成の一例を示す部分透視斜視図である。こ
の装置１００には、半導体チップとしての電力用ＵＭＯ
Ｓ−ＩＧＢＴ１１０が組み込まている。この装置９０
は、大電力用として構成されている。ＵＭＯＳ−ＩＧＢ
Ｔ１１０は、基板１１４の上に固定されており、基板１
１４は、更に放熱板１１５の上に固定されている。ま
た、ＵＭＯＳ−ＩＧＢＴ１００は、匡体１１６の中に収
納されている。匡体１１６には外部コレクタ電極１１
１、外部エミッタ電極１１２、および外部ゲート電極１
１３の一端が、それぞれ外側に露出している。これらの
電極は、それぞれ、ＵＭＯＳ−ＩＧＢＴ１００の図示し
ないコレクタ電極、エミッタ電極、およびゲート電極と
電気的に接続されている。コレクタ電極およびゲート電
極と、それらの外部電極とは、例えばアルミニウムのワ
イヤ１１７を中継することによって電気的に接続されて
いる。
【００８６】図３は、図２の装置よりは定格電力が低い
中電力用ＵＭＯＳ−ＩＧＢＴ１２０が組み込まれた装置
の一例を示す斜視図である。図３は、モールド樹脂を除
去して描かれており、モールド樹脂は２点鎖線で描かれ
ている。この装置１０１では、ＵＭＯＳ−ＩＧＢＴ１２
０は、補強材および放熱板として機能する銅フレーム１
２５の上に固定されている。また、ＵＭＯＳ−ＩＧＢＴ
１２０は、モールド樹脂１２６によって封止されてい
る。モールド樹脂１２６の外部には、外部コレクタ電極
１２１、外部エミッタ電極１２２、および外部ゲート電
極１２３の一端が、それぞれ露出している。これらの電
極は、それぞれ、ＵＭＯＳ−ＩＧＢＴ１２０の図示しな
いコレクタ電極、エミッタ電極、およびゲート電極に、
電気的に接続されている。コレクタ電極およびゲート電
極と、それらの外部電極とは、例えばアルミニウムのワ
イヤ１２７を中継することによって電気的に接続されて
いる。
【００８７】図４は、ＵＭＯＳ−ＩＧＢＴ１１０の平面
図である。ＵＭＯＳ−ＩＧＢＴ１２０も同様の構成を取
り得る。図４に示すように、ＵＭＯＳ−ＩＧＢＴ１１０
の上面には、一辺の中央部に隣接するように矩形のゲー
トパッドＧＰが設けられ、ゲートパッドＧＰにはさらに
一体的に形成されたゲート配線ＧＬが接続されている。
ゲート配線ＧＬは、ＵＭＯＳ−ＩＧＢＴ１１０の上面の
外周に沿って配設されるとともに、一辺から対向する他
の一辺へ向かって櫛歯状に突出するように配設されてい
る。
【００８８】ゲート配線ＧＬに包囲された領域の一部
に、センス・パッドＳＰが設置されている。センス・パ
ッドＳＰを除く、ゲート配線ＧＬに包囲される領域の全
面にわたって、エミッタ電極２１２が形成されている。
図示を略するが、エミッタ電極２１２の下方（図４で
は、向かって奥側）には、ＩＧＢＴ素子で構成されるユ
ニット・セルが、櫛歯状のゲート配線ＧＬに直交するス
トライプ状に多数配列している。このユニット・セルが
配列される領域を”セル領域ＣＲ”と称する。これらゲ
ート配線ＧＬ、ゲートパッドＧＰ、およびセンス・パッ
ドＳＰは導電体、例えばアルミニウムで構成される。
【００８９】以上の説明では、一例としてＵＭＯＳ−Ｉ
ＧＢＴを取り上げたが、ＵＭＯＳにおいても同様であ
る。
【００９０】＜第１実施例＞つぎに、この発明の第１実
施例について説明する。図１は、ＵＭＯＳ−ＩＧＢＴ１
１０におけるセル領域ＣＲの一部領域１５１（図４）の
直下に相当する部分を拡大して示す断面斜視図である。
また、図５は、領域１５１の平面図である。領域１５１
を切断するＡ−Ａ線（図４）を、図１および図５にも同
時に示す。
【００９１】これらの図１、図５には、２本のユニット
セルが描かれている。図１に示すように、ＵＭＯＳ−Ｉ
ＧＢＴ１１０では、高濃度のＰ型不純物を含むＰ+ コレ
クタ層２０２を構成する半導体基板の上に、高濃度のＮ
型不純物を含んだＮ+ バッファ層２０３が形成されてお
り、更に、このＮ+ バッファ層２０３の上に、低濃度の
Ｎ型不純物を含んだＮ- 半導体層（第１半導体層）２０
４が形成されている。また、このＮ- 半導体層２０４の
上にはＰ型の不純物を拡散することによりＰベース層
（第２半導体層）２０５が形成されている。更に、Ｐベ
ース層２０５の上主面には、高濃度のＮ型不純物を選択
的に拡散することによって、Ｎ+ エミッタ層（第３半導
体層）２０６が選択的に形成されている。これらの５つ
の半導体層によって平板状の半導体基体２００が構成さ
れている。
【００９２】この半導体基体２００の上主面には、溝
（トレンチ）２０７が形成されている。溝２０７は、櫛
歯状のゲート配線ＧＬ（図４）に直交するストライプ状
に形成されている。Ｎ+ エミッタ層２０６は、溝２０７
に挟まれたＰベース層２０５の上主面に梯子状に露出す
るように形成されている。溝２０７は、半導体基体２０
０の上主面からＮ+ エミッタ層２０６およびＰベース層
２０５を貫通し、Ｎ- 半導体層２０４にまで達してい
る。溝２０７の内壁面には、ゲート絶縁膜２０９が形成
されており、その内側にはポリシリコンで構成されるゲ
ート電極（トレンチ・ゲート）２１０が埋め込まれてい
る。ゲート電極２１０に対向し、しかもＮ+エミッタ層
２０６とＮ- 半導体層２０４とに挟まれたＰベース層２
０５の領域が、チャネル領域２０８として機能する。
【００９３】半導体基体２００の下主面、すなわちＰ+
コレクタ層２０２の下主面にはコレクタ電極２１３が形
成されている。一方、半導体基体２００の上主面におい
て、Ｎ+ エミッタ層２０６と、Ｐベース層２０５とに、
エミッタ電極（第１主電極）２１２が接続されている。
図１および図５では、エミッタ電極（第２主電極）２１
２が接続される帯状領域（第１領域）Ｒａの境界線を２
点鎖線で表現している。
【００９４】このＵＭＯＳ−ＩＧＢＴ１１０を使用する
には、まず、外部電源を接続することによって、コレク
タ電極２１３とエミッタ電極２１２との間に正方向にコ
レクタ電圧ＶCEを印加する。この状態で、ゲート電極２
１０とエミッタ電極２１２の間に正方向に、所定のゲー
ト閾電圧ＶGE(th)を超えるゲート電圧ＶGEを印加する
（すなわち、ゲートをオンする）と、Ｐ型のチャネル領
域２０８が、Ｎ型へと反転することにより、チャネル領
域２０８にＮ型のチャネルが形成される。エミッタ電極
７２からＮ+ エミッタ層２０６を経由した電子がＮ- 半
導体層２０４へ注入される。この注入された電子によ
り、Ｐ+ コレクタ層２０２とＮ- 半導体層２０４（Ｎ+
バッファ層２０３を含む）との間が順バイアスされるの
で、Ｐ+ コレクタ層２０２からＮ- 半導体層２０４へと
ホールが注入される。その結果、Ｎ-半導体層２０４の
抵抗が大幅に低下するので、コレクタ電極２１３からエ
ミッタ電極２１２へと大きな主電流（コレクタ電流）が
流れる。
【００９５】つぎに、ゲート電圧ＶGEをゼロあるいはマ
イナス（逆バイアス）の値に戻す（ゲートをオフする）
と、チャネル領域２０８に形成されたチャネルは消滅
し、チャネル領域８は本来のＰ型の導電形式へ復帰す
る。その結果、エミッタ電極７２からの電子の注入が止
まるので、Ｐ+ コレクタ層２０２からのホールの注入も
停止する。その後、Ｎ- 半導体層２０４（およびＮ+ バ
ッファ層２０３）に溜まっていた電子とホールは、それ
ぞれコレクタ電極２１３およびエミッタ電極２１２へと
回収されるか、または互いに再結合する。
【００９６】ＵＭＯＳ−ＩＧＢＴ１１０では、Ｎ+ エミ
ッタ層２０６が溝２０７に挟まれた半導体基体２００の
上主面に梯子状に露出するので、エミッタ電極２１２と
半導体基体２００の上主面との接触面である帯状領域Ｒ
ａの位置（図における２点鎖線）がずれていても、Ｎ+
エミッタ層２０６とエミッタ電極２１２との間の電気的
接触が保証される。なぜなら帯状領域Ｒａは、その位置
に依存することなく、梯子状に露出するＮ+ エミッタ層
２０６の横木（クロスバー）に相当する”クロスバー領
域”（第２領域）２０６ａとの重複部分が存在するから
である。
【００９７】また、梯子状のＮ+ エミッタ層２０６の露
出面に囲まれたＰベース層２０５の矩形の露出面も、同
様にエミッタ電極２１２との電気的接触が保証される。
このため、冗長設計を必要としないので、ユニット・セ
ルの微細化が行い易いという利点がある。
【００９８】しかも、クロスバー領域２０６ａととも
に”梯子”を構成するＮ+ エミッタ層２０６の”帯状領
域”（第３領域）２０６ｂが溝２０７に沿って形成され
ているので、チャネル領域２０８は、ゲート電極２１０
に沿って連続的に形成されている。このため、ＵＭＯＳ
−ＩＧＢＴ１１０では、ユニット・セルの微細化が、オ
ン電圧ＶCE(sat) の低減に効果的に生かされるという利
点がある。
【００９９】なお、Ｎ+ エミッタ層２０６の露出面は、
必ずしも”梯子”状でなくともよい。例えば帯状領域２
０６ｂなどのように溝２０７の両側に沿った領域と、そ
れらに挟まれた領域の一部領域とに露出するように形成
されておれば、帯状領域Ｒａの位置精度が緩和される。
また、この実施例で説明したＮ+ エミッタ層２０６の露
出面の形状は、例えばＵＭＯＳにおいても同様の効果を
奏する。
【０１００】＜第２実施例＞この第２実施例では、ＵＭ
ＯＳ−ＩＧＢＴ１１０におけるエミッタ電極２１２と半
導体基体２００との間の接触部分の構造について説明す
る。図６は、ＵＭＯＳ−ＩＧＢＴ１１０のＡ−Ａ線に沿
った断面図である。
【０１０１】図６に示すように、ゲート電極２１０の上
面を絶縁層２１１が覆っており、この絶縁層２１１によ
ってエミッタ電極２１２とゲート電極２１０との間の絶
縁が保たれている。また、エミッタ電極２１２と半導体
基体２００の上主面との接触面には、白金シリサイド層
（導電層）２１４が形成されている。すなわち、エミッ
タ電極２１２とＰベース層２０５の露出面、およびエミ
ッタ電極２１２とＮ+エミッタ層２０６の露出面は、そ
れぞれ白金シリサイド層２１４を介して電気的に接触し
ている。この白金シリサイド層２１４によって、エミッ
タ電極２１２と２つの半導体層との間のコンタクト抵抗
が低減される。好ましくは、エミッタ電極２１２と半導
体基体２００との接触面の幅、すなわちコンタクト幅Ｗ
ｃｏｎは、０．５μｍ〜３μｍに設定される。
【０１０２】この接触抵抗の低減効果を確認するために
実証実験を行った。図７〜図１０は、この実証実験の結
果を示すグラフである。この実証実験は、エミッタ電極
２１２と半導体基体２００との接触面の部分を等価的に
再現した試料を用いて行われた。接触面の形状は矩形に
設定され、一辺の長さ、すなわちコンタクト長は５μｍ
に設定された。また、白金シリサイド層２１４の材料と
して２種類の白金シリサイド、すなわちＰｔＳｉ／Ａｌ
ＳｉとＰｔＳｉ／ＴｉＷ／ＡｌＳｉが選ばれた。
【０１０３】図７および図８は、他の一辺の長さ、すな
わちコンタクト幅Ｗｃｏｎを様々に変えたときのコンタ
クト抵抗の実測値を示す。図７および図８には、白金シ
リサイド層２１４の代わりに、従来一般的なＡｌＳｉま
たはＴｉＷ／ＡｌＳｉで構成される層が形成された試料
の実測値も、比較のために示している。図７はＮ+ エミ
ッタ層２０６におけるコンタクト抵抗に関する結果であ
り、図８はＰベース層２０５に関するものである。
【０１０４】図７に示すように、Ｎ+ エミッタ層２０６
におけるコンタクト抵抗は、ＰｔＳｉ／ＡｌＳｉまたは
ＰｔＳｉ／ＴｉＷ／ＡｌＳｉの何れを用いた試料でも、
従来仕様、すなわちＡｌＳｉまたはＴｉＷ／ＡｌＳｉの
何れの場合よりも、コンタクト幅Ｗｃｏｎが０．５μｍ
〜３μｍの範囲では、１０分の１以下に低くなってい
る。
【０１０５】また、図８に示すように、Ｐベース層２０
５におけるコンタクト抵抗は、ＰｔＳｉ／ＡｌＳｉまた
はＰｔＳｉ／ＴｉＷ／ＡｌＳｉの何れを用いた試料で
も、コンタクト幅Ｗｃｏｎが０．５μｍ〜３μｍの範囲
では、ＴｉＷ／ＡｌＳｉを用いた従来仕様よりは１０分
の１以下である。また、ＡｌＳｉを用いた従来仕様と比
べると、ＰｔＳｉ／ＡｌＳｉを用いた試料ではほぼ同等
であり、ＰｔＳｉ／ＴｉＷ／ＡｌＳｉを用いた試料で
は、約２分の１程度に低くなっている。
【０１０６】図９および図１０は、不純物濃度を様々に
変えたときのコンタクト抵抗の実測値を示す。図９およ
び図１０には、ＡｌＳｉまたはＴｉＷ／ＡｌＳｉを用い
た従来仕様の試料における実測値も示している。図９は
Ｎ+ エミッタ層２０６におけるコンタクト抵抗に関する
結果であり、図１０はＰベース層２０５に関するもので
ある。
【０１０７】図９に示すように、Ｎ+ エミッタ層２０６
におけるコンタクト抵抗は、ＰｔＳｉ／ＡｌＳｉまたは
ＰｔＳｉ／ＴｉＷ／ＡｌＳｉの何れを用いた試料でも、
従来仕様、すなわちＡｌＳｉまたはＴｉＷ／ＡｌＳｉの
何れの場合よりも、少なくともリンの濃度が１０14ｃｍ
2 〜１０16ｃｍ2 である実用的な範囲では、１０分の１
以下に低くなっている。しかも、ＰｔＳｉ／ＡｌＳｉま
たはＰｔＳｉ／ＴｉＷ／ＡｌＳｉの何れを用いた試料で
も、不純物濃度に対して殆ど依存しないという特徴が見
られる。従来仕様の試料においては、不純物濃度の増加
にともなってコンタクト抵抗が下降しており、実施例の
試料における特徴を際立たせている。
【０１０８】また、図１０に示すように、Ｐベース層２
０５におけるコンタクト抵抗は、ＰｔＳｉ／ＡｌＳｉま
たはＰｔＳｉ／ＴｉＷ／ＡｌＳｉの何れを用いた試料で
も、少なくともボロンの濃度が１０14ｃｍ2 〜１０16ｃ
ｍ2 の範囲では、ＴｉＷ／ＡｌＳｉを用いた従来仕様よ
りは１０分の１以下である。また、ＡｌＳｉを用いた従
来仕様と比べると、ＰｔＳｉ／ＡｌＳｉを用いた試料で
はほぼ同等であり、ＰｔＳｉ／ＴｉＷ／ＡｌＳｉを用い
た試料でも幾分低くなっている。
【０１０９】以上の実証試験の結果から、ＵＭＯＳ−Ｉ
ＧＢＴ１１０では、白金シリサイド層２１４が形成され
るので、まずＮ+ エミッタ層２０６とエミッタ電極２１
２との間のコンタクト抵抗が低減される。このため、オ
ン電圧ＶCE(sat) が低減される。また、Ｎ+ エミッタ層
２０６とエミッタ電極２１２との間のコンタクト抵抗が
低減されるので、ユニット・セルの微細化によってＮ+
エミッタ層２０６とエミッタ電極２１２の間のコンタク
ト面積が過小となっても、オン電圧ＶCE(sat)が上昇し
ない。すなわち、ユニット・セルの微細化がオン電圧Ｖ
CE(sat) の低減に効果的に生かされる。
【０１１０】さらに、Ｐベース層２０５とエミッタ電極
２１２との間のコンタクト抵抗も低減されるので、寄生
トランジスタの導通が導通し難い。すなわち、破壊耐量
が向上する。また、ユニット・セルの微細化によってＰ
ベース層２０５とエミッタ電極２１２の間のコンタクト
面積が過小となっても、破壊耐量が劣化しない。すなわ
ち、オン電圧ＶCE(sat) の向上と破壊耐量の向上とが両
立的に実現される。
【０１１１】なお、白金シリサイド層２１４によるオン
電圧ＶCE(sat) と破壊耐量の向上という効果は、Ｐベー
ス層２０５、Ｎ+ エミッタ層２０６の露出面の形状が第
１実施例で説明した梯子状である装置に限らず、従来装
置にそのまま白金シリサイド層２１４を設けることによ
っても奏する。また、白金シリサイド層２１４は、ＵＭ
ＯＳ−ＩＧＢＴに限らず、例えばＵＭＯＳにおいてもオ
ン抵抗Ｒ0Nを低減するという効果をもたらす。
【０１１２】＜第３実施例＞この第３実施例から第５実
施例までは、Ｎ+ エミッタ層２０６の露出面の形状の最
適化について説明する。図１１は、セル領域ＣＲの一部
領域１５１に相当する半導体基体２００の上主面の構成
を模式的に表現した平面図である。図１１には切断線Ａ
−Ａも同時に描かれている。
【０１１３】図１１に示すように、ストライプ幅Ｗｎ、
ストライプ幅Ｗｐ、トレンチ間隔Ｗｔ、およびユニット
・セル幅Ｗｃｅｌを定義する。また、溝２０７に沿った
方向をＬ方向と定義し、これに直交する方向すなわち溝
２０７が配列する方向をＷ方向と定義する。すなわち、
ストライプ幅Ｗｎはクロスバー領域２０６ａのＬ方向の
幅であり、ストライプ幅ＷｐはＰベース層２０５の矩形
の露出面におけるＬ方向の幅である。さらに、Ｎ+ エミ
ッタ層２０６とＰベース層２０５との境界面と溝２０７
との交線ＣＬ（図１参照）上の点の中で、Ｐベース層２
０５の露出面から最も遠い点までの距離として最大距離
Ｌｍａｘを定義する。この最大距離Ｌｍａｘは、Ｎ+ エ
ミッタ層２０６の直下のＰベース層２０５における横方
向抵抗を規定する一要因となる。ＵＭＯＳ−ＩＧＢＴ１
１０では、最大距離Ｌｍａｘは、近似的にストライプ幅
Ｗｎの半分に相当する。すなわち、最大距離Ｌｍａｘ
は、数１０で与えられる。
【０１１４】
【数１０】
【０１１５】Ｐベース層２０５とＮ+ エミッタ層２０６
との接合部に固有のビルト・イン・ポテンシャルＶｐ
ｎ、およびＵＭＯＳ−ＩＧＢＴ１１０に定格電流を流し
たときのＮ+ エミッタ層２０６の直下のＰベース層２０
５を流れるホール電流の電流密度Ｊｐｒに対して、最大
距離Ｌｍａｘが数１１を満足するように設定されるなら
ば、寄生トランジスタの導通を避けつつＵＭＯＳ−ＩＧ
ＢＴ１１０に定格電流を流すことができる。
【０１１６】
【数１１】
【０１１７】ここで、比抵抗ρpnは、Ｎ+ エミッタ層２
０６の直下におけるＰベース層２０５の比抵抗である。
装置を流れる主電流の中で、Ｐベース層２０５を流れる
ホール電流が占める割合は、上述したように０．３程度
である。この割合についてマージンを見込んで０．５と
安全側に設定することによって、装置の定格電流密度Ｊ
ｒに対して、最大距離Ｌｍａｘが数１２を満足するよう
に設定されるならば、寄生トランジスタの導通を避けつ
つＵＭＯＳ−ＩＧＢＴ１１０に余裕をもって定格電流を
流すことができる。
【０１１８】
【数１２】
【０１１９】例えば、２００Ａの定格電流に対して、最
大距離Ｌｍａｘが数１１あるいは数１２によって与えら
れる大きさになるように、Ｎ+ エミッタ層２０６の形状
あるいはストライプ幅Ｗｎを設定するならば、寄生トラ
ンジスタの導通を防止しつつ、この２００Ａもの大きな
定格電流をＵＭＯＳ−ＩＧＢＴ１１０に流すことが可能
である。
【０１２０】なお、Ｎ+ エミッタ層２０６の露出面の形
状が、梯子型である場合について述べたが、Ｎ+ エミッ
タ層２０６の露出面の形状が図４３に示したストライプ
形状である場合においても同様である。すなわち、Ｎ+
エミッタ層２０６の露出面の形状がストライプ形状であ
っても、最大距離Ｌｍａｘを数１１または数１２で与え
られる大きさに選ぶことによって、寄生トランジスタの
導通を避けつつＵＭＯＳ−ＩＧＢＴ１１０に余裕をもっ
て定格電流を流すことができる。なお、Ｎ+ エミッタ層
２０６の露出面の形状がストライプ形状である場合に
は、最大距離Ｌｍａｘとストライプ幅Ｗｎとの関係は、
数１３で与えられる。
【０１２１】
【数１３】
【０１２２】また、この実施例で示した最大距離Ｌｍａ
ｘの最適値は、ＵＭＯＳ−ＩＧＢＴに限らず、例えばＵ
ＭＯＳにおいても適用することができ、ＵＭＯＳ−ＩＧ
ＢＴと同様の効果をもたらす。
【０１２３】＜第４実施例＞この第４実施例では、Ｎ+
エミッタ層２０６の露出面の形状についてのもう一つの
最適化について説明する。
【０１２４】Ｐベース層２０５とＮ+ エミッタ層２０６
との接合部に固有のビルト・イン・ポテンシャルＶｐ
ｎ、ＵＭＯＳ−ＩＧＢＴ１１０に定格電流を流したとき
のＮ+エミッタ層２０６の直下のＰベース層２０５を流
れるホール電流の電流密度Ｊｐｒ、およびＵＭＯＳ−Ｉ
ＧＢＴ１１０が短絡状態であるときの主電流すなわち短
絡電流の定格電流への比率ｎに対して、最大距離Ｌｍａ
ｘが数１４を満足するように設定されるならば、寄生ト
ランジスタの導通を避けつつＵＭＯＳ−ＩＧＢＴ１１０
に短絡電流を流すことができる。
【０１２５】
【数１４】
【０１２６】ここで、比抵抗ρpnは、Ｎ+ エミッタ層２
０６の直下におけるＰベース層２０５の比抵抗である。
装置を流れる主電流の中で、Ｐベース層２０５を流れる
ホール電流が占める割合は、上述したように０．３程度
である。この割合についてマージンを見込んで０．５と
安全側に設定することによって、装置の定格電流密度Ｊ
ｒ対して、最大距離Ｌｍａｘが数１５を満足するように
設定されるならば、寄生トランジスタの導通を避けつつ
ＵＭＯＳ−ＩＧＢＴ１１０に余裕をもって短絡電流を流
すことができる。
【０１２７】
【数１５】
【０１２８】すなわち、最大距離Ｌｍａｘを数１４また
は数１５で与えられる大きさに設定することによって、
ＵＭＯＳ−ＩＧＢＴ１１０に接続される負荷が短絡して
も、寄生トランジスタの導通を防止することができる。
【０１２９】なお、Ｎ+ エミッタ層２０６の露出面の形
状が、梯子型である場合について述べたが、Ｎ+ エミッ
タ層２０６の露出面の形状が図４３に示したストライプ
形状である場合においても同様である。すなわち、Ｎ+
エミッタ層２０６の露出面の形状がストライプ形状であ
っても、最大距離Ｌｍａｘを数１４または数１５で与え
られる大きさに選ぶことによって、ＵＭＯＳ−ＩＧＢＴ
１１０の負荷が短絡しても寄生トランジスタの導通を避
けることができる。
【０１３０】また、この実施例で示した最大距離Ｌｍａ
ｘの最適値は、ＵＭＯＳ−ＩＧＢＴに限らず、例えばＵ
ＭＯＳにおいても適用することができ、ＵＭＯＳ−ＩＧ
ＢＴと同様の効果をもたらす。
【０１３１】＜第５実施例＞この第５実施例では、Ｎ+
エミッタ層２０６の露出面の形状に対する更に別の最適
化について説明する。図４では図示を略するが、半導体
基体２００の一部には、主電流が所定の大きさを超えて
流れることを防止する過電流保護回路として機能するＲ
ＴＣ（リアル・タイム・クランプ）回路が設置されてい
る。ＲＴＣ回路の働きによって、主電流は定格電流の一
定因子ｍ（＜１）倍に制限される。
【０１３２】Ｐベース層２０５とＮ+ エミッタ層２０６
との接合部に固有のビルト・イン・ポテンシャルＶｐ
ｎ、ＵＭＯＳ−ＩＧＢＴ１１０に定格電流を流したとき
のＮ+エミッタ層２０６の直下のＰベース層２０５を流
れるホール電流の電流密度Ｊｐｒ、および因子ｍに対し
て、最大距離Ｌｍａｘが数１６を満足するように設定さ
れるならば、ＵＭＯＳ−ＩＧＢＴ１１０の負荷が短絡し
ても寄生トランジスタが導通することがない。
【０１３３】
【数１６】
【０１３４】ここで、比抵抗ρpnは、Ｎ+ エミッタ層２
０６の直下におけるＰベース層２０５の比抵抗である。
装置を流れる主電流の中で、Ｐベース層２０５を流れる
ホール電流が占める割合は、上述したように０．３程度
である。この割合についてマージンを見込んで０．５と
安全側に設定することによって、装置の定格電流密度Ｊ
ｒ対して、最大距離Ｌｍａｘが数１７を満足するように
設定されるならば、寄生トランジスタの導通を避けつつ
ＵＭＯＳ−ＩＧＢＴ１１０の負荷を余裕をもって短絡さ
せることができる。
【０１３５】
【数１７】
【０１３６】すなわち、最大距離Ｌｍａｘを数１６また
は数１７で与えられる大きさに設定することによって、
ＵＭＯＳ−ＩＧＢＴ１１０に接続される負荷が短絡して
も、寄生トランジスタの導通を防止することができる。
因子ｍは、第４実施例における比率ｎに比べて小さい。
すなわち、因子ｍと比率ｎの大きさにおける関係は、数
１８で与えられる。
【０１３７】
【数１８】
【０１３８】言い替えると、数１６または数１７は、数
１４または数１５と同様に、ＵＭＯＳ−ＩＧＢＴ１１０
の負荷が短絡しても寄生トランジスタが導通しないため
の条件であるが、数１６または数１７では、数１４また
は数１５におけるよりも最大距離Ｌｍａｘに対する条件
が緩和されている。これは、数１６、数１７では、短絡
電流がＲＴＣ回路によって制限されることを見込んでい
るからである。数１４、数１５は、ＵＭＯＳ−ＩＧＢＴ
１１０がＲＴＣ回路を備えない場合、あるいはＲＴＣ回
路が正常に作動しない場合においてもなお、短絡負荷の
もとで寄生サイリスタが導通することを防止するための
条件を与える。
【０１３９】なお、Ｎ+ エミッタ層２０６の露出面の形
状が、梯子型である場合について述べたが、Ｎ+ エミッ
タ層２０６の露出面の形状が図４３に示したストライプ
形状である場合においても同様である。すなわち、Ｎ+
エミッタ層２０６の露出面の形状がストライプ形状であ
っても、最大距離Ｌｍａｘを数１６または数１７で与え
られる大きさに選ぶことによって、ＲＴＣ回路を備える
ＵＭＯＳ−ＩＧＢＴ１１０の負荷が短絡しても寄生トラ
ンジスタの導通を避けることができる。
【０１４０】また、この実施例で示した最大距離Ｌｍａ
ｘの最適値は、ＵＭＯＳ−ＩＧＢＴに限らず、例えばＵ
ＭＯＳにおいても適用することができ、ＵＭＯＳ−ＩＧ
ＢＴと同様の効果をもたらす。
【０１４１】＜第６実施例＞つぎに、この第６実施例で
は、ストライプ状の溝２０７の間隔および深さと、Ｐベ
ース層２０５の深さとの関係が最適に設定されている点
について説明する。図１２は、ＵＭＯＳ−ＩＧＢＴ１１
０における半導体基体２００の上主面付近の正面断面図
であり、図４における切断線Ａ−Ａに沿った断面を描い
ている。半導体基体２００の上主面は、＜１００＞面に
沿っている。半導体基体２００の上主面における溝２０
７の線状の開口端２２１を含むとともに、上主面と４５
゜の傾斜角をもって傾斜する仮想平面２２２を定義し、
さらに、この仮想平面２２２と、隣に配設される溝２０
７の壁面との交線２２３を定義する。ＵＭＯＳ−ＩＧＢ
Ｔ１１０では、このように定義された交線２２３より
も、Ｐベース層２０５が深くなるように構成されてい
る。すなわち、Ｐベース層２０５とＮ- 半導体層２０４
の境界面が、交線２２３よりもある間隔Ｄｍをもって下
方に位置するように、溝２０７の形状およびＰベース層
２０５の深さが最適化されている。
【０１４２】ＵＭＯＳ−ＩＧＢＴ１１０では、このよう
に設定されているので、開口端２２１を起点として発生
する欠陥が、半導体基体２００の＜１１１＞面、すなわ
ち仮想平面２２２に沿って伝播しても、交線２２３でそ
の伝播が止まる。そして、Ｎ- 半導体層２０４の上面
は、この交線２２３よりも下方に位置するので、欠陥が
Ｎ- 半導体層２０４にまで到達することはない。すなわ
ち、半導体基体２００に欠陥が発生しても、それはＰベ
ース層２０５の中だけに制限され、Ｎ- 半導体層２０４
へ侵入することはない。このため、Ｎ- 半導体層２０４
の劣化が欠陥によって促進されることがないので、Ｎ-
半導体層２０４の劣化に起因するオン電圧ＶCE(sat) の
上昇が抑えられる。なお、溝２０７の底部の形状は、丸
みを帯びるように設定されている。したがって、この底
部からは欠陥が発生し難い。
【０１４３】＜第７実施例＞この第７実施例では、セン
ス領域の構成について説明する。図１３は、ＵＭＯＳ−
ＩＧＢＴ１１０の半導体基体２００の上主面におけるセ
ンス・パッドＳＰとセル領域ＣＲの境界付近の領域１５
２（図４）を拡大して示す拡大平面図である。
【０１４４】図１３に示すように、ＵＭＯＳ−ＩＧＢＴ
１１０では、センス・パッドＳＰとセル領域ＣＲの境界
部分に、複数のユニット・セルＵｓで構成されるセンス
領域（センシング手段）２３０が形成されている。セン
ス領域２３０は、過度の温度上昇の防止、あるいは過電
流を抑える目的で、これらをセンシングするために設置
されている。ユニット・セル（絶縁ゲート半導体素子）
Ｕｓは、セル領域ＣＲに配設されるユニット・セル（絶
縁ゲート半導体素子）Ｕｃと同一構造を有する。
【０１４５】このように、ＵＭＯＳ−ＩＧＢＴ１１０で
は、センス領域２３０は、複数本のユニット・セルＵｓ
で構成されているので、ユニット・セルＵｃ、Ｕｓの微
細化を進めても、微細化の度合いに応じてＵｓの本数を
増やすことによって、センス領域２３０で検出し得る信
号の大きさを所定の大きさ以上に維持することができ
る。すなわち、センシング機能を維持したままで、微細
化を進めることができるので、センシング機能の確保と
オン電圧ＶCE(sat) を低減とを両立的に実現することが
できるという利点がある。
【０１４６】なお、ここではＵＭＯＳ−ＩＧＢＴについ
て説明したが、ＵＭＯＳについても同様にセンス領域を
複数のユニットセルで構成することができ、そのことに
よってセンシング機能の確保とオン電圧ＶCE(sat) を低
減とを両立的に実現することができる。
【０１４７】＜第８実施例＞第８実施例から第１０実施
例では、ＵＭＯＳ−ＩＧＢＴ１１０の上面におけるワイ
ヤ１１７、１２７（図２、図３）の接続部について説明
する。図１４は、ＵＭＯＳ−ＩＧＢＴ１１０の上面をエ
ミッタ・ワイヤとともに示す平面図である。この図１４
には、エミッタ電極２１２の下方に配列するユニット・
セルＵｃの一部（点線）をも図示している。
【０１４８】図１４に示すように、エミッタ電極２１２
には、外部エミッタ電極１１２、１２２との接続を行う
ためのエミッタ・ワイヤ（配線）２２５の一端が接続さ
れ（打たれ）ている。エミッタ・ワイヤ２２５は、櫛歯
状のゲート配線ＧＬで仕切られたセル領域ＣＲに、ほぼ
均等に打たれている。すなわち、各エミッタ・ワイヤ２
２５は、セル領域ＣＲにおいて面積が互いに略均等な範
囲を分担している。このため、各エミッタワイヤ２２５
のエミッタ電極２１２との接続部から、ユニット・セル
Ｕｃまでの主電流の経路の最長距離がほぼ極小となるの
で、エミッタ電極２１２における電圧降下がほぼ最低と
なる。このため、ユニット・セルＵｃの微細化等によっ
て実現するＵＭＯＳ−ＩＧＢＴ１１０の素子自体のオン
電圧ＶCE (sat) の低減効果が、装置全体としてのオン電
圧ＶCE(sat) の低減に無駄なく生かされるという利点が
ある。
【０１４９】なお、ここではＵＭＯＳ−ＩＧＢＴについ
て説明したが、ＵＭＯＳについても同様に構成すること
ができ、そのことによって同様の効果を奏する。
【０１５０】＜第９実施例＞この実施例でも、図１４を
参照する。図１４に示されるように、セル領域ＣＲの上
に２列８本のエミッタ・ワイヤ２２５が打たれている。
この本数は、１列６本のエミッタ・ワイヤが打たれてい
た従来のＵＭＯＳ−ＩＧＢＴに比べて多い。そして、１
本のエミッタ・ワイヤ２２５が分担するセル領域ＣＲ内
の面積は、４ｍｍ2 以下である。このため、主電流がも
たらすエミッタ・ワイヤ２２５における電圧降下が十分
に引き下げされる。
【０１５１】以下に、この効果を実証するために行った
実証試験について説明する。この実証試験で用いられた
ＵＭＯＳ−ＩＧＢＴでは、ＵＭＯＳ−ＩＧＢＴ１１０と
同様に、セル領域ＣＲは櫛歯上のゲート配線ＧＬによっ
て４領域に仕切られている。ただし、センス・パッドＳ
Ｐは設けられていない。図１５および図１６は試験の結
果を示すグラフである。
【０１５２】図１５は、エミッタ・ワイヤ２２５を含め
たオン電圧ＶCE(sat) とエミッタ・ワイヤ２２５の本数
との間の関係を示す。このグラフから理解できるよう
に、１列６本のエミッタ・ワイヤが打たれた従来のＵＭ
ＯＳ−ＩＧＢＴ（図１５における黒丸印）に比べて、２
列８本、３列１６本、あるいは３列２４本のエミッタ・
ワイヤが打たれたＵＭＯＳ−ＩＧＢＴでは、オン電圧Ｖ
CE(sat) が０．１５Ｖないしそれ以上低くなっている。
また、２列８本よりも本数または列数を増やしても、オ
ン電圧ＶCE(sat) の低減効果は余り変わらない。このこ
とは、エミッタ・ワイヤが２列８本あれば、エミッタ・
ワイヤにおける電圧降下は、素子自体のオン電圧Ｖ
CE(sat) に比べて十分低いことを示唆している。
【０１５３】このことを立証するために、実証試験に用
いたエミッタ・ワイヤ自体の抵抗と本数との関係を更に
調べた。図１６は、その結果を示すグラフである。この
グラフから理解できるように、エミッタ・ワイヤ自体の
抵抗は、エミッタ・ワイヤが６本以上であれば、ほぼ一
定である。すなわち、エミッタ・ワイヤが２列８本あれ
ば、エミッタ・ワイヤにおける電圧降下は、素子自体の
オン電圧ＶCE(sat) に比べて十分低いことがわかる。ま
た、図１５に示すように、エミッタ・ワイヤが２列８本
よりも多いほど、それにともなってオン電圧ＶCE(sat)
がわずかに低下するのは、エミッタ電極における電圧降
下が減少するためであると推定される。
【０１５４】以上のように、素子自体のオン電圧Ｖ
CE(sat) の低減が装置全体としてのオン電圧ＶCE(sat)
の低減に有効に結びつくためには、エミッタ・ワイヤ２
２５は２列８本あれば十分であると結論できる。この実
証試験で用いられたＵＭＯＳ−ＩＧＢＴでは、セル領域
ＣＲの面積に略相当するエミッタ電極の面積は、２５ｍ
ｍ2 であるので、エミッタ・ワイヤの１本が分担する領
域の面積は、２５／８＝３．１２ｍｍ2 に相当する。す
なわち、エミッタ・ワイヤが一本当たりに分担するセル
領域ＣＲの面積（エミッタ電極の面積と概ね同一）が、
３．１２ｍｍ2 を中心とする概ね２ｍｍ2 〜４ｍｍ2 の
範囲にあれば、素子自体のオン電圧ＶCE(sat ) の低減が
装置全体としてのオン電圧ＶCE(sat) の低減に十分に生
かされる。
【０１５５】なお、ここではＵＭＯＳ−ＩＧＢＴについ
て説明したが、ＵＭＯＳについても同様に構成すること
ができ、そのことによって同様の効果を奏する。
【０１５６】＜第１０実施例＞この実施例では、エミッ
タ・ワイヤ２２５とゲート電極２１０の間の好ましい角
度について説明する。図１７は、ＵＭＯＳ−ＩＧＢＴ１
１０における１本のエミッタ・ワイヤ２２５とエミッタ
電極２１２との接続部分を拡大して示す拡大斜視図であ
る。図１７には、エミッタ電極２１２の下層に配列する
ユニット・セルＵｃを点線で示している。ストライプ上
に配列するユニット・セルＵｃに沿ってゲート電極２１
０（図１７では図示を略する。図５参照。）が配列して
いる。エミッタ・ワイヤ２２５は、このゲート電極２１
０の方向、言い替えるとユニット・セルＵｃの方向に対
して、２０゜〜１６０゜の範囲の角度をもってエミッタ
電極２１２に接続されている。すなわち、図１７におけ
る角度θは２０゜〜１６０゜の範囲に設定されている。
角度θが、この範囲にあるときには、エミッタ電極２１
２とゲート電極２１０との間の短絡故障が発生し難いと
いう利点がある。
【０１５７】図１８は、このことを実証するために行っ
た実証試験の結果を示すグラフである。この図１８は、
エミッタ・ワイヤ２１２とゲート電極２１０との間の短
絡故障、すなわちゲート配線ショートの発生率と角度θ
の間の関係を示している。このグラフから解るように、
角度θが０または１８０゜であるとき、すなわち、エミ
ッタ・ワイヤ２２５がゲート電極２１０と同じ方向に打
たれたときに最も高い。一方、エミッタ・ワイヤ２２５
を打つ方向を、ゲート電極２１０の方向から、わずかに
２０゜ほどずらすだけで、ゲート配線ショートは起こり
難くなる。すなわち、角度θを２０゜〜１６０゜の範囲
に設定することによって、ゲート配線ショートを低減す
ることができる。
【０１５８】なお、ここではＵＭＯＳ−ＩＧＢＴについ
て説明したが、ＵＭＯＳについても同様に構成すること
ができ、そのことによって同様の効果を奏する。
【０１５９】＜第１１実施例＞この実施例では、ＵＭＯ
Ｓ−ＩＧＢＴ１１０における溝２０７の配設形状につい
て説明する。図１９は、ＵＭＯＳ−ＩＧＢＴ１１０にお
けるセル領域ＣＲの一部領域１５１（図４）の直下に相
当する半導体基体２００の上主面部分を拡大して示す平
面図である。図１９に示すように、溝２０７は、互いに
等間隔に並んだストライプ状に形成されている。溝２０
７に埋め込まれたゲート電極２１０は、ストライプ状の
溝２０７の両端に形成されているゲート配線ＧＬに電気
的に接続されている。また、ストライプは１本毎に離れ
ている。すなわち、１本のストライプに埋め込まれたゲ
ート電極２１０は、ゲート配線ＧＬのみを通じて、他の
ストライプのゲート電極２１０と電気的に結合してい
る。すなわち、溝２０７には、十字「＋」型、Ｔ字
「Ｔ」型、あるいはＬ字「Ｌ」型に交差する部位が存在
しない。このため、ＵＭＯＳ−ＩＧＢＴ１１０では、従
来の装置とは異なり、溝２０７へのゲート電極２１０の
埋め込みが容易に行い得るという利点がある。
【０１６０】なお、この実施例では溝２０７が、直線的
なストライプ状に形成された例を説明したが、直線的で
ある代わりに滑らかな曲線的であってもよい。溝２０７
が曲線的なストライプ状であっても、十字「＋」型、Ｔ
字「Ｔ」型、あるいはＬ字「Ｌ」型に交差する部位は存
在しないので、この実施例と同様の効果を奏する。ま
た、ここで述べたように溝２０７が、互いに離れたスト
ライプ状に形成された構成は、ＵＭＯＳにおいても同様
に実施することが可能であり、また実施することによっ
て同様の効果が得られる。
【０１６１】＜第１２実施例＞以下では、ＵＭＯＳ−Ｉ
ＧＢＴ１１０の好ましい製造方法について説明する。図
２０〜図３４は、この実施例の方法を示す製造工程図で
ある。
【０１６２】このＵＭＯＳ−ＩＧＢＴ１１０を製造する
には、図２０に示すように、まず、Ｐ型不純物を高濃度
に含むシリコン基板を準備する。このシリコン基板は、
Ｐ+コレクタ層２０２に相当する。
【０１６３】つぎに、図２１に示すように、Ｐ+ コレク
タ層２０２の上に、エピタキシャル成長によって、Ｎ型
不純物を高濃度に含むＮ+ バッファ層２０３を形成す
る。
【０１６４】つづいて、図２２に示すように、エピタキ
シャル成長によって、Ｎ+ バッファ層２０３の上に、Ｎ
型不純物を低濃度に含むＮ- 半導体層３０１を形成す
る。この工程によって、半導体基体２００が形成され
る。
【０１６５】つぎに、図２３に示すように、Ｎ- 半導体
層３０１の上面にＰ型不純物を注入し、その後、アニー
ルを施すことによって、Ｎ- 半導体層２０４とその上に
積層されたＰベース層２０５とを形成する。
【０１６６】つぎに、図２４に示すように、所定のパタ
ーンを有するマスク（第１マスク）３０２を、写真製版
によってＰベース層２０５の上面に形成した後、このマ
スク３０２を遮蔽体として用いることによって、Ｎ型不
純物をＰベース層２０５の上面に選択的に注入する。つ
ぎに、マスク３０２を除去した後、アニールを施すこと
によってＮ+ エミッタ層２０６をＰベース層２０５の上
面に選択的に形成する。
【０１６７】図２５に、この工程終了後の半導体基体２
００の上主面を示す。図２５には、マスク３０２の輪郭
も同時に示している。マスク３０２は、矩形領域がマト
リックス状に配列して成る。したがって、Ｎ+ エミッタ
層２０６は、半導体基体２００の上主面に格子状に露出
するように形成される。その後、マスク３０２を除去す
る。
【０１６８】つぎに、図２６に示すように、半導体基体
２００の上主面の上に、写真製版によって所定のパター
ンを有するマスク（第２マスク）３０３を形成する。マ
スク３０３は、図２６および図２７に示すように、格子
状に露出するＮ+ エミッタ層２０６の帯状部分３０４に
沿って開口するように形成される。この開口部は帯状部
分３０４の幅方向端部よりも内側に位置している。な
お、図２７は平面図であり、図２６は図２７に示す切断
線Ｂ−Ｂに沿った正面断面図である。このマスク３０３
を遮蔽体として半導体基体２００の上主面にＲＩＥ（Re
active Ion Etching）を実行する。その結果、図２６に
示すように、マスク３０３が開口する帯状の領域に沿っ
て溝２０７が形成される。この溝２０７は、Ｎ+ エミッ
タ層２０６の上面からＰベース層２０５を貫通し、Ｎ-
半導体層２０４にまで達するように、その深さが調整さ
れる。その後、マスク３０３を除去する。
【０１６９】つぎに、図２８に示すように、半導体基体
２００の上主面および溝２０７の内壁に熱酸化膜３０９
を形成する。つづいて、熱酸化膜３０９の表面に、不純
物をドープしたポリシリコン層３０６をデポジションす
る。ポリシリコン層３０６は、熱酸化膜３０９で覆われ
た溝２０７を充填するとともに、熱酸化膜３０９で覆わ
れた半導体基体２００の上主面の全体に積層するように
形成される。
【０１７０】つぎに、図２９に示すように、ポリシリコ
ン層３０６の上面に、エッチングを適度に施すことによ
り、ポリシリコン層３０６の上面部分を除去することに
よって、半導体基体２００の上主面からの厚さがゲート
配線ＧＬの厚さに相当するポリシリコン層３０７を形成
する。なお、図２９にはゲート配線ＧＬが配設されるべ
き領域（図における左端部）を含めて図示している。
【０１７１】つぎに、図３０に示すように、ゲート配線
ＧＬを配設すべき領域を選択的に覆うようにマスク３０
８をポリシリコン層３０７の上に形成する。その後、マ
スク３０８を遮蔽体として用いつつポリシリコン層３０
７を選択的にエッチ・バックすることによって、図３０
に示すように、ゲート配線ＧＬおよび、ゲート電極２１
０を形成する。すなわち、半導体基体２００の上主面の
上には、ポリシリコン層３０７は、ゲート配線ＧＬ以外
は除去されている。その後、マスク３０８を除去する。
【０１７２】つぎに、図３１に示すように、絶縁膜３１
０を半導体基体２００の上面およびゲート配線ＧＬの上
にデポジションする。
【０１７３】つづいて、図３２に示すように、所定のパ
ターンを有するマスク（第３マスク）３１２を絶縁膜３
１０の上に形成する。このマスク３１２は、ストライプ
状の溝２０７で挟まれた半導体基体２００の上主面をな
す帯状の領域に沿って帯状に開口している。その後、こ
のマスク３１２を遮蔽体として絶縁膜３１０および熱酸
化膜３０９を選択的にエッチングする。この結果、ゲー
ト電極２１０の上を覆う絶縁層２１１が形成されるとと
もに、半導体基体２００の上主面が帯状に露出し、さら
に、熱酸化膜３０９の残された部分によってゲート電極
２１０と半導体基体２００とを絶縁するゲート絶縁膜２
０９が形成される。その後、マスク３１２を除去する。
【０１７４】つづいて、図３３に示すように、半導体基
体２００の上主面における帯状の露出面、すなわち絶縁
層２１１の開口部に相当する部分に、選択的に白金をス
パッタし、その後熱処理を施すことにより、この帯状の
露出面に白金シリサイド層２１４を形成する。
【０１７５】つぎに、図３４に示すように、上面全体、
すなわち絶縁層２１１および白金シリサイド層２１４の
上に、アルミニウムをデポジションすることによって、
白金シリサイド層２１４と電気的に接続されたエミッタ
電極２１２を形成する。また、半導体基体２００の下主
面すなわちＰ+ コレクタ層２０２の下面に、例えばＴｉ
−Ｎｉ−Ａｌ膜を形成することにより、Ｐ+ コレクタ層
２０２の下面に電気的に接続されたコレクタ電極２１３
を得る。
【０１７６】以上の工程によって、ＵＭＯＳ−ＩＧＢＴ
１１０が得られる。
【０１７７】＜第１３実施例＞ここでは、白金シリサイ
ド層２１４を備えない点のみがＵＭＯＳ−ＩＧＢＴ１１
０とは異なるＵＭＯＳ−ＩＧＢＴの好ましい製造方法に
ついて説明する。このＵＭＯＳ−ＩＧＢＴを製造するに
は、図３３に示した工程、すなわち白金をスパッタする
とともにその後に熱処理を施す工程を省いて、図３２に
示した工程を実行した後、図３４に示した工程を直接に
実行すればよい。このように実行することによって、白
金シリサイド層２１４が存在しない半導体基体２００の
帯状の露出面に、エミッタ電極２１２が直接に接続され
る。
【０１７８】＜第１４実施例＞ここでは、ゲート配線Ｇ
Ｌはゲート電極２１０と同じポリシリコンで形成されな
い点のみがＵＭＯＳ−ＩＧＢＴ１１０とは異なるＵＭＯ
Ｓ−ＩＧＢＴの好ましい製造方法について説明する。こ
のＵＭＯＳ−ＩＧＢＴを製造するには、図２０〜図２８
に示した工程を実行した後、図２９および図３０に示し
た工程を実行することなく、ポリシリコン層３０６を一
挙にエッチ・バックすることによって、図３５の工程図
に示すように、半導体基体２００の上主面の上からポリ
シリコン層３０６を除去するとよい。その結果、ゲート
電極２１０が形成される。ゲート配線ＧＬは、別途作成
する。その後、第１２実施例における図３１以降の工程
を実行するとよい。
【０１７９】＜第１５実施例＞ここでは、従来装置であ
るＵＭＯＳ−ＩＧＢＴ８０と同様に、Ｎ+ エミッタ層が
溝２０７と直交するストライプ状に半導体基体の上主面
に露出する点のみが、ＵＭＯＳ−ＩＧＢＴ１１０とは異
なるＵＭＯＳ−ＩＧＢＴの好ましい製造方法について説
明する。このＵＭＯＳ−ＩＧＢＴを製造するには、図２
０〜図２３に示した工程を実行した後、図２４に示した
工程と同様に、所定のパターンを有するマスクを、写真
製版によってＰベース層２０５の上面に形成する。この
マスクは、マスク３３１とは異なり、ストライプ状であ
る。その後、このマスクを遮蔽体として用いることによ
って、Ｎ型不純物をＰベース層２０５の上面に選択的に
注入する。つぎに、マスクを除去した後、アニールを施
すことによってＮ+ エミッタ層をＰベース層２０５の上
面に選択的に形成する。
【０１８０】図３６に、この工程終了後の半導体基体の
上主面を示す。図３６には、この工程で使用したストラ
イプ状のマスク３３１の輪郭も同時に示している。この
工程で形成されたＮ+ エミッタ層２５６とＰベース層２
０５とは、半導体基体の上主面にストライプ状に交互に
露出する。
【０１８１】つぎに、図２６に示した工程と同様に、半
導体基体の上主面の上に、写真製版によって所定のパタ
ーンを有するマスクを形成する。このマスク３３２は、
図３７の平面図に示すように、ストライプ状のＮ+ エミ
ッタ層２５６と直交するストライプ状に形成される。こ
のマスク３３２を遮蔽体として半導体基体の上主面にＲ
ＩＥ（Reactive Ion Etching）を実行する。その結果、
ストライプ状のＮ+ エミッタ層２５６に直交するように
ストライプ状の溝２０７が形成される。この溝２０７
は、Ｎ+ エミッタ層２５６の上面からＰベース層２０５
を貫通し、Ｎ- 半導体層２０４にまで達するように、そ
の深さが調整される。
【０１８２】その後の工程は、第１２実施例における図
２８以降に示した工程と同様である。
【０１８３】＜第１６実施例＞第１２実施例において、
図３０に示されるポリシリコンのゲート配線ＧＬおよび
ゲート電極２１０を形成するのに、ポリシリコン層３０
６をあらかじめゲート配線ＧＬに相当する厚さにデポジ
ションしてもよい。すなわち、図２８に示した工程にお
いて、ポリシリコン層３０６のデポジションの進行を調
整することによって、半導体基体２００の上主面からの
厚さがゲート配線ＧＬの厚さに相当するポリシリコン層
３０７（図２９）を直接に形成してもよい。
【０１８４】＜第１７実施例＞ここでは、半導体基体２
００の中にＰ+ コレクタ層２０２が存在しない点のみ
が、ＵＭＯＳ−ＩＧＢＴ１１０とは異なるＵＭＯＳの好
ましい製造方法について述べる。このＵＭＯＳを製造す
るには、まず、図３８に示すように、Ｎ型不純物を低濃
度に含むシリコン基板４０１を準備する。
【０１８５】つぎに、図３９に示すように、このシリコ
ン基板４０１の下主面にＮ型不純物を高濃度に注入し、
その後、アニールを施すことにより、Ｎ型半導体層４０
２の下面にＮ型不純物を高濃度に含むＮ+ 型半導体層４
０３が形成される。この工程によって、半導体基体４０
０が形成される。Ｎ型不純物を注入する代わりに、シリ
コン基板４０１の下主面に、エピタキシャル成長によっ
てＮ型不純物を高濃度に含むＮ+ 型半導体層４０３を形
成してもよい。
【０１８６】これにつづく工程は、第１２実施例におけ
る、図２３以降の工程と同様である。
【０１８７】＜第１８実施例＞以上の実施例では、ＵＭ
ＯＳ−ＩＧＢＴおよびＵＭＯＳを例として説明したが、
この発明は、例えばＥＳＴ（Emitter Switched Thyrist
or）、ＭＣＴ（MOS Controlled Thyristor）などの、他
の絶縁ゲート型半導体装置に対しても実施が可能であ
る。
【０１８８】＜第１９実施例＞また、以上の実施例で
は、Ｎチャネル型のＵＭＯＳ−ＩＧＢＴ等について説明
したが、Ｐチャネル型の絶縁ゲート型半導体装置につい
ても実施が可能である。
【０１８９】
【発明の効果】
＜請求項１に記載の発明の効果＞この発明の装置では、
実質的に帯状の第３領域に挟まれた領域の一部に規定さ
れる第２領域に第３半導体層が露出しているので、第１
主電極と第３半導体層との電気的接続を保ちつつ、微細
化を行うことが容易である。しかも、第３半導体層は溝
に隣接するとともに溝に沿って中断することなく規定さ
れる第３領域に露出するように形成されているので、ゲ
ート電極に対向する第２半導体層の部分であるチャネル
領域が、溝に沿って途切れることなく形成される。この
ため、この発明の装置では、微細化を行うことがオン電
圧の低減に有効に結びつくという効果がある。
【０１９０】＜請求項２に記載の発明の効果＞この発明
の装置では、第２領域が隣合う第３領域の間に架けわた
された架橋状に規定されるので、第１領域の位置がずれ
ても、第３半導体層と第１主電極との間の電気的接続が
保証される。このため、第１主電極と第３半導体層との
電気的接続を保ちつつ、微細化を更に進めることができ
るので、オン電圧を一層低減することが可能である。
【０１９１】＜請求項３に記載の発明の効果＞この発明
の装置では、第１主電極と第２および第３半導体層と
が、白金シリサイドを有する導電層を挟んで電気的に接
続されているので、それらの間のコンタクト抵抗が低減
される。第３半導体と第１主電極とのコンタクト抵抗が
低減されるので、微細化によって第３半導体層と第１主
電極との接触面積が減少してもオン電圧が上昇しない。
すなわち、微細化がオン電圧の低減に有効に生かされる
という効果がある。
【０１９２】また、第２半導体層と第１主電極とのコン
タクト抵抗が低減されるために、寄生トランジスタが導
通し難い。すなわち、オン電圧の低減と破壊耐量の向上
とが両立的に実現するという効果がある。
【０１９３】＜請求項４に記載の発明の効果＞この発明
の装置では、接触面の幅が最適化されているので、白金
シリサイドを有する導電層によるコンタクト抵抗の低減
効果が著しい。このため、オン電圧の一層の低減と破壊
耐量の一層の向上とが実現するという効果がある。
【０１９４】＜請求項５に記載の発明の効果＞この発明
の装置では、Ｖｐｎ＞Ｊｐｒ×ρpn×Ｌｍａｘの関係を
満たすように第３半導体層の形状が設定されているの
で、装置に定格電流に相当する大きさの主電流を通電し
ても第２半導体層と第３半導体層との間の接合部に発生
するバイアス電圧は、ビルト・イン・ポテンシャルＶｐ
ｎを超えることがない。このため、寄生トランジスタの
導通を招くことなく装置に定格電流を通電し得るという
効果がある。
【０１９５】＜請求項６に記載の発明の効果＞この発明
の装置では、Ｖｐｎ＞ｎ×Ｊｐｒ×ρpn×Ｌｍａｘの関
係を満たすように第３半導体層の形状が設定されている
ので、装置の負荷を短絡させた状態で主電流を通電して
も第２半導体層と第３半導体層との間の接合部に発生す
るバイアス電圧は、ビルト・イン・ポテンシャルＶｐｎ
を超えることがない。このため、寄生トランジスタの導
通を招くことなく装置に短絡電流を通電し得るという効
果がある。
【０１９６】＜請求項７に記載の発明の効果＞この発明
の装置では、過電流保護手段が備わるので、装置の負荷
を短絡させた状態で主電流を通電しても、主電流の大き
さは制限電流値を超えない。しかも、Ｖｐｎ＞ｍ×Ｊｐ
ｒ×ρpn×Ｌｍａｘの関係を満たすように第３半導体層
の形状が設定されているので、装置の負荷を短絡させた
状態で主電流を通電しても第２半導体層と第３半導体層
との間の接合部に発生するバイアス電圧は、ビルト・イ
ン・ポテンシャルＶｐｎを超えることがない。このた
め、寄生トランジスタの導通を招くことなく装置に短絡
電流を通電し得るという効果がある。さらに、過電流保
護手段によって短絡電流が制限されるので、過電流保護
回路を備えない装置に比べて最大距離Ｌｍａｘに対する
条件が緩和されるという効果がある。
【０１９７】＜請求項８に記載の発明の効果＞この発明
の装置では、半導体基体の上主面が＜１００＞結晶面に
沿っており、しかも、第１半導体層と第２半導体層との
境界面が、隣合う溝の壁面と仮想面との交線よりも下方
にあるので、溝の開口端に欠陥が発生しても、それが第
１半導体層へ侵入することはない。このため、第１半導
体層の劣化が欠陥によって促進されることがないので、
第１半導体層の劣化に由来するオン電圧の上昇が抑えら
れるという効果がある。
【０１９８】＜請求項９に記載の発明の効果＞この発明
の装置では、センシング手段が複数の素子を有するの
で、素子の微細化にともなって１個の素子の出力信号の
強さが低下しても、センシング手段全体の出力信号を高
く維持することができる。すなわち、センシング機能の
確保と微細化に伴うオン電圧の低減とを両立的に実現し
得るという効果がある。
【０１９９】＜請求項１０に記載の発明の効果＞この発
明の装置では、同一構造の複数の絶縁ゲート型半導体素
子が等間隔に配列されており、しかも、略均等に仮想分
割されてなる単位領域毎に配線の各１が接続されるの
で、主電流によって主電極に引き起こされる電圧降下
は、配線の数が一定である条件の下ではほぼ最低とな
る。このため、絶縁ゲート型半導体素子の微細化に伴う
素子自体のオン電圧の低減効果が、装置全体におけるオ
ン電圧の低減に有効に生かされるという効果がある。
【０２００】＜請求項１１に記載の発明の効果＞この発
明の装置では、１本の配線が主電流を分担する単位領域
の面積が最適化されている。すなわち配線の本数が最適
化されているので、絶縁ゲート型半導体素子自体のオン
電圧に比べて、配線および主電極における電圧降下が十
分に低い。このため、絶縁ゲート型半導体素子の微細化
に伴う素子自体のオン電圧の低減効果が、装置全体にお
けるオン電圧の低減に有効に生かされるという効果があ
る。
【０２０１】＜請求項１２に記載の発明の効果＞この発
明の装置では、配線の方向と絶縁ゲート型半導体素子の
方向とが最適な角度をもって交差するので、配線とゲー
ト電極との間の短絡故障が発生し難いという効果があ
る。
【０２０２】＜請求項１３に記載の発明の効果＞この発
明の装置では、各絶縁ゲート型半導体素子に属するトレ
ンチ・ゲートが直線状ないし滑らかな曲線状に形成さ
れ、しかも、他の素子に属するトレンチ・ゲートとは交
差しないので、トレンチ・ゲートにＬ字「Ｌ」型の折れ
曲がり部、および、十字「＋」、Ｔ字「Ｔ］等の交差部
が存在しない。このため、ゲート電極をトレンチへ容易
に埋め込むことができるという効果がある。
【０２０３】＜請求項１４に記載の発明の効果＞この発
明の製造方法では、ストライプ状に配設されるトレンチ
・ゲートに挟まれた半導体基体の上主面において、トレ
ンチ・ゲートに隣接する梯子状に第３半導体層が露出す
る絶縁ゲート型半導体装置を容易に製造し得るという効
果がある。
【０２０４】＜請求項１５に記載の発明の効果＞この発
明の製造方法では、半導体基体と主電極の間に白金シリ
サイドの導電層を有する絶縁ゲート型半導体装置を容易
に製造し得るという効果がある。
【０２０５】＜請求項１６に記載の発明の効果＞この発
明の製造方法では、ゲート電極とともにゲート配線がポ
リシリコンで構成される絶縁ゲート型半導体装置を容易
に製造し得るという効果がある。
【０２０６】＜請求項１７に記載の発明の効果＞この発
明の製造方法では、ゲート電極とともにゲート配線がポ
リシリコンで構成される絶縁ゲート型半導体装置を容易
に製造し得るという効果がある。
【図面の簡単な説明】
【図１】この発明の実施例のＵＭＯＳ−ＩＧＢＴの断面
斜視図である。
【図２】この発明の実施例のＵＭＯＳ−ＩＧＢＴが組み
込まれた製品の部分透視斜視図である。
【図３】この発明の実施例のＵＭＯＳ−ＩＧＢＴが組み
込まれた製品の斜視図である。
【図４】この発明の実施例のＵＭＯＳ−ＩＧＢＴの上面
図である。
【図５】この発明の実施例のＵＭＯＳ−ＩＧＢＴの部分
平面図である。
【図６】この発明の実施例のＵＭＯＳ−ＩＧＢＴの正面
断面図である。
【図７】この発明の実施例のＵＭＯＳ−ＩＧＢＴに関す
る実証試験の結果を示すグラフである。
【図８】この発明の実施例のＵＭＯＳ−ＩＧＢＴに関す
る実証試験の結果を示すグラフである。
【図９】この発明の実施例のＵＭＯＳ−ＩＧＢＴに関す
る実証試験の結果を示すグラフである。
【図１０】この発明の実施例のＵＭＯＳ−ＩＧＢＴに関
する実証試験の結果を示すグラフである。
【図１１】この発明の実施例のＵＭＯＳ−ＩＧＢＴの部
分平面図である。
【図１２】この発明の実施例のＵＭＯＳ−ＩＧＢＴの正
面断面図である。
【図１３】この発明の実施例のＵＭＯＳ−ＩＧＢＴの部
分平面図である。
【図１４】この発明の実施例のＵＭＯＳ−ＩＧＢＴの平
面図である。
【図１５】この発明の実施例のＵＭＯＳ−ＩＧＢＴに関
する実証試験の結果を示すグラフである。
【図１６】この発明の実施例のＵＭＯＳ−ＩＧＢＴに関
する実証試験の結果を示すグラフである。
【図１７】この発明の実施例のＵＭＯＳ−ＩＧＢＴの部
分斜視図である。
【図１８】この発明の実施例のＵＭＯＳ−ＩＧＢＴに関
する実証試験の結果を示すグラフである。
【図１９】この発明の実施例のＵＭＯＳ−ＩＧＢＴの部
分平面図である。
【図２０】この発明の実施例のＵＭＯＳ−ＩＧＢＴの製
造方法に関する工程図である。
【図２１】この発明の実施例のＵＭＯＳ−ＩＧＢＴの製
造方法に関する工程図である。
【図２２】この発明の実施例のＵＭＯＳ−ＩＧＢＴの製
造方法に関する工程図である。
【図２３】この発明の実施例のＵＭＯＳ−ＩＧＢＴの製
造方法に関する工程図である。
【図２４】この発明の実施例のＵＭＯＳ−ＩＧＢＴの製
造方法に関する工程図である。
【図２５】この発明の実施例のＵＭＯＳ−ＩＧＢＴの製
造方法に関する工程図である。
【図２６】この発明の実施例のＵＭＯＳ−ＩＧＢＴの製
造方法に関する工程図である。
【図２７】この発明の実施例のＵＭＯＳ−ＩＧＢＴの製
造方法に関する工程図である。
【図２８】この発明の実施例のＵＭＯＳ−ＩＧＢＴの製
造方法に関する工程図である。
【図２９】この発明の実施例のＵＭＯＳ−ＩＧＢＴの製
造方法に関する工程図である。
【図３０】この発明の実施例のＵＭＯＳ−ＩＧＢＴの製
造方法に関する工程図である。
【図３１】この発明の実施例のＵＭＯＳ−ＩＧＢＴの製
造方法に関する工程図である。
【図３２】この発明の実施例のＵＭＯＳ−ＩＧＢＴの製
造方法に関する工程図である。
【図３３】この発明の実施例のＵＭＯＳ−ＩＧＢＴの製
造方法に関する工程図である。
【図３４】この発明の実施例のＵＭＯＳ−ＩＧＢＴの製
造方法に関する工程図である。
【図３５】この発明の実施例のＵＭＯＳ−ＩＧＢＴの製
造方法に関する工程図である。
【図３６】この発明の実施例のＵＭＯＳ−ＩＧＢＴの製
造方法に関する工程図である。
【図３７】この発明の実施例のＵＭＯＳ−ＩＧＢＴの製
造方法に関する工程図である。
【図３８】この発明の実施例のＵＭＯＳの製造方法に関
する工程図である。
【図３９】この発明の実施例のＵＭＯＳの製造方法に関
する工程図である。
【図４０】従来のＵＭＯＳの正面断面図である。
【図４１】従来のＵＭＯＳの平面図である。
【図４２】従来のＵＭＯＳ−ＩＧＢＴの断面斜視図であ
る。
【図４３】従来のＵＭＯＳ−ＩＧＢＴの平面図である。
【図４４】従来のＵＭＯＳの正面断面図である。
【図４５】従来のＵＭＯＳ−ＩＧＢＴの部分平面図であ
る。
【符号の説明】
２０４ Ｎ- 半導体層（第１半導体層） ２０５ Ｐベース層（第２半導体層） ２０６ Ｎ+ エミッタ層（第３半導体層） ２００ 半導体基体 ２０７ 溝 ２０９ ゲート絶縁膜 ２１０ ゲート電極（トレンチ・ゲート） ２１２ エミッタ電極（第１主電極） ２１３ コレクタ電極（第２主電極） Ｒａ 帯状領域（第１領域） ２０６ａ クロスバー領域（第２領域） ２０６ｂ 帯状領域（第３領域） ２１４ 白金シリサイド層（導電層） Ｌｍａｘ 最大距離 ２２１ 開口端 ２２２ 仮想面 ２２３ 交線 ２３０ センス領域（センシング手段） Ｕｃ、Ｕｓ ユニット・セル（絶縁ゲート型半導体素
子） ２２５ エミッタ・ワイヤ（配線） ３０２ マスク（第１マスク） ３０３ マスク（第２マスク） ３１２ マスク（第３マスク） ３０９ 第１絶縁膜 ３１０ 第２絶縁膜 ３０６ ポリシリコン層 ＧＬ ゲート配線
【手続補正書】
【提出日】平成６年６月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正内容】
【００５６】この発明にかかる請求項７に記載の絶縁ゲ
ート型半導体装置は、第１導電形式の第１半導体層と、
当該第１半導体層の上に積層された第２導電形式の第２
半導体層と、当該第２半導体層の上面に選択的に形成さ
れた第１導電形式の第３半導体層と、を有する半導体基
体を備え、前記半導体基体には、前記上主面に沿って実
質的にストライプ状に配列された複数の溝が、前記上主
面から前記第１半導体層にまで達するように形成されて
おり、前記第２半導体層と前記第３半導体層は、隣合う
前記溝に挟まれた前記上主面に選択的に露出しており、
前記溝には、当該溝の内壁を覆うように形成されたゲー
ト絶縁膜を挟んで、ゲート電極が埋め込まれており、前
記上主面に選択的に露出する前記第２および第３半導体
層の双方に電気的に接続され、前記ゲート電極とは絶縁
された第１主電極と、前記半導体基体の下主面に電気的
に接続された第２主電極と、を更に備える絶縁ゲート型
半導体装置において、前記第１主電極と前記第２主電極
の間を流れる主電流の大きさを、所定の制限電流値を超
えないように制限する過電流保護手段を更に備え、前記
第３半導体層と前記第２半導体層との境界面と前記溝と
の交線上の仮想的な点の中で、第２半導体層の前記上主
面への露出面から最も遠い仮想点までの距離として規定
される最大距離Ｌｍａｘが、前記第２半導体層と前記第
３半導体層との接合部に固有のビルト・イン・ポテンシ
ャルＶｐｎ、前記第１主電極と前記第２主電極との間に
当該装置の定格電流に相当する大きさの主電流を通電し
たときに、前記第３半導体層の直下の前記第２半導体層
を流れる電流の密度Ｊｐｒ、前記制限電流値と定格電流
との比率ｍ、および前記第３半導体層の直下における前
記第２半導体層の比抵抗ρpnに対して、Ｖｐｎ＞ｍ×Ｊ
ｐｒ×ρpn×Ｌｍａｘで与えられるように、前記第３半
導体層の形状が設定されていることを特徴とする。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原田 真名 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 湊 忠玄 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 第１導電形式の第１半導体層と、当該第
    １半導体層の上に積層された第２導電形式の第２半導体
    層と、当該第２半導体層の上面に選択的に形成された第
    １導電形式の第３半導体層と、を有する半導体基体を備
    え、前記半導体基体には、前記上主面に沿って実質的に
    ストライプ状に配列された複数の溝が、前記上主面から
    前記第１半導体層にまで達するように形成されており、
    前記第２半導体層と前記第３半導体層は、隣合う前記溝
    に挟まれた前記上主面に選択的に露出しており、前記溝
    には、当該溝の内壁を覆うように形成されたゲート絶縁
    膜を挟んで、ゲート電極が埋め込まれており、前記上主
    面に選択的に露出する前記第２および第３半導体層の双
    方に電気的に接続され、前記ゲート電極とは絶縁された
    第１主電極と、前記半導体基体の下主面に電気的に接続
    された第２主電極と、を更に備える絶縁ゲート型半導体
    装置において、 前記第１主電極は、隣合う前記溝に挟まれた前記上主面
    の中に前記溝に沿って実質的に帯状に規定される第１領
    域において、前記上主面と電気的に接続されており、 前記第３半導体層は、隣合う前記溝に挟まれた前記上主
    面の中に規定される第２領域と第３領域とに露出し、当
    該第３領域は、隣合う前記溝の内側に隣接するとともに
    当該溝に沿って中断することなく実質的に帯状に規定さ
    れ、前記第２領域は、隣合う前記第３領域に挟まれた領
    域の一部に選択的に規定されている、ことを特徴とする
    絶縁ゲート型半導体装置。
  2. 【請求項２】 請求項１に記載の装置において、 前記第２領域が、隣合う前記第３領域の間に架けわたさ
    れた架橋状に規定されることを特徴とする絶縁ゲート型
    半導体装置。
  3. 【請求項３】 第１導電形式の第１半導体層と、当該第
    １半導体層の上に積層された第２導電形式の第２半導体
    層と、当該第２半導体層の上面に選択的に形成された第
    １導電形式の第３半導体層と、を有する半導体基体を備
    え、前記半導体基体には、前記上主面に沿って実質的に
    ストライプ状に配列された複数の溝が、前記上主面から
    前記第１半導体層にまで達するように形成されており、
    前記第２半導体層と前記第３半導体層は、隣合う前記溝
    に挟まれた前記上主面に選択的に露出しており、前記溝
    には、当該溝の内壁を覆うように形成されたゲート絶縁
    膜を挟んで、ゲート電極が埋め込まれており、前記上主
    面に選択的に露出する前記第２および第３半導体層の双
    方に電気的に接続され、前記ゲート電極とは絶縁された
    第１主電極と、前記半導体基体の下主面に電気的に接続
    された第２主電極と、を更に備える絶縁ゲート型半導体
    装置において、 前記第１主電極と前記第２および第３半導体とが、白金
    シリサイドを有する導電層を挟んで電気的に接続されて
    いることを特徴とする絶縁ゲート型半導体装置。
  4. 【請求項４】 請求項３に記載の装置において、 前記第１主電極と前記第２半導体層との間の接触面、お
    よび前記第１主電極と前記第３半導体層との間の接触面
    がともに矩形であって、それら一辺の幅が０．５μｍ〜
    ３μｍの範囲であることを特徴とする絶縁ゲート型半導
    体装置。
  5. 【請求項５】 第１導電形式の第１半導体層と、当該第
    １半導体層の上に積層された第２導電形式の第２半導体
    層と、当該第２半導体層の上面に選択的に形成された第
    １導電形式の第３半導体層と、を有する半導体基体を備
    え、前記半導体基体には、前記上主面に沿って実質的に
    ストライプ状に配列された複数の溝が、前記上主面から
    前記第１半導体層にまで達するように形成されており、
    前記第２半導体層と前記第３半導体層は、隣合う前記溝
    に挟まれた前記上主面に選択的に露出しており、前記溝
    には、当該溝の内壁を覆うように形成されたゲート絶縁
    膜を挟んで、ゲート電極が埋め込まれており、前記上主
    面に選択的に露出する前記第２および第３半導体層の双
    方に電気的に接続され、前記ゲート電極とは絶縁された
    第１主電極と、前記半導体基体の下主面に電気的に接続
    された第２主電極と、を更に備える絶縁ゲート型半導体
    装置において、 前記第３半導体層と前記第２半導体層との境界面と前記
    溝との交線上の仮想的な点の中で、第２半導体層の前記
    上主面への露出面から最も遠い仮想点までの距離として
    規定される最大距離Ｌｍａｘが、前記第２半導体層と前
    記第３半導体層との接合部に固有のビルト・イン・ポテ
    ンシャルＶｐｎ、前記第１主電極と前記第２主電極との
    間に当該装置の定格電流に相当する大きさの主電流を通
    電したときに、前記第３半導体層の直下の前記第２半導
    体層を流れる電流の密度Ｊｐｒ、および前記第３半導体
    層の直下における前記第２半導体層の比抵抗ρpnに対し
    て、Ｖｐｎ＞Ｊｐｒ×ρpn×Ｌｍａｘで与えられるよう
    に、前記第３半導体層の形状が設定されていることを特
    徴とする絶縁ゲート型半導体装置。
  6. 【請求項６】 第１導電形式の第１半導体層と、当該第
    １半導体層の上に積層された第２導電形式の第２半導体
    層と、当該第２半導体層の上面に選択的に形成された第
    １導電形式の第３半導体層と、を有する半導体基体を備
    え、前記半導体基体には、前記上主面に沿って実質的に
    ストライプ状に配列された複数の溝が、前記上主面から
    前記第１半導体層にまで達するように形成されており、
    前記第２半導体層と前記第３半導体層は、隣合う前記溝
    に挟まれた前記上主面に選択的に露出しており、前記溝
    には、当該溝の内壁を覆うように形成されたゲート絶縁
    膜を挟んで、ゲート電極が埋め込まれており、前記上主
    面に選択的に露出する前記第２および第３半導体層の双
    方に電気的に接続され、前記ゲート電極とは絶縁された
    第１主電極と、前記半導体基体の下主面に電気的に接続
    された第２主電極と、を更に備える絶縁ゲート型半導体
    装置において、 前記第３半導体層と前記第２半導体層との境界面と前記
    溝との交線上の仮想的な点の中で、第２半導体層の前記
    上主面への露出面から最も遠い仮想点までの距離として
    規定される最大距離Ｌｍａｘが、前記第２半導体層と前
    記第３半導体層との接合部に固有のビルト・イン・ポテ
    ンシャルＶｐｎ、前記第１主電極と前記第２主電極との
    間に当該装置の定格電流に相当する大きさの主電流を通
    電したときに、前記第３半導体層の直下の前記第２半導
    体層を流れる電流の密度Ｊｐｒ、前記第１主電極と前記
    第２主電極との間に短絡負荷を接続したときの主電流の
    大きさと定格電流との比率ｎ、および前記第３半導体層
    の直下における前記第２半導体層の比抵抗ρpnに対し
    て、Ｖｐｎ＞ｎ×Ｊｐｒ×ρpn×Ｌｍａｘで与えられる
    ように、前記第３半導体層の形状が設定されていること
    を特徴とする絶縁ゲート型半導体装置。
  7. 【請求項７】 第１導電形式の第１半導体層と、当該第
    １半導体層の上に積層された第２導電形式の第２半導体
    層と、当該第２半導体層の上面に選択的に形成された第
    １導電形式の第３半導体層と、を有する半導体基体を備
    え、前記半導体基体には、前記上主面に沿って実質的に
    ストライプ状に配列された複数の溝が、前記上主面から
    前記第１半導体層にまで達するように形成されており、
    前記第２半導体層と前記第３半導体層は、隣合う前記溝
    に挟まれた前記上主面に選択的に露出しており、前記溝
    には、当該溝の内壁を覆うように形成されたゲート絶縁
    膜を挟んで、ゲート電極が埋め込まれており、前記上主
    面に選択的に露出する前記第２および第３半導体層の双
    方に電気的に接続され、前記ゲート電極とは絶縁された
    第１主電極と、前記半導体基体の下主面に電気的に接続
    された第２主電極と、を更に備える絶縁ゲート型半導体
    装置において、 前記第１主電極と前記第２主電極の間を流れる主電流の
    大きさを、所定の制限電流値を超えないように制限する
    過電流保護手段を更に備え、 前記第３半導体層と前記第２半導体層との境界面と前記
    溝との交線上の仮想的な点の中で、第２半導体層の前記
    上主面への露出面から最も遠い仮想点までの距離として
    規定される最大距離Ｌｍａｘが、前記第２半導体層と前
    記第３半導体層との接合部に固有のビルト・イン・ポテ
    ンシャルＶｐｎ、前記第１主電極と前記第２主電極との
    間に当該装置の定格電流に相当する大きさの主電流を通
    電したときに、前記第３半導体層の直下の前記第２半導
    体層を流れる電流の密度Ｊｐｒ、前記制限電流値と定格
    電流との比率ｍ、および前記第３半導体層の直下におけ
    る前記第２半導体層の比抵抗ρpnに対して、Ｖｐｎ＞ｎ
    ×Ｊｐｒ×ρpn×Ｌｍａｘで与えられるように、前記第
    ３半導体層の形状が設定されていることを特徴とする絶
    縁ゲート型半導体装置。
  8. 【請求項８】 第１導電形式の第１半導体層と、当該第
    １半導体層の上に積層された第２導電形式の第２半導体
    層と、当該第２半導体層の上面に選択的に形成された第
    １導電形式の第３半導体層と、を有する半導体基体を備
    え、前記半導体基体には、前記上主面に沿って実質的に
    ストライプ状に配列された複数の溝が、前記上主面から
    前記第１半導体層にまで達するように形成されており、
    前記第２半導体層と前記第３半導体層は、隣合う前記溝
    に挟まれた前記上主面に選択的に露出しており、前記溝
    には、当該溝の内壁を覆うように形成されたゲート絶縁
    膜を挟んで、ゲート電極が埋め込まれており、前記上主
    面に選択的に露出する前記第２および第３半導体層の双
    方に電気的に接続され、前記ゲート電極とは絶縁された
    第１主電極と、前記半導体基体の下主面に電気的に接続
    された第２主電極と、を更に備える絶縁ゲート型半導体
    装置において、 前記半導体基体の上主面は＜１００＞結晶面に沿ってお
    り、前記上主面における前記溝の開口端を含むとともに
    当該上主面と４５゜の傾斜角をもって傾斜する仮想面と
    当該溝に隣合う溝の壁面との交線よりも、前記第１半導
    体層と前記第２半導体層との境界面が下方に位置するよ
    うに、前記第２半導体層の厚さと当該複数の溝の形状と
    が設定されていることを特徴とする絶縁ゲート型半導体
    装置。
  9. 【請求項９】 トレンチ・ゲートを有する複数の絶縁ゲ
    ート型半導体素子が単一の半導体基体に実質的にストラ
    イプ状に配列された絶縁ゲート型半導体装置において、 当該装置の主電流の大きさまたは前記半導体基体の温度
    を検出するセンシング手段を備え、当該センシング手段
    が複数の前記絶縁ゲート型半導体素子を有することを特
    徴とする絶縁ゲート型半導体装置。
  10. 【請求項１０】 トレンチ・ゲートを有するとともに互
    いに同一構造の複数の絶縁ゲート型半導体素子が単一の
    半導体基体に実質的にストライプ状に等間隔に配列され
    た絶縁ゲート型半導体装置において、 前記半導体基体の１つの主面に接続される主電極と外部
    の電極とを電気的に結合するための複数の配線が、当該
    主電極に接続されており、前記複数の絶縁ゲート型半導
    体素子が前記半導体基体に占める領域を前記主面に沿っ
    て略均等に仮想的に分割してなる複数の単位領域毎に前
    記配線の各１が接続されていることを特徴とする絶縁ゲ
    ート型半導体装置。
  11. 【請求項１１】 請求項１０に記載の装置において、面
    積が２ｍｍ2 〜４ｍｍ2 の範囲の前記単位領域毎に前記
    複数の配線の各１が接続されていることを特徴とする絶
    縁ゲート型半導体装置。
  12. 【請求項１２】 トレンチ・ゲートを有する複数の絶縁
    ゲート型半導体素子が単一の半導体基体に実質的に直線
    的なストライプ状に配列された絶縁ゲート型半導体装置
    において、 前記半導体基体における前記トレンチ・ゲートが形成さ
    れている側の主面に接続される主電極と外部の電極とを
    電気的に結合するための配線が当該主電極に接続されて
    おり、しかも、当該配線の方向と前記絶縁ゲート型半導
    体素子の方向とが２０゜〜１６０゜の範囲の角度をもっ
    て交差するように前記配線が接続されていることを特徴
    とする絶縁ゲート型半導体装置。
  13. 【請求項１３】 トレンチ・ゲートを有する複数の絶縁
    ゲート型半導体素子が単一の半導体基体に実質的にスト
    ライプ状に配列された絶縁ゲート型半導体装置におい
    て、 前記絶縁ゲート型半導体素子の各１は、直線状ないし滑
    らかな曲線状に形成されており、それとともに、当該素
    子に属する前記トレンチ・ゲートは当該素子に沿って直
    線状ないし滑らかな曲線状に形成されているとともに、
    他の絶縁ゲート型半導体素子に属する前記トレンチ・ゲ
    ートとは交差しないように形成されていることを特徴と
    する絶縁ゲート型半導体装置。
  14. 【請求項１４】 トレンチ・ゲートを有する複数の絶縁
    ゲート型半導体素子が単一の半導体基体に実質的にスト
    ライプ状に配列された絶縁ゲート型半導体装置を製造す
    る方法であって、(a) 上主面と下主面とを規定するとと
    もに当該上主面に露出する第１導電形式の第１半導体層
    を備える半導体基体を準備する工程と、(b) 前記半導体
    基体の上主面に第２導電形式の不純物を導入することに
    よって、前記半導体基体の上主面に露出する第２導電形
    式の第２半導体層を、前記第１半導体層の上面部分に形
    成する工程と、(c) 前記半導体基体の上主面が格子状に
    露出するように当該上面を選択的に覆う第１マスクを形
    成する工程と、(d) 前記第１マスクを遮蔽体として前記
    半導体基体の上主面に第１導電形式の不純物を選択的に
    導入することによって、当該上主面に格子状に露出する
    第１導電形式の第３半導体層を、前記第２半導体層の上
    面部分に選択的に形成する工程と、(e) 前記第１マスク
    を除去する工程と、(f) 前記工程(e) の後に、前記第３
    半導体層の前記格子状の露出面に沿ってストライプ状に
    開口するとともに、当該格子状の露出面の幅方向端部の
    内側に開口する第２マスクを前記半導体基体の上主面の
    上に形成する工程と、(g) 前記第２マスクを遮蔽体とし
    て、前記半導体基体の上主面からエッチングを選択的に
    施すことによって、前記第２マスクの開口部の直下に前
    記第１半導体層に達するストライプ状の溝を形成する工
    程と、(h) 前記第２マスクを除去する工程と、(i) 前記
    工程(h) の後に、前記溝の内壁および前記半導体基体の
    上主面とを覆う第１絶縁膜を形成する工程と、(j) 前記
    第１絶縁膜に覆われた前記溝にゲート電極を埋設する工
    程と、(k) 前記第１絶縁膜および前記ゲート電極の上に
    第２絶縁膜を形成する工程と、(l) 隣合う前記ストライ
    プ状の溝に挟まれた前記半導体基体の上主面に、当該溝
    から離れるとともに当該溝に沿って実質的に帯状に開口
    する第３マスクを形成する工程と、(m) 前記第３マスク
    を遮蔽体として、前記第２絶縁膜にエッチングを選択的
    に施すことにより、当該第２絶縁膜を選択的に除去する
    工程と、(n) 前記第３マスクを除去する工程と、(o) 前
    記工程(n) の後に、前記第２絶縁膜およびその除去され
    た部分を覆うように第１導電体を形成する工程と、(p)
    前記半導体基体の下主面に第２導電体を形成する工程
    と、を備える絶縁ゲート型半導体装置の製造方法。
  15. 【請求項１５】 トレンチ・ゲートを有する複数の絶縁
    ゲート型半導体素子が単一の半導体基体に実質的にスト
    ライプ状に配列された絶縁ゲート型半導体装置を製造す
    る方法であって、(a) 上主面と下主面とを規定するとと
    もに当該上主面に露出する第１導電形式の第１半導体層
    を備える半導体基体を準備する工程と、(b) 前記半導体
    基体の上主面に第２導電形式の不純物を導入することに
    よって、前記半導体基体の上主面に露出する第２導電形
    式の第２半導体層を、前記第１半導体層の上面部分に形
    成する工程と、(c) 前記半導体基体の上主面を選択的に
    覆う第１マスクを形成する工程と、(d) 前記第１マスク
    を遮蔽体として前記半導体基体の上主面に第１導電形式
    の不純物を選択的に導入することによって、当該上主面
    に選択的に露出する第１導電形式の第３半導体層を、前
    記第２半導体層の上面部分に選択的に形成する工程と、
    (e) 前記第１マスクを除去する工程と、(f) 前記工程
    (e) の後に、ストライプ状に開口する第２マスクを前記
    半導体基体の上主面の上に形成する工程と、(g) 前記第
    ２マスクを遮蔽体として、前記半導体基体の上主面から
    エッチングを選択的に施すことによって、前記第２マス
    クの開口部の直下に前記第１半導体層に達するストライ
    プ状の溝を形成する工程と、(h) 前記第２マスクを除去
    する工程と、(i) 前記工程(h) の後に、前記溝の内壁お
    よび前記半導体基体の上主面とを覆う第１絶縁膜を形成
    する工程と、(j) 前記第１絶縁膜に覆われた前記溝にゲ
    ート電極を埋設する工程と、(k) 前記第１絶縁膜および
    前記ゲート電極の上に第２絶縁膜を形成する工程と、
    (l) 隣合う前記ストライプ状の溝に挟まれた前記半導体
    基体の上主面に、当該溝から離れるとともに当該溝に沿
    って実質的に帯状に開口する第３マスクを形成する工程
    と、(m) 前記第３マスクを遮蔽体として、前記第２絶縁
    膜にエッチングを選択的に施すことにより、当該第２絶
    縁膜を選択的に除去する工程と、(n) 前記第３マスクを
    除去する工程と、(o) 前記工程(n) の後に、前記第２絶
    縁膜を遮蔽体として、白金を含む元素を前記半導体基体
    の上主面に選択的に導入することによって、白金シリサ
    イドを有する導電層を、当該半導体基体の上主面部分に
    選択的に形成する工程と、(p) 前記第２絶縁膜およびそ
    の除去された部分を覆うように第１導電体を形成する工
    程と、(q) 前記半導体基体の下主面に第２導電体を形成
    する工程と、を備える絶縁ゲート型半導体装置の製造方
    法。
  16. 【請求項１６】 トレンチ・ゲートを有する複数の絶縁
    ゲート型半導体素子が単一の半導体基体に実質的にスト
    ライプ状に配列された絶縁ゲート型半導体装置を製造す
    る方法であって、(a) 上主面と下主面とを規定するとと
    もに当該上主面に露出する第１導電形式の第１半導体層
    を備える半導体基体を準備する工程と、(b) 前記半導体
    基体の上主面に第２導電形式の不純物を導入することに
    よって、前記半導体基体の上主面に露出する第２導電形
    式の第２半導体層を、前記第１半導体層の上面部分に形
    成する工程と、(c) 前記半導体基体の上主面を選択的に
    覆う第１マスクを形成する工程と、(d) 前記第１マスク
    を遮蔽体として前記半導体基体の上主面に第１導電形式
    の不純物を選択的に導入することによって、当該上主面
    に選択的に露出する第１導電形式の第３半導体層を、前
    記第２半導体層の上面部分に選択的に形成する工程と、
    (e) 前記第１マスクを除去する工程と、(f) 前記工程
    (e) の後に、ストライプ状に開口する第２マスクを前記
    半導体基体の上主面の上に形成する工程と、(g) 前記第
    ２マスクを遮蔽体として、前記半導体基体の上主面から
    エッチングを選択的に施すことによって、前記第２マス
    クの開口部の直下に前記第１半導体層に達するストライ
    プ状の溝を形成する工程と、(h) 前記第２マスクを除去
    する工程と、(i) 前記工程(h) の後に、前記溝の内壁お
    よび前記半導体基体の上主面とを覆う第１絶縁膜を形成
    する工程と、(j) 前記第１絶縁膜に覆われた前記溝を埋
    めるとともに当該第１絶縁膜に覆われた前記半導体基体
    の上主面の上方に一定以上の厚みをもつように、ポリシ
    リコン層を積層させる工程と、(k) 前記ポリシリコン層
    の上面にエッチングを施すことにより、前記半導体基体
    の上主面からの厚みを所定の大きさに調整する工程と、
    (l) 厚みが調整された前記ポリシリコン層の上面に所定
    のパターンを有する第３マスクを形成する工程と、(m)
    前記第３マスクを遮蔽体として、前記ポリシリコン層に
    選択的にエッチングを施すことにより、ゲート電極とし
    て機能する前記溝に埋設された部分とゲート配線として
    機能する当該第３マスクに覆われた部分とを除いて当該
    ポリシリコン層を除去する工程と、(n) 前記第３マスク
    を除去する工程と、(o) 前記工程(n) の後に、前記第１
    絶縁膜および前記ゲート電極の上に第２絶縁膜を形成す
    る工程と、(p) 隣合う前記ストライプ状の溝に挟まれた
    前記半導体基体の上主面に、当該溝から離れるとともに
    当該溝に沿って実質的に帯状に開口する第４マスクを形
    成する工程と、(q) 前記第４マスクを遮蔽体として、前
    記第２絶縁膜にエッチングを選択的に施すことにより、
    当該第２絶縁膜を選択的に除去する工程と、(r) 前記第
    ４マスクを除去する工程と、(s) 前記工程(r) の後に、
    前記第２絶縁膜およびその除去された部分を覆うように
    第１導電体を形成する工程と、(t) 前記半導体基体の下
    主面に第２導電体を形成する工程と、を備える絶縁ゲー
    ト型半導体装置の製造方法。
  17. 【請求項１７】 トレンチ・ゲートを有する複数の絶縁
    ゲート型半導体素子が単一の半導体基体に実質的にスト
    ライプ状に配列された絶縁ゲート型半導体装置を製造す
    る方法であって、(a) 上主面と下主面とを規定するとと
    もに当該上主面に露出する第１導電形式の第１半導体層
    を備える半導体基体を準備する工程と、(b) 前記半導体
    基体の上主面に第２導電形式の不純物を導入することに
    よって、前記半導体基体の上主面に露出する第２導電形
    式の第２半導体層を、前記第１半導体層の上面部分に形
    成する工程と、(c) 前記半導体基体の上主面を選択的に
    覆う第１マスクを形成する工程と、(d) 前記第１マスク
    を遮蔽体として前記半導体基体の上主面に第１導電形式
    の不純物を選択的に導入することによって、当該上主面
    に選択的に露出する第１導電形式の第３半導体層を、前
    記第２半導体層の上面部分に選択的に形成する工程と、
    (e) 前記第１マスクを除去する工程と、(f) 前記工程
    (e) の後に、ストライプ状に開口する第２マスクを前記
    半導体基体の上主面の上に形成する工程と、(g) 前記第
    ２マスクを遮蔽体として、前記半導体基体の上主面から
    エッチングを選択的に施すことによって、前記第２マス
    クの開口部の直下に前記第１半導体層に達するストライ
    プ状の溝を形成する工程と、(h) 前記第２マスクを除去
    する工程と、(i) 前記工程(h) の後に、前記溝の内壁お
    よび前記半導体基体の上主面とを覆う第１絶縁膜を形成
    する工程と、(j) 前記第１絶縁膜に覆われた前記溝を埋
    めるとともに当該第１絶縁膜に覆われた前記半導体基体
    の上主面の上方に所定の厚みをもつように、ポリシリコ
    ン層を積層させる工程と、(k) 前記ポリシリコン層の上
    面に所定のパターンを有する第３マスクを形成する工程
    と、(l) 前記第３マスクを遮蔽体として、前記ポリシリ
    コン層に選択的にエッチングを施すことにより、ゲート
    電極として機能する前記溝に埋設された部分とゲート配
    線として機能する当該第３マスクに覆われた部分とを除
    いて当該ポリシリコン層を除去する工程と、(m) 前記第
    ３マスクを除去する工程と、(n) 前記工程(m) の後に、
    前記第１絶縁膜および前記ゲート電極の上に第２絶縁膜
    を形成する工程と、(o) 隣合う前記ストライプ状の溝に
    挟まれた前記半導体基体の上主面に、当該溝から離れる
    とともに当該溝に沿って実質的に帯状に開口する第４マ
    スクを形成する工程と、(p) 前記第４マスクを遮蔽体と
    して、前記第２絶縁膜にエッチングを選択的に施すこと
    により、当該第２絶縁膜を選択的に除去する工程と、
    (q) 前記第４マスクを除去する工程と、(r) 前記工程
    (q) の後に、前記第２絶縁膜およびその除去された部分
    を覆うように第１導電体を形成する工程と、(s) 前記半
    導体基体の下主面に第２導電体を形成する工程と、を備
    える絶縁ゲート型半導体装置の製造方法。
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