JPH1155099A - ディジタル回路 - Google Patents

Abstract

(57)【要約】 【課題】特性の変動が比較的小さく、低消費電力でかつ
比較的大きなノイズを発生しないディジタル回路を提供
することを目的としている。 【解決手段】本発明はグランドと電源の間に直列に接続
されたＮｃｈＴｒN1、ＰｃｈＴｒP １と、入力電位INに
応じてＮｃｈＴｒN1を駆動する電位を出力する端子点Ａ
と、ＰｃｈＴｒP1を駆動する電位を出力する端子点Ｂと
を有し、ゲートに出力電位OUT4が供給されて電流通路が
点Ａと電源VCC との間に直列に接続されたＰｃｈＴｒP
6,P4 と、ゲートに出力電位OUT4が供給されて電流通路
が点Ｂとグランドとの間に直列に接続されたＮｃｈＴｒ
N6,N4 とを有するスルーレート回路Inv4,Inv5 を備え、
入力電位INの変化に応じて出力電位OUT4が変化する際、
入力電位の変化に伴ってＰｃｈＴｒP4、ＮｃｈＴｒN4が
導通状態になり、出力電位OUT4の電位の変化に伴ってＰ
ｃｈＴｒP6、ＮｃｈＴｒN6が導通状態になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ディジタル回路
に係り、特に大電流、高速スイッチ用の回路の改良に関
する。

【０００２】

【従来の技術】図４（ａ）は、従来のディジタル回路の
構成を示す図で、図４（ｂ）は、その回路の各部の電位
の変化を示す図である。図４（ｃ）は、別の従来のディ
ジタル回路の構成を示す図で、図４（ｄ）（ｅ）はその
回路の各部の電位の変化を示す図である。

【０００３】図４（ａ）のように、スルーレート回路で
ある反転回路（以下、インバータと記す）ＩＮＶ１には
入力電位ＩＮが入力されている。インバータＩＮＶ１の
出力電位はバッファ回路ＢＵＦＦを構成するＮチャネル
トランジスタ（以下、ＮｃｈＴｒと記す）Ｎ１、Ｐチャ
ネルトランジスタ（以下、ＰｃｈＴｒと記す）Ｐ１の各
ゲートに供給される。このＮｃｈＴｒＮ１のソース・ド
レイン間（以下、電流通路と記す）とＰｃｈＴｒＰ１の
電流通路は、グランドの電位ＶＧＮＤと電源の電位ＶＣ
Ｃとの間に直列に接続されている。そして、上記両トラ
ンジスタのドレインが供に接続されて出力端子となって
いる。尚、出力端子とグランドとの間には、バッファ回
路ＢＵＦＦの出力で駆動される負荷容量Ｃ１が接続され
ている。尚、インバータＩＮＶ１を構成するＰｃｈＴ
ｒ、ＮｃｈＴｒのチャネルのソース端からドレイン端ま
での長さであるチャネル長Ｌは小さくされている。

【０００４】上記のように構成されたディジタル回路に
おいて、図４（ｂ）に示すように、入力電位ＩＮが例え
ば電源の電位ＶＣＣからグランドの電位ＶＧＮＤに変化
した場合、出力電位ＯＵＴ１はその入力電位ＩＮの変化
に対応して電源の電位ＶＣＣからグランドの電位ＶＧＮ
Ｄに変化する。また、図４（ｂ）には、貫通電流Ｉ１の
波形も合わせて示している。この貫通電流は回路に流れ
る電流であり、その大部分はＰｃｈＴｒＰ１、ＮｃｈＴ
ｒＮ１に流れる電流である。図から明らかなように、入
力電位ＩＮに対する出力電位ＯＵＴ１のディレイｔｄ１
は小さく、貫通電流Ｉ１のピーク値Ｉ１ａは大きい。

【０００５】図４（ｃ）に示す別の従来回路では、バッ
ファ回路ＢＵＦＦは上述した図４（ａ）の回路構成と同
様にされているが、スルーレート回路１の構成が異なっ
ている。すなわち、このスルーレート回路１は、入力電
位ＩＮが入力される二つのインバータＩＮＶ２、ＩＮＶ
３で構成される。上記インバータＩＮＶ２、ＩＮＶ３の
出力電位はそれぞれバッファ回路ＢＵＦＦ内の二つのＮ
ｃｈＴｒＮ１、ＰｃｈＴｒＰ１のゲートに供給される。
尚、インバータＩＮＶ２の出力段に含まれるＰｃｈＴｒ
とインバータＩＮＶ３の出力段に含まれるＮｃｈＴｒの
チャネル長Ｌは供に大きくされている。

【０００６】図４（ｃ）に示す従来回路において、入力
電位ＩＮが例えば電源の電位ＶＣＣからグランドの電位
ＶＧＮＤに変化して再び電位ＶＣＣになる場合、後述す
るＮｃｈＴｒＮ１、ＰｃｈＴｒＰ１のゲートの電位の変
化に応じて、図４（ｄ）に示すように、出力端子の出力
電位ＯＵＴ２のディレイ量ｔｄ２は大きく、バッファ回
路ＢＵＦＦにおける貫通電流Ｉ２のピークＩ２ａは小さ
い。

【０００７】また、図４（ｅ）に示すように、入力電位
ＩＮが電位ＶＣＣからグランドの電位ＶＧＮＤになる
際、インバータＩＮＶ２の出力段に含まれるＰｃｈＴｒ
がオフ状態からオン状態へ変化する速度は比較的遅く、
ＮｃｈＴｒＮ１のゲートのノード（以下、点Ａと記す）
の電位Ｖ１はゆっくりと上昇する。一方、上記インバー
タＩＮＶ３によってＰｃｈＴｒＰ１のゲートのノード
（以下、点Ｂと記す）の電位Ｖ２は急激に上昇する。同
じように、入力電位ＩＮがグランドの電位ＶＧＮＤから
電源の電位ＶＣＣになる際、上記インバータＩＮＶ２に
よって点Ａの電位Ｖ１は急激に下降する。また、上記イ
ンバータＩＮＶ３の出力段のＮｃｈＴｒがオフ状態から
オン状態へ変化する速度は比較的遅く、点Ｂの電位Ｖ２
はゆっくりと下降する。

【０００８】図５（ａ）は、上述した図４（ｃ）の回路
の詳細な構成を示す図である。図５（ｂ）は入力電位Ｉ
Ｎ、出力端子の出力電位ＯＵＴ３の変化及び貫通電流Ｉ
３を示す図であり、図５（ｃ）はインバータＩＮＶ２、
ＩＮＶ３のそれぞれの回路の出力電位の変化つまり点
Ａ、点Ｂの電位Ｖ３、Ｖ４の変化を示す図である。

【０００９】上記インバータＩＮＶ２は電源の電位ＶＣ
Ｃとグランドの電位ＶＧＮＤとの間に電流通路が直列に
接続されたＮｃｈＴｒＮ３、ＰｃｈＴｒＰ４、ＮｃｈＴ
ｒＮ２と、ＮｃｈＴｒＮ３及びＰｃｈＴｒＰ４の電流通
路の直列回路に対して電流通路が並列に接続されたＰｃ
ｈＴｒＰ５とからなる。ＰｃｈＴｒＰ４、Ｐ５、Ｎｃｈ
ＴｒＮ２のゲートに入力電位ＩＮが供給され、そして、
ＰｃｈＴｒＰ４、Ｐ５、ＮｃｈＴｒＮ２の共通接続点が
インバータＩＮＶ２の出力端子つまり点Ａとなる。Ｎｃ
ｈＴｒＮ３のゲート及びドレインが接続され、ダイオー
ド接続されている。

【００１０】上記インバータＩＮＶ３は電源の電位ＶＣ
Ｃとグランドの電位ＶＧＮＤとの間に電流通路が直列に
接続されたＰｃｈＴｒＰ２、ＮｃｈＴｒＮ４、ＰｃｈＴ
ｒＰ３と、ＮｃｈＴｒＮ４及びＰｃｈＴｒＰ３の電流通
路の直列回路に対して電流通路が並列に接続されたＮｃ
ｈＴｒＮ５とからなる。ＰｃｈＴｒＰ２、ＮｃｈＴｒＮ
４、Ｎ５のゲートに入力電位ＩＮが供給され、そして、
ＰｃｈＴｒＰ２、ＮｃｈＴｒＮ４、Ｎ５の共通接続点が
インバータＩＮＶ３の出力端子つまり点Ｂとなる。Ｐｃ
ｈＴｒＰ３はダイオード接続されている。

【００１１】次に、この回路の動作を説明する。図５
（ｂ）に示すように、まず、入力電位ＩＮが１レベル
（例えば電源の電位ＶＣＣ）から０レベル（例えばグラ
ンドの電位ＶＧＮＤ）に変化した場合を説明する。

【００１２】インバータＩＮＶ２内のＮｃｈＴｒＮ３の
ドレインには電源の電位ＶＣＣが供給されており、Ｎｃ
ｈＴｒＮ３がオン状態の場合のゲート、ソース間の電圧
をＶｔｈＮとすると、そのソース（ＰｃｈＴｒＰ４側）
は入力電位に関係なく電位（ＶＣＣーＶｔｈＮ）より大
きくならない。入力電位ＩＮが１レベルから０レベルに
変化すると、ＰｃｈＴｒＰ５がオフ状態からオン状態に
なる。この際、チャネル長Ｌが大きく、オン抵抗が大き
いＰｃｈＴｒＰ５と同時に、ＰｃｈＴｒＰ４もオン状態
となり、ＰｃｈＴｒＰ５と並列に接続されるため、電源
ＶＣＣと点Ａとの間の抵抗は小さくなる。従って、図５
（ｃ）に示すように、点Ａの電位Ｖ３は電源の電位ＶＣ
Ｃとグランドの電位ＶＧＮＤとの間の中間の電位ＶＣＣ
１（以下、中間電位ＶＣＣ１と記す）程度の電位Ｖ３ａ
までは比較的速く上昇する。中間電位ＶＣＣ１は、例え
ば電源の電位ＶＣＣとグランドの電位ＶＧＮＤの和の１
／２の電位である。

【００１３】上述したようにＮｃｈＴｒＮ３のソースは
電位（ＶＣＣーＶｔｈＮ）より大きくならないため、Ｐ
ｃｈＴｒＰ４に流れる電流にリミットがかかる。そのリ
ミットがかかり始め、点Ａの電位が電位Ｖ３ａを越える
と、点Ａの電位はゆっくりと電源の電位ＶＣＣまで上昇
する。ＰｃｈＴｒＰ５のチャネル長Ｌが大きいため、結
局、図５（ｃ）に示すように、そのドレイン電位Ｖ３は
比較的ゆっくりと電源の電位ＶＣＣに達する。従って、
バッファ回路ＢＵＦＦ内のＮｃｈＴｒＮ１のゲート電位
は電源の電位ＶＣＣまでゆっくりと到達し、この結果、
そのＮｃｈＴｒＮ１は比較的ゆっくりオフ状態からオン
状態に変化する。

【００１４】一方、インバータＩＮＶ３内のＰｃｈＴｒ
Ｐ２は、入力電位が１レベルから０レベルに変化すると
オン状態となり、点Ｂの電位は１レベルとなる。そし
て、１レベルの電位ＶＣＣが入力されたバッファ回路Ｂ
ＵＦＦのＰｃｈＴｒＰ１はオフ状態となる。つまり、Ｐ
ｃｈＴｒＰ２のチャネル長Ｌは小さく、チャネル幅Ｗが
大きいため、ＰｃｈＴｒＰ２がオフ状態からオン状態へ
変化するスイッチング速度は速く、ゆえにＰｃｈＴｒＰ
１がオフ状態になる速度は速い。

【００１５】次に、入力電位が０レベルから１レベルに
変化した場合を説明する。インバータＩＮＶ２内のＮｃ
ｈＴｒＮ２は比較的速くオン状態となり、点Ａの電位は
比較的速く０レベルに到達する。また、この点Ａの電位
が入力されるバッファ回路ＢＵＦＦ内のＮｃｈＴｒＮ１
も比較的速くオフ状態となる。

【００１６】一方、インバータＩＮＶ３のＰｃｈＴｒＰ
３はゲートにグランドの電位ＶＧＮＤが供給され、オン
状態になっており、このオン状態のときのゲート、ソー
ス間の電圧をＶｔｈＰとすると、そのソース（ＮｃｈＴ
ｒＮ４側）は入力電位に関係なく（ＶＧＮＤ＋Ｖｔｈ
Ｐ）の電位より小さくはならない。入力電位が０レベル
から１レベルに変化して、チャネル長Ｌが大きくオン抵
抗が大きいＮｃｈＴｒＮ５と同時に、ＮｃｈＴｒＮ４が
オン状態となり、グランドＶＧＮＤと点Ｂとの間の抵抗
は小さくなり、点Ｂの電位Ｖ４は図５（ｃ）に示すよう
に、中間電位ＶＣＣ１程度の電位Ｖ４ａまでは比較的速
く下降する。

【００１７】上述したようにＰｃｈＴｒＰ３のソースは
電位（ＶＧＮＤ＋ＶｔｈＰ）より小さくならないため、
ＮｃｈＴｒＮ４に流れる電流にリミットがかかる。その
リミットがかかり始め、電位Ｖ４ａより下がると、点Ｂ
の電位はゆっくりとグランドの電位ＶＧＮＤに向かって
変化する。ＮｃｈＴｒＮ５のチャネル長Ｌが大きいた
め、結局、図５（ｃ）に示すように、点Ｂの電位Ｖ４は
比較的ゆっくりとグランドの電位ＶＧＮＤに達する。従
って、バッファ回路ＢＵＦＦ内のＰｃｈＴｒＰ１のゲー
ト電位の変化も遅いので、このＰｃｈＴｒＰ１はオフ状
態からオン状態に比較的ゆっくり変化する。

【００１８】

【発明が解決しようとする課題】上述したように、図５
（ａ）に示す従来回路ではバッファ回路ＢＵＦＦを駆動
するインバータＩＮＶ２、ＩＮＶ３内のＮｃｈＴｒＮ
２、ＰｃｈＴｒＰ２のチャネル長Ｌを小さくチャネル幅
Ｗを大きくすることによって、ＮｃｈＴｒＮ２、Ｐｃｈ
ＴｒＰ２をオフ状態から速くオン状態へ変化させ、それ
ぞれバッファ回路ＢＵＦＦ内のＮｃｈＴｒＮ１、Ｐｃｈ
ＴｒＰ１をオン状態からオフ状態に速く変化させるよう
にしている。及び、バッファ回路ＢＵＦＦのＮｃｈＴｒ
Ｎ１、ＰｃｈＴｒＰ１をオフ状態からオン状態にゆっく
り変化させる。従って、ＰｃｈＴｒＰ１、ＮｃｈＴｒＮ
１の貫通電流Ｉ３のピーク値Ｉ３ａをある程度抑えて、
かつ、入力電位ＩＮに対する出力電位ＯＵＴ３のディレ
イ量ｔｄ３を抑えている。

【００１９】しかしながら、上記のような構成では、下
記のような問題がある。この回路の問題点は、この回路
のオン状態、オフ状態のしきい値電位は、ＰｃｈＴｒＰ
３とＮｃｈＴｒＮ３のソースのそれぞれの電位（ＶＣＣ
ーＶｔｈ）、（ＶＧＮＤ＋Ｖｔｈ）の影響を受け、従っ
て、出力電位の変化の特性はそれぞれのトランジスタの
Ｖｔｈから大きな影響を受ける点である。つまり、Ｖｔ
ｈの変動によって電流がリミットされる電位が変化し、
出力電位ＯＵＴ３の変化の際の特性が大きく変動するこ
とが問題であった。また、バッファ回路ＢＵＦＦのＰｃ
ｈＴｒＰ１、ＮｃｈＴｒＮ１のそれぞれのオフ状態及び
オン状態から中間電位ＶＣＣ１の近傍までの変化はほぼ
同時であるため、貫通電流はあまり減少しないという問
題があった。つまり、大きな貫通電流は電源ＶＣＣ、グ
ランドＶＧＮＤの配線ノイズを発生させることから、配
線ノイズが小さくならず、また、消費電力が小さくなら
ないという問題があった。この発明の目的は、特性の変
動が比較的小さく、低消費電力でかつ比較的大きなノイ
ズを発生しないディジタル回路を提供することにある。

【００２０】

【課題を解決するための手段】上記課題を解決し目的を
達成するために、この発明のディジタル回路においては
以下の手段を講じた。 （１）請求項１に記載した本発明のディジタル回路は、
入力端子及び出力端子と、電流通路が上記出力端子と第
１の電源電位との間に接続された第１チャネルの第１ト
ランジスタと、電流通路が上記出力端子と第２の電源電
位との間に接続された第２チャネルの第２トランジスタ
とを具備している。それぞれ上記入力端子に供給される
入力信号に応じて上記第１、第２トランジスタの各ゲー
トを駆動する信号を出力する第１、第２端子と、ゲート
に上記出力端子の信号が供給された第２チャネルの第３
トランジスタと、上記第３トランジスタの電流通路と供
に上記第２の電源電位と上記第１端子との間に直列に接
続され、ゲートに上記入力信号が供給された少なくとも
一つの第４トランジスタとを有し、上記入力信号に応じ
て上記第２端子が上記第２電源電位になって上記第２ト
ランジスタが不通状態になり及び上記第１トランジスタ
が導通状態になって、上記出力端子の信号が第１の電源
電位に変化する際に、上記入力信号に応じて上記第４ト
ランジスタが導通状態になり、かつ、上記出力端子の信
号の変化に伴って上記第３トランジスタのゲートが導通
状態になるスルーレート回路とを具備している。

【００２１】上記本発明のディジタル回路においては、
上記入力信号に応じて上記第４トランジスタが導通状態
となり、前記出力端子の信号に応じて第３トランジスタ
が導通状態となることによって出力端子の電位が正帰還
されるので、出力端子の電位が変化する際、第１トラン
ジスタのゲートの電位が適切な値になり、貫通電流が小
さくなり、低消費電力で、比較的大きなノイズを発生す
ることがない。

【００２２】請求項２に記載された本発明のディジタル
回路は、入力端子及び出力端子と、電流通路が上記出力
端子と第１の電源電位との間に接続された第１チャネル
の第１トランジスタと、電流通路が上記出力端子と第２
の電源電位との間に接続された第２チャネルの第２トラ
ンジスタとを具備している。上記入力端子に供給される
入力信号に応じて上記第１トランジスタのゲートを駆動
する信号を出力する接続端子と、ゲートに上記出力端子
の信号が供給され電流通路の一端が上記第２の電源電位
に接続された第２チャネルの第３トランジスタと、ゲー
トに上記入力信号が供給され電流通路が上記接続端子と
上記第３トランジスタの電流通路の他端に接続された第
２チャネルの第４トランジスタと、ゲートに上記入力信
号が供給され電流通路が第２の電源電位と上記接続端子
との間に接続された第２チャネルの第５トランジスタ
と、ゲートに上記入力信号が供給され電流通路が上記第
１の電源電位と上記接続端子との間に接続された第１チ
ャネルの第６トランジスタとを有する第１の反転回路を
具備している。上記入力端子に供給される入力信号とは
逆の論理レベルの信号を上記第２トランジスタのゲート
に供給して駆動する第２の反転回路を具備している。

【００２３】上記本発明のディジタル回路においては、
前記出力端子の信号が第３、第４トランジスタを介して
正帰還されるので、出力端子の電位が変化する際、第１
トランジスタのゲートの電位が適切な値になり、貫通電
流が小さくなり、低消費電力で、比較的大きなノイズを
発生することがない。さらに、第３トランジスタの導通
状態はそのソース、ドレイン間の電圧の影響を受けない
ので、出力電位の変化の際の特性の変動が小さい。

【００２４】請求項３に記載した本発明のディジタル回
路は、複数の入力端子及び出力端子と、電流通路が上記
出力端子と第１の電源電位との間に接続された第１チャ
ネルの第１トランジスタと、電流通路が上記出力端子と
第２の電源電位との間に接続された第２チャネルの第２
トランジスタとを具備している。上記複数の入力端子に
供給される入力信号に応じて上記第１トランジスタのゲ
ートを駆動する信号を出力する接続端子と、各ゲートに
上記出力端子の信号がそれぞれ供給され電流通路の各一
端が上記第２の電源電位接続端子に接続された第２チャ
ネルの複数の第３トランジスタと、各ゲートに上記複数
の入力信号がそれぞれ供給され各電流通路が上記接続端
子と上記複数の第３トランジスタの各電流通路の他端に
接続された第２チャネルの複数の第４トランジスタと、
各ゲートに上記複数の各入力信号がそれぞれ供給され各
電流通路が上記第２の電源電位と上記接続端子との間に
それぞれ接続された第２チャネルの複数の第５トランジ
スタと、各ゲートに上記複数の入力信号がそれぞれ供給
され電流通路が第１の電源電位と上記接続端子との間に
直列に接続された第１チャネルの複数の第６トランジス
タとを有する第１の論理回路を具備している。上記複数
の入力信号が供給され、上記各入力信号に応じて、上記
第１の論理回路と同じ論理レベルの信号を上記第２トラ
ンジスタのゲートに供給して駆動する第２の論理回路を
具備している。

【００２５】上記本発明のディジタル回路においては、
上記第１の論理回路がＮＡＮＤ回路またはＮＯＲ回路の
動作をする際、前記出力端子の電位が第３、第４トラン
ジスタを介して正帰還されるので、第１トランジスタの
ゲートの電位が適切な値となり、貫通電流が小さくな
り、低消費電力で、比較的大きなノイズを発生すること
がない。さらに、前記第３トランジスタのオン状態のソ
ース、ドレイン間電圧の影響がなく、出力電位の変化の
際の特性の変動が小さい。

【００２６】請求項４に記載した本発明のディジタル回
路は、複数の入力端子及び出力端子と、電流通路が上記
出力端子と第１の電源電位との間に接続された第１チャ
ネルの第１トランジスタと、電流通路が上記出力端子と
第２の電源電位との間に接続された第２チャネルの第２
トランジスタとを具備している。上記複数の入力端子に
供給される入力信号に応じて上記第２トランジスタのゲ
ートを駆動する信号を出力する接続端子と、ゲートに上
記出力端子の信号が供給され電流通路の一端が上記第１
の電源電位に接続された第１チャネルの第３トランジス
タと、各ゲートに上記複数の入力信号がそれぞれ供給さ
れ、各電流通路が直列に接続されて第１直列回路が構成
され、この第１直列回路が上記接続端子と上記第３トラ
ンジスタの他端との間に接続された第１チャネルの複数
の第４トランジスタと、各ゲートに上記複数の入力信号
がそれぞれ供給され、各電流通路が直列に接続されて第
２直列回路が構成され、この第２直列回路が上記接続端
子と第１の電源電位との間に接続された第１チャネルの
複数の第５トランジスタと、各ゲートに上記複数の入力
信号がそれぞれ供給され電流通路が第２の電源電位と上
記接続端子との間に並列に接続された第２チャネルの複
数の第６トランジスタとを有する第１の論理回路を具備
している。上記複数の入力信号が供給され、上記各入力
信号に応じて、上記第１の論理回路と同じ論理レベルの
信号を上記第１トランジスタのゲートに供給して駆動す
る第２の論理回路を具備している。

【００２７】上記本発明のディジタル回路においては、
上記第１の論理回路がＮＡＮＤ回路またはＮＯＲ回路の
動作をする際、前記出力端子の電位が第３、第４トラン
ジスタを介して正帰還されるので、第２トランジスタの
ゲートの電位が適切な値となり、貫通電流が小さくな
り、低消費電力で、比較的大きなノイズを発生すること
がない。さらに、前記第３トランジスタのオン状態のソ
ース、ドレイン間電圧の影響がなく、出力電位の変化の
際の特性の変動が小さい。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。 （第１の実施の形態）図１（ａ）は、本発明の第１の実
施の形態に係るディジタル回路の構成を示す図であり、
図１（ｂ）は図１（ａ）の回路の入力電位ＩＮ、出力電
位ＯＵＴ４の変化と、貫通電流Ｉ４を示す図である。ま
た、図１（ｃ）は図１（ａ）の回路の動作を説明するた
めの各ノードの電位の変化を示す図である。

【００２９】この実施の形態におけるディジタル回路
は、ＰｃｈＴｒＰ１とＮｃｈＴｒＮ１とからなるバッフ
ァ回路ＢＵＦＦと、このバッファ回路ＢＵＦＦ内のＰｃ
ｈＴｒＰ１、ＮｃｈＴｒＮ１のゲートを駆動する反転回
路（以下、インバータと記す）ＩＮＶ４、ＩＮＶ５とか
ら構成されたスルーレート回路を備えている。上記バッ
ファＢＵＦＦの構成は図５（ａ）に示した従来回路と同
じであるのでその説明は省略し、インバータＩＮＶ４、
ＩＮＶ５については図５（ａ）と異なる部分についての
み説明する。

【００３０】一方のインバータＩＮＶ４では、前記Ｎｃ
ｈＴｒＮ３に替えてＰｃｈＴｒＰ６が設けられている。
すなわち、このＰｃｈＴｒＰ６の電流通路が電源ＶＣＣ
とＰｃｈＴｒＰ４との間に接続され、そのゲートがバッ
ファ回路ＢＵＦＦの出力端子に接続されている。

【００３１】他方のインバータＩＮＶ５では、前記Ｐｃ
ｈＴｒＰ３に替えてＮｃｈＴｒＮ６が設けられている。
すなわち、このＮｃｈＴｒＮ６の電流通路がグランドと
ＮｃｈＴｒＮ４との間に接続され、そのゲートがバッフ
ァ回路ＢＵＦＦの出力端子に接続されている。

【００３２】次に、上記のように構成された回路の動作
を説明する。まず、図１（ｂ）に示すように、入力電位
ＩＮが例えば電源の電位ＶＣＣからグランドの電位ＶＧ
ＮＤに変化する場合について説明する。

【００３３】入力電位ＩＮが電源の電位ＶＣＣのとき
（初期状態）、インバータＩＮＶ４内のＮｃｈＴｒＮ２
がオン状態、ＰｃｈＴｒＰ４、Ｐ５、Ｐ６はそれぞれオ
フ状態であり、点Ａの電位Ｖ５はグランドの電位ＶＧＮ
Ｄとなり、バッファ回路ＢＵＦＦ内のＮｃｈＴｒＮ１は
オフ状態である。他方、インバータＩＮＶ５内のＮｃｈ
ＴｒＮ４、Ｎ５、Ｎ６がオン状態、ＰｃｈＴｒＰ２がオ
フ状態であり、点Ｂの電位Ｖ６もグランドの電位ＶＧＮ
Ｄとなり、バッファ回路ＢＵＦＦ内のＰｃｈＴｒＰ１は
オン状態である。従って、バッファ回路ＢＵＦＦの出力
電位ＯＵＴ４は電源の電位ＶＣＣとなっている。

【００３４】入力電位ＩＮが電源の電位ＶＣＣからグラ
ンドの電位ＶＧＮＤに変化すると、インバータＩＮＶ５
内のＰｃｈＴｒＰ２がオン状態となることによって、点
Ｂの電位Ｖ６がグランドの電位ＶＧＮＤから電源の電位
ＶＣＣに向かって急激に上昇し、バッファ回路ＢＵＦＦ
内のＰｃｈＴｒＰ１は比較的速くオフ状態になる。

【００３５】一方、入力電位ＩＮがグランドの電位ＶＧ
ＮＤに変化した後は、インバータＩＮＶ４内のＮｃｈＴ
ｒＮ２がオフ状態となり、ＰｃｈＴｒＰ４、Ｐ５がオン
状態となる。このとき、ＰｃｈＴｒＰ６はまだオフ状態
である。従って、点Ａの充電に寄与するトランジスタは
ＰｃｈＴｒＰ５のみとなり、電位Ｖ５は比較的ゆっくり
とグランドの電位ＶＧＮＤから電源の電位ＶＣＣに向か
って上昇する。電位Ｖ５がバッファ回路ＢＵＦＦ内のＮ
ｃｈＴｒＮ１のしきい値電圧例えば電位Ｖ５ａを越える
と、このＮｃｈＴｒＮ１がオン状態となり、出力電位Ｏ
ＵＴ４が電源の電位ＶＣＣからグランドの電位ＶＧＮＤ
に向かって低下し始める。出力電位ＯＵＴ４が電位ＶＣ
Ｃ１の近傍の値である電位ＯＵＴ４ａよりも低下する
と、インバータＩＮＶ４内のＰｃｈＴｒＰ６がオン状態
となる。つまり、ＰｃｈＴｒＰ６、Ｐ４による直列回路
とそれに並列に接続されオン状態であるＰｃｈＴｒＰ５
との合成抵抗を介した充電によって点Ａの電位の上昇が
始まる。従って、この後、電位Ｖ５は急激に上昇し、バ
ッファ回路ＢＵＦＦ内のＮｃｈＴｒＮ１は十分にオン状
態となり、その後、出力電位ＯＵＴ４は急峻にグランド
の電位ＶＧＮＤに向かって低下する。

【００３６】つまり、入力電位ＩＮが電源の電位ＶＣＣ
からグランドの電位ＶＧＮＤに変化するとき、バッファ
回路ＢＵＦＦの出力電位ＯＵＴ４がインバータＩＮＶ４
内のＰｃｈＴｒＰ６、Ｐ４を介してバッファ回路ＢＵＦ
Ｆに正帰還される。

【００３７】尚、出力電位ＯＵＴ４がグランドの電位Ｖ
ＧＮＤに低下している最中に、インバータＩＮＶ５内の
ＮｃｈＴｒＮ６はオン状態からオフ状態に変化する。出
力電位ＯＵＴ４が電位ＯＵＴ４ａを越える際、ＰｃｈＴ
ｒＰ６がオン状態に変化するため、入力電位ＩＮと出力
電位ＯＵＴ４の入出力特性は比較的急峻に変化する特性
となる。従って、出力電位ＯＵＴ４が電位ＯＵＴ４ａに
達するまでの時間は図４（ｃ）の従来の回路と同程度と
なる。しかし、その後はＯＵＴ４がグランドの電位ＶＧ
ＮＤに達するまでの時間が短くなり図４（ａ）の従来の
回路と同程度となる。従って、トータルの遅延時間ｔｄ
４は従来のｔｄ２よりも小さくなる。また、ＰｃｈＴｒ
Ｐ１はただちにオフ状態となり、ＮｃｈＴｒＮ１は始め
は十分にオン状態とならない。ＮｃｈＴｒＮ１が十分に
オン状態となるときＰｃｈＴｒＰ１はほぼ完全にオフ状
態となっている。従って、貫通電流Ｉ４のピーク値Ｉ４
ａは小さくなる。

【００３８】次に、入力電位ＩＮが例えばグランドの電
位ＶＧＮＤから電源の電位ＶＣＣに変化する場合につい
て説明する。上記のように入力電位ＩＮが変化すると、
インバータＩＮＶ４内のＮｃｈＴｒＮ２がオン状態とな
ることによって、点Ａの電位Ｖ５が電源の電位ＶＣＣか
らグランドの電位ＶＧＮＤに向かって急激に下降する。
そして、バッファ回路ＢＵＦＦのＮｃｈＴｒＮ１は比較
的速くオフ状態となる。

【００３９】一方、入力電位ＩＮが電源の電位ＶＣＣに
変化した後は、インバータＩＮＶ５内のＰｃｈＴｒＰ２
がオフ状態となり、ＮｃｈＴｒＮ４、Ｎ５がオン状態と
なる。このとき、ＮｃｈＴｒＮ６はまだオフ状態であ
る。従って、点Ｂの放電に寄与するトランジスタはＮｃ
ｈＴｒＮ５のみとなり、電位Ｖ６は比較的ゆっくりと電
源の電位ＶＣＣからグランドの電位ＶＧＮＤに向かって
低下する。電位Ｖ６がバッファ回路ＢＵＦＦ内のＰｃｈ
ＴｒＰ１のしきい値電圧例えば電位Ｖ６ａを越えると、
このＰｃｈＴｒＰ１がオン状態となり、出力電位ＯＵＴ
４がグランドの電位ＶＧＮＤから電源の電位ＶＣＣに向
かって上昇し始める。出力電位ＯＵＴ４が電位ＶＣＣ１
の近傍の値である電位ＯＵＴ４ｂよりも上昇すると、イ
ンバータＩＮＶ５内のＮｃｈＴｒＮ６がオン状態とな
り、ＮｃｈＴｒＮ６、Ｎ４による直列回路とそれに並列
に接続されオン状態であるＮｃｈＴｒＮ５との合成抵抗
を介した放電によって点Ｂの電位の低下が始まる。従っ
て、この後、電位Ｖ６は急激に低下し、バッファ回路Ｂ
ＵＦＦ内のＰｃｈＴｒＰ１は十分にオン状態となり、そ
の後、出力電位ＯＵＴ４は急峻に電源の電位ＶＣＣに向
かって上昇する。

【００４０】つまり、入力電位ＩＮがグランドの電位Ｖ
ＧＮＤから電源の電位ＶＣＣに変化するとき、バッファ
回路ＢＵＦＦの出力電位ＯＵＴ４がインバータＩＮＶ５
内のＮｃｈＴｒＮ６、Ｎ４を介してバッファ回路ＢＵＦ
Ｆに正帰還される。

【００４１】尚、出力電位ＯＵＴ４が電源の電位ＶＣＣ
に上昇している最中に、インバータＩＮＶ４内のＰｃｈ
ＴｒＰ６はオン状態からオフ状態に変化する。出力電位
ＯＵＴ４が電位ＯＵＴ４ｂを越える際、ＮｃｈＴｒＮ６
がオン状態に変化するため、入力電位ＩＮと出力電位Ｏ
ＵＴ４の入出力特性は比較的急峻に変化する特性とな
る。従って、出力電位ＯＵＴ４がＯＵＴ４ｂに達するま
での時間は図４（ｃ）の従来の回路と同程度となる。し
かし、その後はＯＵＴ４が電源の電位ＶＣＣに達するま
での時間が短くなり図４（ａ）の従来の回路と同程度と
なる。従って、トータルの遅延時間ｔｄ４は従来のｔｄ
２よりも小さくなる。また、ＮｃｈＴｒＮ１はただちに
オフ状態となり、ＰｃｈＴｒＰ１は始めは十分にオン状
態とならない。ＰｃｈＴｒＰ１が十分にオン状態となる
ときＮｃｈＴｒＮ１はほぼ完全にオフ状態となってい
る。従って、貫通電流Ｉ４のピーク値Ｉ４ａは小さくな
る。

【００４２】また、例えば、上記のように、入力電位Ｉ
Ｎ、つまり、電源の電位ＶＣＣに対応する１レベル、及
び、グランドの電位ＶＧＮＤに対応する０レベルの相互
間の電位の変化である入力信号が印加される場合、イン
バータＩＮＶ４はバッファ回路ＢＵＦＦの出力信号ＯＵ
Ｔ４が１レベルから０レベルに低下する際に、入力信号
に対する遅延時間ｔｄ４を大きくせず、貫通電流Ｉ４の
ピーク値Ｉ４ａを小さくしている。インバータＩＮＶ５
はバッファ回路ＢＵＦＦの出力信号ＯＵＴ４が０レベル
から１レベルに上昇する際に、入力信号に対する遅延時
間ｔｄ４を大きくせず、貫通電流Ｉ４のピーク値Ｉ４ａ
を小さくしている。従って、入力信号ＩＮの立上がり、
立ち下がりのいずれか一方のときにのみ遅延時間を大き
くせず貫通電流の値を小さくする要求がある場合にはイ
ンバータＩＮＶ４、ＩＮＶ５のいずれか一方を設け、他
方は図５（ａ）に示されるような従来のものを使用する
こともできる。

【００４３】上記の実施の形態においては、ＰｃｈＴｒ
Ｐ６、Ｐ４、または、ＮｃｈＴｒＮ６、Ｎ４を介して出
力電位ＯＵＴ４を正帰還することによって、ＰｃｈＴｒ
Ｐ５とＰｃｈＴｒＰ４、または、ＮｃｈＴｒＮ５とＮｃ
ｈＴｒＮ４によってトランジスタＮｃｈＴｒＮ１、Ｐｃ
ｈＴｒＰ１のゲートの電位を適切な値にする。従って、
バッファ回路ＢＵＦＦの出力電位ＯＵＴ４の変化点での
ＰｃｈＴｒＰ１、ＮｃｈＴｒＮ１のいずれかのドレイン
電流が小さくなり、貫通電流Ｉ４のピーク値Ｉ４ａが小
さくなる。従って、比較的大きなノイズが生じず、低消
費電力となる。また、出力電位ＯＵＴ４が変化する際、
電位ＯＵＴ４ａ、またはＯＵＴ４ｂを越えると、出力電
位ＯＵＴ４が急激に変化するので、入力電位ＩＮの変化
から出力電位ＯＵＴ４の変化までのディレイ量ｔｄ４は
大きくならない。さらに、ＰｃｈＴｒＰ６、ＮｃｈＴｒ
Ｎ６のオン状態は出力電位ＯＵＴ４によって決まるの
で、そのトランジスタのＶｔｈの影響がなく、出力電位
ＯＵＴ４の変化の際の特性の変動が小さい。 （第２の実施の形態）図２は、第２の実施の形態に係る
回路構成を示す図で、第１の実施の形態のスルーレート
回路を構成しているインバータＩＮＶ４、ＩＮＶ５を論
理回路の例であるＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２
に置き換えた場合である。尚、バッファ回路ＢＵＦＦは
同じであり、以下、ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ
２の構成を説明する。

【００４４】ＮＡＮＤ回路ＮＡＮＤ１は、電源に順に直
列に電流通路が接続されたＰｃｈＴｒＰ７、Ｐ８、Ｎｃ
ｈＴｒＮ７、Ｎ８、及び、ＰｃｈＴｒＰ８、Ｐ７に並列
に電流通路が接続されたＰｃｈＴｒＰ９を有している。
また、電源の電位ＶＣＣとＮｃｈＴｒＮ１のゲートとの
間に電流通路が直列に接続されたＰｃｈＴｒＰ１０、Ｐ
１１、及び、それらに並列に電流通路が接続されたＰｃ
ｈＴｒＰ１２からなる。一方の入力電位ＩＮ１はＮｃｈ
ＴｒＮ８、ＰｃｈＴｒＰ１１、Ｐ１２のゲートに供給さ
れる。他方の入力電位ＩＮ２はＰｃｈＴｒＰ８、Ｐ９、
ＮｃｈＴｒＮ７のゲートに供給される。ＰｃｈＴｒＰ
８、Ｐ９、Ｐ１１、Ｐ１２、ＮｃｈＴｒＮ７の共通接続
点がＮＡＮＤ回路ＮＡＮＤ１の出力端子つまり点Ａであ
る。ＰｃｈＴｒＰ７、Ｐ１０のゲートにはバッファ回路
ＢＵＦＦから出力電位ＯＵＴ５が供給される。

【００４５】ＮＡＮＤ回路ＮＡＮＤ２は電源に順に直列
に電流通路が接続されたＰｃｈＴｒＮ１３、ＮｃｈＴｒ
Ｎ９、Ｎ１０、Ｎ１１を有している。さらに、電源に順
に直列に電流通路が接続されたＰｃｈＴｒＰ１４、Ｎｃ
ｈＴｒＮ１２、Ｎ１３からなる。一方の入力電位ＩＮ１
はＰｃｈＴｒＰ１４、ＮｃｈＴｒＮ１０、Ｎ１３のゲー
トに供給される。他方の入力電位ＩＮ２はＰｃｈＴｒＰ
１３、ＮｃｈＴｒＮ９、Ｎ１２のゲートに供給される。
ＰｃｈＴｒＰ１３、Ｐ１４、ＮｃｈＴｒＮ９、Ｎ１２の
共通接続点がＮＡＮＤ回路ＮＡＮＤ２の出力端子つまり
点Ｂである。ＮｃｈＴｒＮ１１のゲートにはバッファ回
路ＢＵＦＦから出力電位ＯＵＴ５が供給される。

【００４６】尚、第１の実施の形態と同様に、ＮＡＮＤ
回路ＮＡＮＤ１、ＮＡＮＤ２のいずれか一方のみが上記
の第２の実施の形態に係る回路構成で、他方が従来の回
路構成であってもよい。

【００４７】上記の第２に実施の形態においては、第１
の実施の形態と同様に、ＰｃｈＴｒＰ７、Ｐ８、また
は、ＰｃｈＴｒＰ１０、Ｐ１１、または、ＮｃｈＴｒＮ
１１、Ｎ１０、Ｎ９を介して出力電位ＯＵＴ５を正帰還
しているので、バッファ回路ＢＵＦＦ内のＰｃｈＴｒＰ
１、ＮｃｈＴｒＮ１のゲートの電位を適切な値にでき、
貫通電流が少なくなる。従って、比較的大きなノイズが
生じず、低消費電力となる。また、出力電位ＯＵＴ５が
中間電位ＶＣＣ１程度の電位を越えると急激に変化する
ので、入力電位ＩＮの変化から出力電位ＯＵＴ５の変化
までのディレイ量は大きくならない。さらに、ＰｃｈＴ
ｒＰ７、ＰｃｈＴｒＰ１０、ＮｃｈＴｒＮ１１のオン状
態は出力電位ＯＵＴ５によって決まるので、そのトラン
ジスタのＶｔｈの影響がなく、出力電位ＯＵＴ５の変化
の際の特性の変動が小さい。 （第３の実施の形態）図３は、第３の実施の形態に係る
ディジタル回路の構成を示す図で、第１の実施の形態の
スルーレート回路を構成するインバータＩＮＶ４、ＩＮ
Ｖ５を論理回路の例であるＮＯＲ回路ＮＯＲ１、ＮＯＲ
２に置き換えた場合である。尚、バッファ回路ＢＵＦＦ
は同じであり、以下、論理回路であるＮＯＲ回路ＮＯＲ
１、ＮＯＲ２の構成を説明する。

【００４８】ＮＯＲ回路ＮＯＲ１は電源に順に直列に電
流通路が接続されたＰｃｈＴｒＰ１５、Ｐ１６、Ｐ１
７、ＮｃｈＴｒＮ１４を有している。さらに、電源に順
に直列に電流通路が接続されたＰｃｈＴｒＰ１８、Ｐ１
９、ＮｃｈＴｒＮ１５からなる。一方の入力電位ＩＮ１
はＰｃｈＴｒＰ１６、Ｐ１８、ＮｃｈＴｒＮ１５のゲー
トに供給される。他方の入力電位ＩＮ２はＰｃｈＴｒＰ
１７、Ｐ１９、ＮｃｈＴｒＮ１４のゲートに供給され
る。ＰｃｈＴｒＰ１７、Ｐ１９、ＮｃｈＴｒＮ１４、Ｎ
１５の共通接続点がＮＯＲ回路ＮＯＲ１の出力端子つま
り点Ａである。ＰｃｈＴｒＰ１５のゲートにはバッファ
回路ＢＵＦＦから出力電位ＯＵＴ６が供給される。

【００４９】ＮＯＲ回路ＮＯＲ２は電源に順に直列に電
流通路が接続されたＰｃｈＴｒＰ２０、Ｐ２１、Ｎｃｈ
ＴｒＮ１６、Ｎ１７、及び、ＮｃｈＴｒＮ１６、Ｎ１７
に並列に電流通路が接続されたＮｃｈＴｒＮ１８を有し
ている。さらに、ＰｃｈＴｒＰ１のゲートとグランドと
の間に電流通路が直列に接続されたＮｃｈＴｒＮ１９、
Ｎ２０、及び、それらに並列に接続されたＮｃｈＴｒＮ
２１からなる。一方の入力電位ＩＮ１はＰｃｈＴｒＰ２
１、ＮｃｈＴｒＮ１６、Ｎ１８のゲートに供給される。
他方の入力電位ＩＮ２はＰｃｈＴｒＰ２０、ＮｃｈＴｒ
Ｎ１９、Ｎ２１のゲートに供給される。ＰｃｈＴｒＰ２
１、ＮｃｈＴｒＮ１６、Ｎ１８、Ｎ１９、Ｎ２１の共通
接続点がＮＯＲ回路ＮＯＲ２の出力端子つまり点Ｂであ
る。ＮｃｈＴｒＮ１７、Ｎ２０のゲートにはバッファ回
路ＢＵＦＦから出力電位ＯＵＴ６が供給される。

【００５０】尚、第１の実施の形態と同様に、ＮＯＲ回
路ＮＯＲ１、ＮＯＲ２のいずれか一方のみが上記の第３
の実施の形態に係る回路構成で、他方が従来の回路構成
であってもよい。

【００５１】上記の第３に実施の形態においては、第１
の実施の形態と同様に、ＰｃｈＴｒＰ１５、Ｐ１６、Ｐ
１７、または、ＮｃｈＴｒＮ１７、Ｎ１６、または、Ｎ
ｃｈＴｒＮ２０、Ｎ１９を介して出力電位ＯＵＴ６を正
帰還しているので、バッファ回路ＢＵＦＦ内のＰｃｈＴ
ｒＰ１、ＮｃｈＴｒＮ１のゲートの電位を適切な値にで
き、貫通電流が少なくなる。従って、比較的大きなノイ
ズが生じず、低消費電力となる。また、出力電位ＯＵＴ
６が中間電位ＶＣＣ１程度の電位を越えると急激に変化
するので、入力電位ＩＮの変化から出力電位ＯＵＴ６の
変化までのディレイ量は大きくならない。さらに、Ｐｃ
ｈＴｒＰ１５、ＮｃｈＴｒＮ１７、ＮｃｈＴｒＮ２０の
オン状態は出力電位ＯＵＴ６によって決まるので、その
トランジスタのＶｔｈの影響がなく、出力電位ＯＵＴ５
の変化の際の特性の変動が小さい。

【００５２】

【発明の効果】以上説明したように、この発明によれ
ば、特性の変動が比較的小さく、低消費電力でかつ比較
的大きなノイズを発生しないディジタル回路を提供でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るディジタル回
路を説明する図。

【図２】本発明の第２の実施の形態に係るディジタル回
路の回路構成を示す図。

【図３】本発明の第３の実施の形態に係るディジタル回
路の回路構成を示す図。

【図４】従来のディジタル回路の例を説明する図。

【図５】従来のディジタル回路の例を説明する図。

【符号の説明】

Ｐ１〜Ｐ２１…Ｐチャネルトランジスタ、 Ｎ１〜Ｎ２１…Ｎチャネルトランジスタ、 ＩＮＶ１〜ＩＮＶ５…インバータ（スルーレート回
路）、 ＮＡＮＤ１、ＮＡＮＤ２…ＮＡＮＤ回路（スルーレート
回路）、 ＮＯＲ１、ＮＯＲ２…ＮＯＲ回路（スルーレート回
路）、 ＩＮ…入力電位、 Ｖ１、Ｖ３、Ｖ５…点Ａの電位、 Ｖ２、Ｖ４、Ｖ６…点Ｂの電位、 ＯＵＴ１〜ＯＵＴ６…出力電位。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀江 昌司 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 葛野 直和 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】入力端子及び出力端子と、 電流通路が上記出力端子と第１の電源電位との間に接続
   された第１チャネルの第１トランジスタと、 電流通路が上記出力端子と第２の電源電位との間に接続
   された第２チャネルの第２トランジスタと、 それぞれ上記入力端子に供給される入力信号に応じて上
   記第１、第２トランジスタの各ゲートを駆動する信号を
   出力する第１、第２端子と、ゲートに上記出力端子の信
   号が供給された第２チャネルの第３トランジスタと、上
   記第３トランジスタの電流通路と供に上記第２の電源電
   位と上記第１端子との間に直列に接続され、ゲートに上
   記入力信号が供給された少なくとも一つの第４トランジ
   スタとを有し、上記入力信号に応じて上記第２端子が上
   記第２の電源電位になって上記第２トランジスタが不通
   状態になり及び上記第１トランジスタが導通状態になっ
   て、上記出力端子の信号が第１の電源電位に変化する際
   に、上記入力信号に応じて上記第４トランジスタが導通
   状態になり、かつ、上記出力端子の信号の変化に伴って
   上記第３トランジスタのゲートが導通状態になるスルー
   レート回路とを具備したことを特徴とするディジタル回
   路。
2. 【請求項２】入力端子及び出力端子と、 電流通路が上記出力端子と第１の電源電位との間に接続
   された第１チャネルの第１トランジスタと、 電流通路が上記出力端子と第２の電源電位との間に接続
   された第２チャネルの第２トランジスタと、 上記入力端子に供給される入力信号に応じて上記第１ト
   ランジスタのゲートを駆動する信号を出力する接続端子
   と、ゲートに上記出力端子の信号が供給され電流通路の
   一端が上記第２の電源電位に接続された第２チャネルの
   第３トランジスタと、ゲートに上記入力信号が供給され
   電流通路が上記接続端子と上記第３トランジスタの電流
   通路の他端に接続された第２チャネルの第４トランジス
   タと、ゲートに上記入力信号が供給され電流通路が第２
   の電源電位と上記接続端子との間に接続された第２チャ
   ネルの第５トランジスタと、ゲートに上記入力信号が供
   給され電流通路が上記第１の電源電位と上記接続端子と
   の間に接続された第１チャネルの第６トランジスタとを
   有する第１の反転回路と、 上記入力端子に供給される入力信号とは逆の論理レベル
   の信号を上記第２トランジスタのゲートに供給して駆動
   する第２の反転回路とを具備したことを特徴とするディ
   ジタル回路。
3. 【請求項３】複数の入力端子及び出力端子と、 電流通路が上記出力端子と第１の電源電位との間に接続
   された第１チャネルの第１トランジスタと、 電流通路が上記出力端子と第２の電源電位との間に接続
   された第２チャネルの第２トランジスタと、 上記複数の入力端子に供給される入力信号に応じて上記
   第１トランジスタのゲートを駆動する信号を出力する接
   続端子と、各ゲートに上記出力端子の信号がそれぞれ供
   給され電流通路の各一端が上記第２の電源電位に接続さ
   れた第２チャネルの複数の第３トランジスタと、各ゲー
   トに上記複数の入力信号がそれぞれ供給され各電流通路
   が上記接続端子と上記複数の第３トランジスタの各電流
   通路の他端に接続された第２チャネルの複数の第４トラ
   ンジスタと、各ゲートに上記複数の各入力信号がそれぞ
   れ供給され各電流通路が第２の電源電位と上記接続端子
   との間にそれぞれ接続された第２チャネルの複数の第５
   トランジスタと、各ゲートに上記複数の入力信号がそれ
   ぞれ供給され電流通路が第１の電源電位と上記接続端子
   との間に直列に接続された第１チャネルの複数の第６ト
   ランジスタとを有する第１の論理回路と、 上記複数の入力信号が供給され、上記各入力信号に応じ
   て、上記第１の論理回路と同じ論理レベルの信号を上記
   第２トランジスタのゲートに供給して駆動する第２の論
   理回路とを具備したことを特徴とするディジタル回路。
4. 【請求項４】複数の入力端子及び出力端子と、 電流通路が上記出力端子と第１の電源電位との間に接続
   された第１チャネルの第１トランジスタと、 電流通路が上記出力端子と第２の電源電位との間に接続
   された第２チャネルの第２トランジスタと、 上記複数の入力端子に供給される入力信号に応じて上記
   第２トランジスタのゲートを駆動する信号を出力する接
   続端子と、ゲートに上記出力端子の信号が供給され電流
   通路の一端が上記第１の電源電位に接続された第１チャ
   ネルの第３トランジスタと、各ゲートに上記複数の入力
   信号がそれぞれ供給され、各電流通路が直列に接続され
   て第１直列回路が構成され、この第１直列回路が上記接
   続端子と上記第３トランジスタの他端との間に接続され
   た第１チャネルの複数の第４トランジスタと、各ゲート
   に上記複数の入力信号がそれぞれ供給され、各電流通路
   が直列に接続されて第２直列回路が構成され、この第２
   直列回路が上記接続端子と第１の電源電位との間に接続
   された第１チャネルの複数の第５トランジスタと、各ゲ
   ートに上記複数の入力信号がそれぞれ供給され電流通路
   が第２の電源電位と上記接続端子との間に並列に接続さ
   れた第２チャネルの複数の第６トランジスタとを有する
   第１の論理回路と、 上記複数の入力信号が供給され、上記各入力信号に応じ
   て、上記第１の論理回路と同じ論理レベルの信号を上記
   第１トランジスタのゲートに供給して駆動する第２の論
   理回路とを具備したことを特徴とするディジタル回路。