JPH1165920A - メモリ制御方法 - Google Patents
メモリ制御方法Info
- Publication number
- JPH1165920A JPH1165920A JP9216069A JP21606997A JPH1165920A JP H1165920 A JPH1165920 A JP H1165920A JP 9216069 A JP9216069 A JP 9216069A JP 21606997 A JP21606997 A JP 21606997A JP H1165920 A JPH1165920 A JP H1165920A
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- JP
- Japan
- Prior art keywords
- address
- data
- memory control
- read
- control method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】従来のＤＲＡＭに対するデータの読み出し／書
き込み動作にかかる時間は、ＲＡＳのサイクル時間によ
り制限されているため、読み込みの回数が多いほど、回
数分のＲＡＳのサイクル時間が加算され、高速化が難し
かった。 【解決手段】本発明は、SyncronousＤＲＡＭを用いて、
メモリコントローラ内にバッファを設け、ＳＤＲＡＭを
６４bit バス幅になるよう並列に並べて、バーストの長
さを設定し、常に次のアドレスのデータを先読みし、高
速処理を実現するメモリ制御方法である。
き込み動作にかかる時間は、ＲＡＳのサイクル時間によ
り制限されているため、読み込みの回数が多いほど、回
数分のＲＡＳのサイクル時間が加算され、高速化が難し
かった。 【解決手段】本発明は、SyncronousＤＲＡＭを用いて、
メモリコントローラ内にバッファを設け、ＳＤＲＡＭを
６４bit バス幅になるよう並列に並べて、バーストの長
さを設定し、常に次のアドレスのデータを先読みし、高
速処理を実現するメモリ制御方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックＲＡ
Ｍにおけるデータの読み出し／書き込み動作の高速化を
図るメモリ制御方法に関する。
Ｍにおけるデータの読み出し／書き込み動作の高速化を
図るメモリ制御方法に関する。
【０００２】
【従来の技術】従来、ダイナミックＲＡＭ（ＤＲＡＭ）
は、最も汎用される揮発性メモリとして電子計算機の主
記憶装置のような大容量システムから、ＯＡ機器、パー
ソナルコンピュータ、ゲーム機器の小容量システムに至
るまで広範囲に使用されている。このＤＲＡＭの読み出
し動作や書き込み動作は、行アドレス入カによりワード
線を選択して、そのワード線につながる全メモリセルを
ビット線群に接続し、更に列アドレス入カにより特定の
ビット線を選択してデータ線と接続することによって、
所望するメモリセルにランダムにアクセス可能なリード
／ライト（read/write ）モードが基本となる。この動
作では、１回のメモリサイクル内にデータの読出し若し
くは、書き込みの一方だけが行われ、サイクルの終了と
共に周辺回路が初期化されて、次サイクルへの待機状態
に入る。
は、最も汎用される揮発性メモリとして電子計算機の主
記憶装置のような大容量システムから、ＯＡ機器、パー
ソナルコンピュータ、ゲーム機器の小容量システムに至
るまで広範囲に使用されている。このＤＲＡＭの読み出
し動作や書き込み動作は、行アドレス入カによりワード
線を選択して、そのワード線につながる全メモリセルを
ビット線群に接続し、更に列アドレス入カにより特定の
ビット線を選択してデータ線と接続することによって、
所望するメモリセルにランダムにアクセス可能なリード
／ライト（read/write ）モードが基本となる。この動
作では、１回のメモリサイクル内にデータの読出し若し
くは、書き込みの一方だけが行われ、サイクルの終了と
共に周辺回路が初期化されて、次サイクルへの待機状態
に入る。
【０００３】しかし、動作時間の高速化が要望されるに
伴って、ＤＲＡＭ自体にも、最適化が加えられている。
伴って、ＤＲＡＭ自体にも、最適化が加えられている。
【０００４】例えば、行列状に配列されたメモリセルの
位置を指定するアドレス入力信号は行アドレス及び列ア
ドレスの２種を入力する必要があるが、この２種のアド
レス信号を同一の入カ端子から時分割して入力する手法
がある。
位置を指定するアドレス入力信号は行アドレス及び列ア
ドレスの２種を入力する必要があるが、この２種のアド
レス信号を同一の入カ端子から時分割して入力する手法
がある。
【０００５】即ち、ＲＡＳ（row address stobe）及び
ＣＡＳ（clumn address strobe）と称される２種の外部
クロック信号を生成し、まず、行アドレスをアドレス端
子に印加した後、ＲＡＳを入力すると、アドレス信号が
内部に取り込まれ、行アドレスとしてラッチされる。次
に、列アドレスを同一のアドレス端子に印加して、ＣＡ
Ｓを入力すると、同様に列アドレスがラッチされる。
ＣＡＳ（clumn address strobe）と称される２種の外部
クロック信号を生成し、まず、行アドレスをアドレス端
子に印加した後、ＲＡＳを入力すると、アドレス信号が
内部に取り込まれ、行アドレスとしてラッチされる。次
に、列アドレスを同一のアドレス端子に印加して、ＣＡ
Ｓを入力すると、同様に列アドレスがラッチされる。
【０００６】このような時分割したアドレス入力方法
は、アドレスマルチプレクス（address multiplexing）
と称されており、メモリ素子のピン数を減らしてパッケ
ージを小形化し、実装密度の向上に大きく寄与してい
る。
は、アドレスマルチプレクス（address multiplexing）
と称されており、メモリ素子のピン数を減らしてパッケ
ージを小形化し、実装密度の向上に大きく寄与してい
る。
【０００７】
【発明が解決しようとする課題】前述した時分割したア
ドレス入力方法において、プロセッサの１キャッシュ・
ラインが３２バイトであった場合には、６４bit×４と
して構成される。
ドレス入力方法において、プロセッサの１キャッシュ・
ラインが３２バイトであった場合には、６４bit×４と
して構成される。
【０００８】これに伴い、プロセッサはメモリセルから
データを読み出すとき、キャッシュ領域の場合には、複
数のブロックリード（６４bitのアクセスを４回）を行
うこととなる。
データを読み出すとき、キャッシュ領域の場合には、複
数のブロックリード（６４bitのアクセスを４回）を行
うこととなる。
【０００９】これらのＲＡＳ及びＣＡＳの動作タイミン
グは、図２に示すように、活性化期間とプリチャージ期
間を交互に繰り返すことが必要で、ＲＡＳのサイクル時
間がＤＲＡＭのサイクル時間となる。
グは、図２に示すように、活性化期間とプリチャージ期
間を交互に繰り返すことが必要で、ＲＡＳのサイクル時
間がＤＲＡＭのサイクル時間となる。
【００１０】ＲＡＳがＨレベルの期間は、ＲＡＳ系内部
回路のプリチャージ期間であり、メモリとしての動作は
行われない。Ｌレベルの期間は、アドレスバッファから
センスアンプまでが活性化される活性化期間となり、行
アドレスの入力、行デコーダの活性化、ワード線の選
択、センス動作等にかかる時間に、読み出し／書き込み
動作に必要な時間が加算された期間である。また、ＣＡ
ＳがＨレベルの期間は、ＣＡＳ系内部回路のプリチャー
ジ期間であり、この間は読出し／書き込み動作は行われ
ない。ＣＡＳがＬレベルの期間は、その時点での列アド
レスがラッチされ、これが所望の列アドレス入力として
有効となる。その後ＣＡＳがＬレベルの期間は、新たな
列アドレスを受けつけない。ＤＲＡＭのサイクル時間
は、ＲＡＳのサイクル時間により制限されているため、
読み込みの回数が多いほど、回数分のＲＡＳのサイクル
時間が加算されることとなり、処理の高速化が難しくな
る。
回路のプリチャージ期間であり、メモリとしての動作は
行われない。Ｌレベルの期間は、アドレスバッファから
センスアンプまでが活性化される活性化期間となり、行
アドレスの入力、行デコーダの活性化、ワード線の選
択、センス動作等にかかる時間に、読み出し／書き込み
動作に必要な時間が加算された期間である。また、ＣＡ
ＳがＨレベルの期間は、ＣＡＳ系内部回路のプリチャー
ジ期間であり、この間は読出し／書き込み動作は行われ
ない。ＣＡＳがＬレベルの期間は、その時点での列アド
レスがラッチされ、これが所望の列アドレス入力として
有効となる。その後ＣＡＳがＬレベルの期間は、新たな
列アドレスを受けつけない。ＤＲＡＭのサイクル時間
は、ＲＡＳのサイクル時間により制限されているため、
読み込みの回数が多いほど、回数分のＲＡＳのサイクル
時間が加算されることとなり、処理の高速化が難しくな
る。
【００１１】そこで本発明は、メモリコントローラ内に
バッファを設け、常に次のアドレスのデータを先読み
し、高速処理を実現するメモリ制御方法を提供すること
を目的とする。
バッファを設け、常に次のアドレスのデータを先読み
し、高速処理を実現するメモリ制御方法を提供すること
を目的とする。
【００１２】
【課題を解決するための手段】本発明は上記目的を達成
するために、メモリ制御部内部に所望するビット分のバ
ッファを設け、バースト長を任意に設定して、最初の第
１のアドレスに続く第２のアドレスのデータを前記第１
のアドレスを読み出し時に併せて読み出し、前記バッフ
ァに一時的に蓄積し、前記第１のアドレスのデータ処理
の終了後の新たに処理するアドレスが前記第２のアドレ
スと一致した場合に、前記バッファから前記第２のアド
レスのデータを読み出し、データ処理するメモリ制御方
法を提供する。
するために、メモリ制御部内部に所望するビット分のバ
ッファを設け、バースト長を任意に設定して、最初の第
１のアドレスに続く第２のアドレスのデータを前記第１
のアドレスを読み出し時に併せて読み出し、前記バッフ
ァに一時的に蓄積し、前記第１のアドレスのデータ処理
の終了後の新たに処理するアドレスが前記第２のアドレ
スと一致した場合に、前記バッファから前記第２のアド
レスのデータを読み出し、データ処理するメモリ制御方
法を提供する。
【００１３】以上のような構成のメモリ制御方法は、Sy
ncronousＤＲＡＭを用いて、メモリコントローラ内にバ
ッファを設け、ＳＤＲＡＭを６４bit バス幅になるよう
並列に並べて、バーストの長さを設定し、常に次のアド
レスのデータを先読みし、高速処理を実現する。
ncronousＤＲＡＭを用いて、メモリコントローラ内にバ
ッファを設け、ＳＤＲＡＭを６４bit バス幅になるよう
並列に並べて、バーストの長さを設定し、常に次のアド
レスのデータを先読みし、高速処理を実現する。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。
施形態について詳細に説明する。
【００１５】図１には、本発明のメモリ制御方法を実現
するためのメモリコントローラを設計した場合のタイミ
ングチャートの例を示す。
するためのメモリコントローラを設計した場合のタイミ
ングチャートの例を示す。
【００１６】前述した様に、プロセッサはメモリからデ
ータを読み出す時、キャッシュ領域に、ブロックリード
（６４bitのアクセスを４回）を行っている。
ータを読み出す時、キャッシュ領域に、ブロックリード
（６４bitのアクセスを４回）を行っている。
【００１７】前述したStandardＤＲＡＭやＥＤＯＤＲＡ
Ｍでブロックリードを行う場合は、あるＲＡＳをアクテ
ィブにし、その後ＣＡＳを４回アクティブにして、所望
のデータをメモリから読み込むことになる。つまり、４
回の読み出しを行っている。これに対し、SyncronousＤ
ＲＡＭ（以下、ＳＤＲＡＭ）の場合は、あるアドレスに
リード・コマンドを与えることにより、ＳＤＲＡＭ内部
でアドレスのインクリメントが自動的に行われ、バース
ト動作が完了する（ＣＡＳを４回アクティプにする必要
がない）。
Ｍでブロックリードを行う場合は、あるＲＡＳをアクテ
ィブにし、その後ＣＡＳを４回アクティブにして、所望
のデータをメモリから読み込むことになる。つまり、４
回の読み出しを行っている。これに対し、SyncronousＤ
ＲＡＭ（以下、ＳＤＲＡＭ）の場合は、あるアドレスに
リード・コマンドを与えることにより、ＳＤＲＡＭ内部
でアドレスのインクリメントが自動的に行われ、バース
ト動作が完了する（ＣＡＳを４回アクティプにする必要
がない）。
【００１８】また、ＳＤＲＡＭではバーストの長さ（バ
ースト長）についても、レジスタの設定により段階的に
設定された値（例えば、１、２、４、８）の中から選択
することができる。
ースト長）についても、レジスタの設定により段階的に
設定された値（例えば、１、２、４、８）の中から選択
することができる。
【００１９】通常、６４bit ＣＰＵがＳＤＲＡＭを用い
てシステムを構成する場合、ＳＤＲＡＭを６４bit バス
幅になるよう並列に並べ、バースト長を４と設定してプ
ロセッサのブロック・リードに対応することになる。
てシステムを構成する場合、ＳＤＲＡＭを６４bit バス
幅になるよう並列に並べ、バースト長を４と設定してプ
ロセッサのブロック・リードに対応することになる。
【００２０】通常、システムのクロックを６６ＭＨｚに
設定した場合、９サイクルで３２バイトのデータ転送が
完了しているため、パフォーマンスは約２３７ＭBit／s
ec程度となる。
設定した場合、９サイクルで３２バイトのデータ転送が
完了しているため、パフォーマンスは約２３７ＭBit／s
ec程度となる。
【００２１】ところが、ＳＤＲＡＭにおいては、バース
ト長を８と設定することも可能である。本実施形では、
ＳＤＲＡＭでバースト長を８と設定することにより、あ
るアドレスヘのブロック・リードを行った際、次のアド
レスのデータも先読みすることが可能となる。
ト長を８と設定することも可能である。本実施形では、
ＳＤＲＡＭでバースト長を８と設定することにより、あ
るアドレスヘのブロック・リードを行った際、次のアド
レスのデータも先読みすることが可能となる。
【００２２】即ち、メモリコントローラ内部に３２バイ
ト分のバッファを確保し、初回のアドレスＡＤ１と次回
のアドレスＡＤ２の２つ分のアドレスのデータＤ０〜Ｄ
３，Ｄ４〜Ｄ７をキャッシュ領域に読み出して、先読み
した次のアドレスＡＤ２のデータＤ４〜Ｄ７を蓄えてお
けば、次のプロセッサのブロック・リードリクエストの
アドレスが蓄えていたデータのアドレスＡＤ２と一致し
た場合、読み出したデータを高速に返送することができ
る。但し、次のアドレスが異なった場合には、先読みさ
れたデータは無効となる。
ト分のバッファを確保し、初回のアドレスＡＤ１と次回
のアドレスＡＤ２の２つ分のアドレスのデータＤ０〜Ｄ
３，Ｄ４〜Ｄ７をキャッシュ領域に読み出して、先読み
した次のアドレスＡＤ２のデータＤ４〜Ｄ７を蓄えてお
けば、次のプロセッサのブロック・リードリクエストの
アドレスが蓄えていたデータのアドレスＡＤ２と一致し
た場合、読み出したデータを高速に返送することができ
る。但し、次のアドレスが異なった場合には、先読みさ
れたデータは無効となる。
【００２３】連続したアドレスヘのブロック・リードが
継続した場合、１回目（初回）のブロック・リードで
は、９サイクルを要しているが、２回目（次回）のアク
セスでは、予め先読みして内部バッファに蓄えられたデ
ータＤ４〜Ｄ７を、そのまま返送すれば良いため、６サ
イクルしか必要としない。
継続した場合、１回目（初回）のブロック・リードで
は、９サイクルを要しているが、２回目（次回）のアク
セスでは、予め先読みして内部バッファに蓄えられたデ
ータＤ４〜Ｄ７を、そのまま返送すれば良いため、６サ
イクルしか必要としない。
【００２４】つまり、連続するアドレスがアクセスされ
る場合、偶数回目は、常に６サイクルで良いことにな
る。従って、従来は、６４バイトの転送は、１８サイク
ルの期間が必要であったものが、本実施形態を利用すれ
ば、１５サイクル（つまり、９＋６＝１５）で実現され
るため、ハード的な改善をしなくとも、パフォーマンス
は、約２８４ＭBit／secとなり、従来に比べて、２０％
程度のパフォーマンスが向上される。
る場合、偶数回目は、常に６サイクルで良いことにな
る。従って、従来は、６４バイトの転送は、１８サイク
ルの期間が必要であったものが、本実施形態を利用すれ
ば、１５サイクル（つまり、９＋６＝１５）で実現され
るため、ハード的な改善をしなくとも、パフォーマンス
は、約２８４ＭBit／secとなり、従来に比べて、２０％
程度のパフォーマンスが向上される。
【００２５】
【発明の効果】以上詳述したように本発明によれば、メ
モリコントローラ内にバッファを設け、常に次のアドレ
スのデータを先読みし、高速処理を実現するメモリ制御
方法を提供することができる。
モリコントローラ内にバッファを設け、常に次のアドレ
スのデータを先読みし、高速処理を実現するメモリ制御
方法を提供することができる。
【図１】本発明のメモリ制御方法を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図２】ＲＡＳ及びＣＡＳの動作タイミングを示すタイ
ミングチャートである。
ミングチャートである。
Ｄ０〜Ｄ７…データ ＡＤ１，ＡＤ２…アドレス
Claims (3)
- 【請求項１】 読み出し／書き込み動作を行うために指
定されたアドレスを内部的にインクリメントする機能を
有する半導体メモリ装置のメモリ制御方法において、 メモリ制御部内部に所望するビット分のバッファを設
け、バースト長を任意に設定して、最初の第１のアドレ
スに続く第２のアドレスのデータを前記第１のアドレス
によるデータを読み出し時に併せて読み出し、前記バッ
ファに一時的に蓄積し、前記第１のアドレスのデータ処
理の終了後の新たに処理するアドレスが前記第２のアド
レスと一致した場合に、前記バッファから前記第２のア
ドレスのデータを読み出し、データ処理することを特徴
とするメモリ制御方法。 - 【請求項２】 前記第１のアドレスのデータのバースト
長の２倍のバースト長を設定することにより、前記第１
のアドレスに続く第２のアドレスのデータを前記第１の
アドレスのデータ読み出し時に併せて読み出し前記バッ
ファに一時的に蓄積することを特徴とする請求項１に記
載のメモリ制御方法。 - 【請求項３】 前記メモリ制御方法を行う半導体メモリ
装置に、SyncronousＤＲＡＭを用いて、メモリ制御を行
うことを特徴とする請求項１に記載のメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9216069A JPH1165920A (ja) | 1997-08-11 | 1997-08-11 | メモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9216069A JPH1165920A (ja) | 1997-08-11 | 1997-08-11 | メモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1165920A true JPH1165920A (ja) | 1999-03-09 |
Family
ID=16682786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9216069A Pending JPH1165920A (ja) | 1997-08-11 | 1997-08-11 | メモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1165920A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010061588A1 (ja) * | 2008-11-28 | 2010-06-03 | パナソニック株式会社 | メモリ制御装置、データプロセッサ及びデータ読み出し方法 |
-
1997
- 1997-08-11 JP JP9216069A patent/JPH1165920A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010061588A1 (ja) * | 2008-11-28 | 2010-06-03 | パナソニック株式会社 | メモリ制御装置、データプロセッサ及びデータ読み出し方法 |
| US8230138B2 (en) | 2008-11-28 | 2012-07-24 | Panasonic Corporation | Memory control device, data processor, and data read method |
| JP5330409B2 (ja) * | 2008-11-28 | 2013-10-30 | パナソニック株式会社 | メモリ制御装置、データプロセッサ及びデータ読み出し方法 |
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