JPH1165980A - 記憶装置付きファブリックおよびこれの制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 ファイバ・チャネル・インタフェースでファ
ブリックを使用する接続構成においてファブリックの応
答の高速化を実現すること。 【解決手段】 ファブリックに記憶装置１０６を搭載
し、フレーム受領時にファブリック接続先のポートへの
データ更新要求フレーム（ライト要求）ならばファブリ
ック内記憶装置にデータを取り込み、非同期にフレーム
を要求先に転送する手段と、データ読み込み要求フレー
ム（リード要求）ならばファブリック内にデータが存在
するか否かのを判断し存在する時、当該データをデータ
要求先に転送する手段と、パネルよりポート情報／プロ
トコル情報／記憶装置容量等の情報１０３を設定する手
段と、から構成される。データ要求元ポートに対し、デ
ータ要求先ポートに替わってデータの送受信を行い送り
先ポートへの接続回数を減らしデータ要求元ポートに対
する応答を高速にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ファイバ・チャネ
ル・インタフェースを採用する製品に関連する技術で、
ファブリックにアクセスが集中したときのファブリック
の性能低下を防止するとともにフレーム応答を高速にす
るのに有効な技術に関する。

【０００２】

【従来の技術】本発明に関連する従来技術として、たと
えば、特開平８−２４９２６３号公報に開示された「フ
ァイバ・チャネル・システム内でファブリックを構成す
るための方法及び装置」は、ファブリックのサービスパ
ラメタの互換性についての技術であり、また、特開平８
−２６５３６９号公報に開示された「データ通信保進ス
イッチ」は、ファイバ・チャネル・ネットワークでの回
路切り換えとフレーム切り換えの困難性について解決す
るための技術であり、本発明によるファブリックに記憶
装置を設ける制御方式は開示されていない。

【０００３】

【発明が解決しようとする課題】ファイバ・チャネル・
インタフェースで使用されるスイッチといわれるファブ
リックは、接続されるノード数が多くなるとアクセスが
集中し、ファブリックの性能が低下する。

【０００４】

【課題を解決するための手段】本発明は、前記課題を解
決するために、ファブリックに記憶装置またはバッファ
を搭載し、フレーム受領時にファブリック接続先のポー
トへのデータ更新要求フレーム（ライト要求）ならばフ
ァブリック内記憶装置にデータを取り込み、非同期に
（または同期して）フレームを要求先に転送する手段
と、データ読み込み要求フレーム（リード要求）ならば
ファブリック内にデータが存在するか否かのを判断し存
在する時、当該データをデータ要求先に転送する手段
と、パネルよりポート情報／プロトコル情報／記憶装置
容量等の情報を設定する手段と、から構成される。

【０００５】そして、本発明によれば、ファブリックに
接続されている外部記憶装置全てに対し、本装置の記憶
領域を割り当てる場合、非同期に外部記憶装置にデータ
を送ることが可能となりファブリックが込み合っている
時に外部記憶装置にデータを転送しなくてもよい。ファ
ブリックに対しパネルにより制御情報を設定可能とする
ことで記憶装置付きファブリックの処理効率の向上を図
るものである。

【０００６】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて詳細に説明する。

【０００７】図１はファブリックの構成図である。図２
は、記憶装置またはバッファを搭載したファブリック２
０２を中央処理装置２０１（Ａ〜Ｃ）、外部記憶装置２
０３（Ａ〜Ｃ）に接続した一例を示す概念図である。

【０００８】ここにおいて、１０１はファイバ・チャネ
ル・ケーブル、１０２はファイバ・チャネル・インタフ
ェース／ファブリック制御部、１０３は記憶装置情報管
理用バッファ、１０４はＭＰ（マイクロプロセッサ）、
１０５は入出力制御部、１０６は記憶装置、１０７はパ
ネル制御部、２０１は中央処理装置（ホスト）、２０２
は記憶装置付きファブリック、２０３は外部記憶装置、
をそれぞれ表す。

【０００９】図１に例示されるように、本実施形態の記
憶装置付きファブリック２０２は、ファイバチャネルイ
ンタフェース／ファブリック制御部１０２、ＭＰ（マイ
クロプロセッサ）１０４、記憶装置またはバッファ１０
６からなり、ファイバチャネルインタフェース／ファブ
リック制御部１０２は、ファイバチャネル上のフレーム
の送受信、ファブリックの制御を行い、フレーム情報を
ＭＰ（マイクロプロセッサ）１０４に通知する機能を設
けてある。

【００１０】ＭＰ（マイクロプロセッサ）１０４は、送
られてきたフレームの解析を行いフレームに応じた処理
を行う。記憶装置情報管理用バッファにはフレームを一
時的に格納する領域と記憶装置１０６に格納されている
データを管理するテーブルが格納されている。

【００１１】入出力制御部１０５は、送られてきたデー
タを記憶装置に転送または、ファイバチャネルインタフ
ェース／ファブリック制御部に転送する機能を設けてい
る。

【００１２】以下フレームについて説明する。

【００１３】図７に例示されるように、フレームは、先
頭をＳＯＦ７０１で終端をＥＯＦ７０５で示し、ＳＯＦ
７０１とＥＯＦ７０５の間にフレームヘッダ７０２、デ
ータフィールド７０３、ＣＲＣ７０４がある。フレーム
ヘッダ７０２には、フレームの送り先のＩＤを示すＤ＿
ＩＤ、フレームの送り元を示すＳ＿ＩＤ、フレームの種
類等の情報を示すフレーム識別情報がフレームヘッダ情
報７０６として格納されている。データフィールド７０
３にはコマンド、データが格納されている。ＣＲＣ７０
４は、フレームのデータを保証するためのチェックコー
ドである。

【００１４】以下ファブリックについて説明する。

【００１５】図３に例示されるようにファブリックと
は、複数のポートが互いにアクセス可能とする時に用い
る装置で、例えばポートＡ３０１−ａがポートＢ３０１
−ｂに対しフレームを転送する際、ファブリック３０２
はポートＡから送られてきたフレームをポートＢに送
り、ポートＡ−ポートＢ間のアクセスを可能とする転送
経路を決定する装置である。

【００１６】図２は、記憶装置付きファブリック２０２
を使用した接続例で、以下に本装置の制御方式を述べ
る。

【００１７】ファブリックアクセス集中時の性能低下を
防止するために記憶装置付きファブリック２０２に外部
記憶装置２０３（Ａ〜Ｃ）のデータの１部または、全て
を格納する。例えばホスト２０１（ホストＡ）が、外部
記憶装置２０３（外部記憶装置Ａ）に対し、記憶装置付
きファブリック２０２を介してデータを要求したフレー
ムを転送した時、データが記憶装置付きファブリック２
０２に存在する時はホスト２０１（ホストＡ）−ファブ
リック２０２間のみでデータのやり取りを行う。外部記
憶装置２０３に対しデータの更新があった時は、非同期
に記憶装置付きファブリック２０２が外部記憶装置２０
３（外部記憶装置Ａ）にアクセスし、外部記憶装置２０
３（外部記憶装置Ａ）のデータを更新する制御方式であ
る。

【００１８】図８は、本装置がフレームを受領した時の
フレーム解析の一例を示すフローチャートである。

【００１９】本装置がフレームを受領した時、フレーム
ヘッダのＳ＿ＩＤ、Ｄ＿ＩＤを取得する（ステップ８０
１）。本記憶装置にそのＤ＿ＩＤが登録されているかチ
ェックし（ステップ８０２）、登録されている時は、フ
レームヘッダに格納されているフレーム識別情報を取得
する（ステップ８０３）。フレーム識別情報をもとにデ
ータフィールドよりコマンド情報を取得する（ステップ
８０４）。

【００２０】リード系コマンドの時は、解析結果をリー
ド系コマンド（ステップ８０５、ステップ８０６）、ラ
イト系コマンドの時は解析結果をライト系コマンド（ス
テップ８０７、ステップ８０８）とする。リード／ライ
ト系コマンド以外の時は解析結果をリード／ライト系コ
マンド以外のコマンドとする（ステップ８０９）。Ｄ＿
ＩＤが登録されていない時は、解析結果をＤ＿ＩＤ未登
録とする（ステップ８１０）。

【００２１】コマンド解析処理で取得したＳ＿ＩＤ、Ｄ
＿ＩＤ、フレーム識別情報は、本装置が要求先ポートと
接続せずに要求元ポートに応答する時にも使用する。

【００２２】図４は、ファブリックがフレームを受領し
た時の動作の一例を示すフローチャートである。

【００２３】図５は、非同期に外部記憶装置にデータを
反映する時の動作の一例を示すフローチャートである。

【００２４】最初にホストＡから外部記憶装置Ａへのア
クセス要求がきた時の処理の一例を示す。ファイバチャ
ネルインタフェース制御部１０２がフレームを受け取り
ＭＰ１０４に通知する。ＭＰ１０４は受け取ったフレー
ムを解析（ステップ４０１、ステップ４０２）し、要求
先のポートが本装置に接続されているかチェックする
（ステップ４０３）。要求先のポートが接続されている
時、フレームの要求内容を解析する（ステップ４０４、
ステップ４０５）。

【００２５】解析結果が外部記憶装置Ａに対するリード
要求の時、バッファ内に管理されいるテーブルより記憶
装置内に要求データが存在するかチェックし（ステップ
４０６）、データが存在する時は、入出力制御部に対し
ファイバチャネルインタフェース制御部にデータを送
る。ファイバチャネルインタフェース制御部では送られ
てきたデータを要求元ポートに転送する（ステップ４０
７）。要求元ポートに要求先ポートからの応答と認識で
きるように、要求元ポートへ転送するフレームヘッダの
Ｓ＿ＩＤ／Ｄ＿ＩＤ／フレーム識別情報は、フレーム解
析時に取得したＳ＿ＩＤ／Ｄ＿ＩＤ／フレーム識別情報
を用いて作成する。

【００２６】データが存在しない時は、ファブリック制
御部に対し要求元／要求先ポートとの接続処理要求をす
る（ステップ４０８）。要求先ポートから要求元ポート
へデータが送られてきた時、ファイバチャネルインタフ
ェース制御部ではデータをバッファに格納し、ＭＰに通
知する（ステップ４０９）。ＭＰでは受けとったデータ
を記憶装置に格納し、格納済みデータを管理するテーブ
ルを更新する（ステップ４１０）。ファブリック制御部
では要求元へのデータ転送処理を行う（ステップ４１
１）。

【００２７】フレーム解析結果が外部記憶装置Ａに対す
るライト要求の時、記憶装置管理テーブルよりデータ格
納領域を割り当て（ステップ４１２）データを格納し
（ステップ４１３）記憶装置管理テーブルを更新する
（ステップ４１４）。

【００２８】記憶装置容量が、記憶装置付きファブリッ
クのデータ格納容量 ≧ 全外部記憶装置容量の時は、
問題無いが、記憶装置付きファブリックのデータ格納容
量＜ 全外部記憶装置容量の時は、適度にデータを外部
記憶装置に反映しないと、データ格納領域がなくなって
しまう。

【００２９】この対策であるライトデータを外部記憶装
置に反映するタイミングの一例として、図５のフローチ
ャートに示すように、タイマ値を設け、一定時間経過
後、未反映データがあるかチェックし（ステップ５０
１、ステップ５０２）、外部記憶装置へ未反映データの
掃き出し処理を行う（ステップ５０３）。

【００３０】または、データ格納エリアの残り数を管理
し、ある数を超えたら外部記憶装置へ未反映データ掃き
出し処理を行う。

【００３１】または、ファブリックの状態を管理し、あ
る時間経過してもファブリックにアクセスが来ない時に
外部記憶装置へ未反映データ掃き出し処理を行うという
管理が必要になる。

【００３２】解析結果が外部記憶装置Ａに対するリード
／ライト以外の要求で外部記憶装置の代替として制御で
きない情報の時は、ファブリック制御部に対し要求元／
要求先ポートとの接続処理要求し、ファブリック制御部
のみで要求元／要求先ポート間の処理を実現させる（ス
テップ４１５）。

【００３３】要求先のポートが接続されていない時は、
リジェクト処理を行い処理を終了し（ステップ４１
６）、フレーム待ち状態になる。

【００３４】図６は、記憶装置管理用バッファで管理す
る情報の一例を示す管理体系図である。本バッファ内に
は、接続されているポート数、ファブリックアクセス状
態（アクセスポート有／無）等の装置全体を管理するフ
ァブリック情報エリア６０１と１次受領フレーム格納エ
リア６０７のアドレス等のバッファ内管理情報エリア６
０２とファブリック接続先ポートの情報を管理するファ
ブリック接続先情報エリア６０３とからなり、ファブリ
ック接続先情報６０３には、接続先ポートのポート名／
ノード名／ポートＩＤ等のポート情報管理エリア６０４
と接続先ポートのプロトコルを管理するプロトコル情報
管理エリア６０５と接続先ポートの使用する記憶装置と
記憶装置内アドレスとそのサイズと記憶装置内のデータ
の存在または空きエリアを管理する記憶装置情報管理エ
リア６０６から構成される。

【００３５】以下に、本装置の記憶装置管理用バッファ
の管理方法の一例について述べる。

【００３６】ポート情報６０４／プロトコル情報６０５
は、以下の目的で使用する。図１のＭＰ１０４は、パネ
ル制御部１０７からのポート情報／プロトコル情報の設
定または変更要求を受領し、記憶装置情報管理用バッフ
ァ内で管理するファブリック接続先ポート情報６０２内
のポート情報６０４／プロトコル情報６０５に設定す
る。設定されたポート情報６０４／プロトコル情報６０
５は本装置に保持し、ポート間のフレーム転送時の通信
プロトコルを容易に識別することを可能とする。

【００３７】記憶装置情報６０６は、以下の目的で使用
する。図１のＭＰ１０４は、パネル制御部１０７から各
ポートのデータ格納領域割り当て要求を受け記憶装置の
データ格納領域を各ポート毎に振り分ける６０８。デー
タ格納領域をポート毎に可変に振り分ける手段を設ける
ことにより、本装置内のデータサーチを高速にしかつ、
アクセス頻度に応じたデータ格納領域の配分が可能とな
りファブリック−ポート間のみの処理（ファブリックの
ポート代替応答）を増やすことができる。

【００３８】

【発明の効果】本発明の記憶装置付きファブリックによ
り、フレーム送信ポートからのデータ要求に対し、ファ
ブリックに記憶装置を搭載することで高速にフレーム送
信元に応答することが可能となり、また外部記憶装置に
対するデータ更新処理を非同期に行うことで、ファブリ
ックへアクセスが集中した時の負荷を分散させるという
効果が得られる。

【図面の簡単な説明】

【図１】本発明の記憶装置付きファブリックの構成の１
例を示す概念図である。

【図２】本発明の記憶装置付きファブリックを使用した
他装置との接続の構成を示す概念図である。

【図３】ファイバ・チャネルにおけるファブリックを使
用したポート間の接続の一例を示す説明図である。

【図４】本発明の実施形態である記憶装置付きファブリ
ックの処理の一例を示すフローチャートである。

【図５】本発明の実施形態である記憶装置付きファブリ
ックの処理の一例を示すフローチャートである。

【図６】本発明で使用する記憶装置情報管理用バッファ
の管理体系、記憶装置管理構成の一例を示す構成図であ
る。

【図７】ファイバ・チャネルで転送されるフレームの説
明図である。

【図８】本発明の実施形態である記憶装置付きファブリ
ックのフレーム解析処理の一例を示すフローチャートで
ある。

【符号の説明】

１０１ ファイバ・チャネル・ケーブル １０２ ファイバ・チャネル・インタフェース／ファブ
リック制御部 １０３ 記憶装置情報管理用バッファ １０４ ＭＰ（マイクロプロセッサ） １０５ 入出力制御部 １０６ 記憶装置 １０７ パネル制御部 ２０１ 中央処理装置（ホスト） ２０２ 記憶装置付きファブリック ２０３ 外部記憶装置 ３０１−ａ，３０１−ｂ ポート ３０２ ファブリック ６０１ ファブリック管理情報 ６０２ バッファ内管理情報 ６０３ ファブリック接続先ポート情報 ６０４ ポート情報 ６０５ プロトコル情報 ６０６ 記憶装置情報 ６０７ １次フレーム格納エリア ６０８ ポートデータ格納領域 ７０１ ＳＯＦ ７０２ ＦＲＡＭＥ ＨＥＡＤＥＲ ７０３ ＤＡＴＡ ＦＩＥＬＤ ７０４ ＣＲＣ ７０５ ＥＯＦ ７０６ フレームヘッダ情報

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ファイバ・チャネルをインタフェースと
   し、複数のポート間を互いにアクセス可能とする転送経
   路を決めるスイッチ機能をもつファブリックであって、 前記ファブリックに記憶装置を搭載し、 前記ファブリック接続先ポートへのデータ更新要求フレ
   ームならば前記記憶装置にデータを取り込み、データ読
   込要求フレームならば前記記憶装置に当該データが存在
   するか否かを判断することを特徴とするファブリック。
2. 【請求項２】 複数のポート間を互いにアクセス可能と
   する転送経路を決めるスイッチ機能をもつファブリック
   に記憶装置を搭載し、 ファイバ・チャネルをインタフェースとする１つ以上の
   中央処理装置と１つ以上の外部記憶装置の間に前記記憶
   装置付きファブリックを接続し、 前記中央処理装置から前記外部記憶装置に送られてくる
   ライトデータまたは外部記憶装置から中央処理装置に送
   られてくるリードデータを前記ファブリックに保持し、 前記中央処理装置から前記外部記憶装置へのリード要求
   の際に、前記ファブリックに当該データが格納されてい
   るときは、前記外部記憶装置にアクセスしないで前記格
   納されている当該データを前記中央処理装置に転送し、 前記中央処理装置から前記外部記憶装置に対するライト
   要求の際に、前記中央処理装置からのデータを前記ファ
   ブリックに取り込み、前記中央処理装置に対する処理を
   完結した後に非同期に前記外部記憶装置に当該データを
   送ることを特徴とするファブリックの制御装置。
3. 【請求項３】 請求項２に記載のファブリックの制御装
   置において、 前記ファブリックの記憶装置内のデータ管理方式とし
   て、プロトコル情報とポート情報（ポート名、ノード
   名、ポートＩＤ）を設定するとともに、 前記記憶装置内の記憶領域を接続先ポート毎に設定可能
   とし、接続先ポートのデータ格納割り当て領域を一定容
   量または可変容量に割り当てることを特徴とするファブ
   リックの制御装置。