JPH1166030A - 半導体集積回路及びマイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 内部のバスサイクルと非同期で外部端子から
ポート回路のデータレジスタにデータを入出力可能なマ
イクロコンピュータを提供する。 【解決手段】 マイクロコンピュータに含まれるポート
回路（８Ａ）は、ＣＰＵからのアクセスに同期して第１
のデータレジスタ手段（２２〜２５）及び第２のデータ
レジスタ手段（２６）をリード・ライト可能にする第１
の制御論理手段（９）と、第２の外部端子（Ｐ２(0)〜
Ｐ２(7)）から供給される制御信号に同期して第１のデ
ータレジスタ手段を第１の外部端子（Ｐ１(0)〜Ｐ１
(7)）からアクセス可能にする第２の制御論理手段（２
８）と、第１の制御論理手段による入出力動作か第２の
制御論理手段による入出力動作かを決定するための制御
レジスタ手段（２７）とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路、
さらにはマイクロコンピュータのポート回路に係り、ポ
ート回路の多機能化若しくは汎用化に適用して有効な技
術に関するものである。

【０００２】

【従来の技術】マイクロコンピュータには、外部とデー
タを入出力するためにデータ端子が存在するが、マクロ
コンピュータにはデータ端子以外にポート回路を有する
ものがある。ポート回路は内部バスに接続されるデータ
レジスタを有し、データレジスタの各ビットは、ポート
回路の外部端子（ポート端子）に一対一対応される。ポ
ート回路のデータレジスタはポート端子から外部に出力
するデータを保持し、また、ポート端子から入力された
データを保持する。また、ポート端子の入出力制御用に
制御レジスタが設けられている。この制御レジスタに中
央処理装置（ＣＰＵ）が制御情報を設定することによ
り、ポート回路の入力、出力又は入出力機能が決定さ
れ、また、入出力信号の種類が決定される。

【０００３】また、アドレス、データなど常時使用する
端子以外の端子をポート端子と兼用することで、マイク
ロコンピュータ全体の端子数が増加しないように工夫さ
れているものがある。例えば、特定の周辺回路の外部イ
ンタフェース端子としてポート端子を兼用する。

【０００４】尚、マイクロコンピュータのポート回路に
ついて記載された文献の例として、平成６年９月に株式
会社日立製作所発行の「H8/3398,H8/3337,H8/3334ハー
ドウェアマニュアル」第113頁〜第149頁がある。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
ポート回路は、１個のポート端子に対してデータレジス
タの１ビットしか対応していない。換言すれば、1バイ
トのような一組のポート端子には例えば1バイトのデー
タレジスタが1個しか対応されていない。このため、ポ
ート回路の入出力機能の多様化は、ポート端子と兼用で
きる端子の数を増やすだけに留まっていた。また、ポー
ト回路のデータレジスタの外部入出力タイミングはＣＰ
Ｕのバスサイクルに同期されるだけであった。したがっ
て、外部からポート回路にデータを入力する場合、外部
回路は、マイクロコンピュータに内蔵されたＣＰＵのバ
スサイクルに同期して動作しなければならない。

【０００６】本発明の目的は、ポート回路の外部端子に
対するデータ入出力機能を多様化できる半導体集積回
路、さらにはマイクロコンピュータを提供することにあ
る。

【０００７】本発明の別の目的は、内部のバスサイクル
と非同期でポート回路の外部端子からポート回路のデー
タレジスタにデータを入出力可能なマイクロコンピュー
タを提供することにある。

【０００８】本発明のその他の目的は、ポート回路の外
部端子の数を増やすことなくポート回路のデータ入出力
機能を向上させることにある。すなわち、ポート回路の
外部端子数で決まる並列入出力データビット数のデータ
を複数単位保持して、入出力できるようにすることであ
る。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、本発明に係る半導体集積回路
は、半導体基板に、バスアクセス制御手段（３，４）
と、このバスアクセス制御手段に接続された内部バス
（５，６，７）と、前記内部バスに接続されると共に半
導体基板の外部とインタフェース可能にされたポート回
路（８Ａ）とを含む。前記ポート回路（８Ａ）は、第１
のデータレジスタ手段（２２〜２５）と、第２のデータ
レジスタ手段（２６）と、前記第１のデータレジスタ手
段に対するデータの外部入出力に割り当てられた第１の
外部端子（Ｐ１(0)〜Ｐ１(7)）と、前記第２のデータレ
ジスタ手段に対するデータの外部入出力に割り当てられ
た第２の外部端子（Ｐ２(0)〜Ｐ２(7)）と、前記内部バ
スからのアクセスに同期して前記第１のデータレジスタ
手段及び第２のデータレジスタ手段をリード・ライト可
能にする第１のレジスタ制御手段（９）と、前記第２の
入力端子から供給される制御信号に同期して前記第１の
データレジスタ手段を前記第１の外部端子からアクセス
可能にする第２のレジスタ制御手段（２７，２８）とを
含んで構成される。

【００１２】上記手段によれば、第1のデータレジスタ
手段に対するデータ入出力動作を第2の外部端子を介し
て外部から制御することができる。すなわち、半導体集
積回路内部のバスアクセス制御手段によるバスサイクル
とは非同期で第1のデータレジスタ手段に外部からアク
セスすることができる。

【００１３】本発明の別の観点によるマイクロコンピュ
ータは、中央処理装置（３）と、前記中央処理装置によ
ってアクセスされると共に外部とインタフェース可能に
されたポート回路（８Ａ）とを含む。前記ポート回路
は、第１のデータレジスタ手段（２２〜２５）と、第２
のデータレジスタ手段（２６）と、前記第１のデータレ
ジスタ手段に対するデータの外部入出力に割り当てられ
た第１の外部端子（Ｐ１(0)〜Ｐ１(7)）と、前記第２の
データレジスタ手段に対するデータの外部入出力に割り
当てられた第２の外部端子（Ｐ２(0)〜Ｐ２(7)）と、前
記中央処理装置からのアクセスに同期して前記第１のデ
ータレジスタ手段及び第２のデータレジスタ手段をリー
ド・ライト可能にする第１の制御論理手段（９）と、前
記第２の外部端子から供給される制御信号に同期して前
記第１のデータレジスタ手段を前記第１の外部端子から
アクセス可能にする第２の制御論理手段（２８）と、前
記第１の制御論理手段による入出力動作か前記第２の制
御論理手段による入出力動作かを決定する制御情報が前
記中央処理装置によって与えられる制御レジスタ手段
（２７）とを含む。

【００１４】上記手段によれば、第1のデータレジスタ
手段に対するデータ入出力動作を第２の外部端子を介し
て外部から制御することができる。すなわち、マイクロ
コンピュータ内部のバスサイクルとは非同期で第1のデ
ータレジスタ手段に外部からアクセスすることができ
る。第1のデータレジスタ手段に対するアクセス制御を
マイクロコンピュータ内部のバスサイクルの同期させる
か、第２の外部端子から供給される信号に同期させるか
は、制御レジスタ手段を介してＣＰＵが決定することが
できる。

【００１５】前記制御レジスタ手段は、前記第１の制御
論理手段による入出力動作か前記第２の制御論理手段に
よる入出力動作かを指定する第１の制御情報（ＣＮＴ
Ｒ）の記憶領域を有することにより、ポート回路に前記
何れのインタフェース同期形式を採用するかは、ＣＰＵ
の動作プログラムにしたがって任意に決定でき、随時変
更することも可能になる。

【００１６】前記第１のデータレジスタ手段は、前記第
１の制御論理手段及び第２の制御論理手段によって夫々
動作が選択される複数個のデータレジスタ（２２〜２
５）を有する。したがって、複数のデータレジスタの中
から任意に選択されたデータレジスタを第1の外部端子
に接続できるから、ポート回路の外部端子の数を増やす
ことなくポート回路のデータ入出力機能を向上させるこ
とができる。換言すれば、ポート回路の外部端子数で決
まる並列入出力データビット数のデータを複数個のデー
タレジスタに複数単位保持させ、或いは複数単位保持さ
れたデータを選択して出力させることができる。ポート
端子と兼用できる端子数を単に増やすのとは別の意味
で、ポート回路の高機能化を実現できる。

【００１７】前記第２の制御論理手段は、前記第２の外
部端子から供給される制御信号に含まれるレジスタ指定
情報（ｓｅｌ０〜ｓｅｌ３）に従って前記第１のレジス
タ手段に含まれるデータレジスタを選択し、前記第２の
外部端子から供給される制御信号に含まれるリード・ラ
イト指定情報（ＥＸ／ＩＮ）に従って前記データレジス
タに対するリード・ライト動作を選択し、前記第２の外
部端子から供給される制御信号に含まれるタイミング情
報（ＳＴ）に同期して前記データレジスタにリード・ラ
イト動作をさせることができる。

【００１８】前記第２の制御論理手段は、前記レジスタ
指定情報に代えて、前記第１の外部端子の特定の状態毎
に前記データレジスタの選択を順次切換え可能にするこ
とも可能である。このとき、前記制御レジスタ手段は、
レジスタ選択を前記レジスタ指定情報に基づいて行う
か、又は前記第１の外部端子の特定の状態毎に切換える
かを前記第２の制御論理手段に指示する第２の制御情報
（ＭＤ０，ＭＤ１）の記憶領域を有することができる。

【００１９】

【発明の実施の形態】図６には本発明の一実施例に係る
マイクロコンピュータのブロック図が示される。同図に
示されるマイクロコンピュータは、特に制限されない
が、ＣＭＯＳなどの公知の半導体集積回路製造技術によ
って単結晶シリコンのような１個の半導体基板に形成さ
れる。

【００２０】同図に示されるマイクロコンピュータにお
いて、ＣＰＵ３はアドレスバス１およびデータバス２に
対し、アドレス、データの入出力機能を有する。また、
バスステートコントローラ４は、アドレスバス１、デー
タバス２、周辺アドレスバス６、周辺データバス７に対
し、アドレス、データの入出力機能を有する。ＣＰＵ３
とバスステートコントローラ４は、アドレスバス１およ
びデータバス２を共有する。さらに、周辺アドレスバス
６及び周辺データバス７には、周辺回路の一例としてポ
ート回路８Ａ，８Ｂが接続されている。前記ＣＰＵ３
は、特に制限されないが、前記周辺アドレスバス６及び
周辺データバス７に接続された図示を省略するプログラ
ムメモリから命令をフェッチし、フェッチした命令を解
読して実行する。例えば、ＣＰＵ３がロード命令又はス
トア命令などを実行するとき、アクセス対象領域が周辺
アドレスバス６及び周辺データバス７に接続された周辺
回路上にある場合、その時のアドレスバス１上のアクセ
スアドレスに従って前記バスステートコントローラ４が
周辺アドレスバス６及び周辺データバス７を用いたバス
サイクルを起動する。

【００２１】前記ポート回路８Ｂは一般的なポート回路
の構成を有し、前記ポート回路８Ａは多機能化されたポ
ート回路であり、夫々は入出力ポートモジュールを構成
する。

【００２２】先ず、図５に従って前記ポート回路８Ｂの
構成を説明する。特に制限されないが、ポート回路８Ｂ
はポート３とポート４を構成する。ポート３は、特に制
限されないが、８個のポート端子Ｐ３(0)〜Ｐ３(7)、端
子制御ロジック１５、データレジスタ１３及び制御レジ
スタ１２を有する。ポート４は、特に制限されないが、
８個のポート端子Ｐ４(0)〜Ｐ４(7)、端子制御ロジック
１９、データレジスタ１７及び制御レジスタ１８を有す
る。前記制御レジスタ１２，１８及びデータレジスタ１
３，１７はモジュール内データバス１１を介してデータ
ラッチ回路１０に結合される。

【００２３】前記制御レジスタ１２，１８及びデータレ
ジスタ１３，１７に対するレジスタ選択はデコーダ９が
行う。デコーダ９は周辺アドレスバス６から供給される
アドレス信号をデコードして前記制御レジスタ１２，１
８及びデータレジスタ１３，１７の中から一つのレジス
タを排他的に選択する。選択されたレジスタはモジュー
ル内データバス１１とデータラッチ回路１０を介して周
辺データバス７に接続される。前記制御レジスタ１２，
１８及びデータレジスタ１３，１７に対するリード・ラ
イトなど指示はバスステートコントローラ４から周辺コ
ントロールバス５を介して与えられる。前記バスステー
トコントローラ４は、周辺バス６，７を利用したバスサ
イクルを起動するとき、ライト信号、リード信号、アク
セスサイズ信号などの制御信号を周辺コントロールバス
５に出力する。これにより、データレジスタ１３，１７
及び制御レジスタ１２，１８はＣＰＵ３によって自由に
アクセスされる。レジスタライト時、データラッチ回路
１０より出力されるデータが、デコーダ９によって選択
されたレジスタに書き込まれる。レジスタリード時は、
デコーダ９によって選択されたレジスタのデータがデー
タラッチ回路１０に送られ、さらにデータラッチ回路１
０から周辺データバス７を通してバスステートコントロ
ーラ４に送られる。

【００２４】前記ポート３のポート端子Ｐ３(0)〜Ｐ３
(7)は端子制御ロジック１５を介して信号線１４と前記
データレジスタ１３に接続される。この例に従えば、８
ビットのポート端子Ｐ３(0)〜Ｐ３(7)に対応して、前記
信号線１４とデータレジスタ１３は夫々８ビット構成と
される。端子制御ロジック１５は、制御レジスタ１２か
ら与えられる制御情報にしたがって、信号線１４のデー
タをポート端子Ｐ３(0)〜Ｐ３(7)から出力する状態、デ
ータレジスタ１３の値をポート端子Ｐ３(0)〜Ｐ３(7)か
ら出力する状態、ポート端子Ｐ３(0)〜Ｐ３(7)からの入
力信号を信号線１４に供給する状態、ポート端子Ｐ３
(0)〜Ｐ３(7)からの入力信号をデータレジスタ１３に供
給する状態、又はポート端子Ｐ３(0)〜Ｐ３(7)の入出力
動作を無効にする状態の中から何れかの状態を選択す
る。

【００２５】同様に、前記ポート４のポート端子Ｐ４
(0)〜Ｐ４(7)は端子制御ロジック１９を介して信号線２
１と前記データレジスタ１７に接続される。この例に従
えば、８ビットのポート端子Ｐ４(0)〜Ｐ４(7)に対応し
て、前記信号線２１とデータレジスタ１７は夫々８ビッ
ト構成とされる。端子制御ロジック１９は、制御レジス
タ１８から与えられる制御情報にしたがって、信号線２
１のデータをポート端子Ｐ４(0)〜Ｐ４(7)から出力する
状態、データレジスタ１７の値をポート端子Ｐ４(0)〜
Ｐ４(7)から出力する状態、ポート端子Ｐ４(0)〜Ｐ４
(7)からの入力信号を信号線２１に供給する状態、ポー
ト端子Ｐ４(0)〜Ｐ４(7)からの入力信号をデータレジス
タ１７に供給する状態、又はポート端子Ｐ４(0)〜Ｐ４
(7)の入出力動作を無効にする状態の中から何れかの状
態を選択する。

【００２６】前記信号線１４、２１はポート以外の図示
を省略する別の内部モジュールと接続されている。すな
わち、ポート端子Ｐ３(0)〜Ｐ３(7)は信号線１４の端子
を兼ねている。同様に、ポート端子Ｐ４(0)〜Ｐ４(7)は
信号線２１の端子を兼ねている。

【００２７】上記より明らかなように、ポート回路８Ｂ
では、ポート端子Ｐ３(0)〜Ｐ３(7)，Ｐ４(0)〜Ｐ４(7)
を介するデータ入出力動作において、データレジスタ１
３，１７の選択はバスステートコントローラ４が周辺ア
ドレスバス６に出力するアドレス出力動作に同期され、
データレジスタ１３，１７に対するリード・ライト動作
の指示はバスステートコントローラ４から周辺コントロ
ールバス５に出力される制御信号に同期され、また、デ
ータレジスタ１３，１７と周辺データバス７との間のデ
ータ転送はバスステートコントローラ４が起動するバス
サイクルに同期される。したがって、ポート回路８Ｂの
データ入出力動作は、基本的にマイクロコンピュータ内
部のバスサイクルに同期して行われるだけである。

【００２８】次に前記ポート回路８Ａの一例を図１を参
照しながら説明する。特に制限されないが、ポート回路
８Ａはポート１とポート２を構成する。ポート１は、特
に制限されないが、８個のポート端子Ｐ１(0)〜Ｐ１
(7)、端子制御ロジック１６、データレジスタ２２〜２
５及び制御レジスタ３２を有する。ポート２は、特に制
限されないが、８個のポート端子Ｐ２(0)〜Ｐ２(7)、端
子制御ロジック２０、データレジスタ２６及び制御レジ
スタ３８を有する。前記制御レジスタ３２，３８及びデ
ータレジスタ２２〜２５，２６はモジュール内データバ
ス３１を介してラッチ回路３３に結合される。特に制限
されないが、前記データレジスタ２２〜２６，２６及び
制御レジスタ３２，３８は夫々８ビットの構成を有す
る。

【００２９】ポート回路８Ａにおいて、ポート端子Ｐ１
(0)〜Ｐ１(7)，Ｐ２(0)〜Ｐ２(7)を介するデータ入出力
動作は、前記ポート回路８Ｂと同様にマイクロコンピュ
ータ内部のバスサイクルに同期して行うと第１の入出力
制御モード、又は、ポート端子Ｐ２(0)〜Ｐ２(7)を介し
て外部から供給されるタイミング信号などに同期してポ
ート端子Ｐ１(0)〜Ｐ１(7)から入出力される第２の入出
力制御モードを選択できるように構成されている。

【００３０】先ず、前記第１の入出力制御モードを実現
するために、前記制御レジスタ３２，３８及びデータレ
ジスタ２２〜２６に対するレジスタ選択を行うデコーダ
３４が設けられる。デコーダ３４は周辺アドレスバス６
から供給されるアドレス信号をデコードして前記制御レ
ジスタ３２，３８及びデータレジスタ２２〜２６の中か
ら一つのレジスタを排他的に選択する。特にデータレジ
スタ２２〜２５に対する選択態様は後述する二通りの態
様がある。選択されたレジスタはモジュール内データバ
ス３１とデータラッチ３３を介して周辺データバス７に
接続される。前記制御レジスタ３２，３８及びデータレ
ジスタ２２〜２６に対するリード・ライトなど指示は前
記周辺コントロールバス５を介して与えられる。これに
より、前記制御レジスタ３２，３８及びデータレジスタ
２２〜２６はＣＰＵ３によって自由にアクセスされる。
レジスタライト時、データラッチ回路３３より出力され
るデータが、デコーダ３４によって選択されたレジスタ
に書き込まれる。レジスタリード時は、デコーダ３４に
よって選択されたレジスタのデータがデータラッチ回路
３３に送られ、さらにデータラッチ回路３３から周辺デ
ータバス７を通してバスステートコントローラ４に送ら
れる。

【００３１】前記ポート１のポート端子Ｐ１(0)〜Ｐ１
(7)は端子制御ロジック１６を介して前記信号線１４と
前記データレジスタ２２〜２５に接続される。端子制御
ロジック１６は、制御レジスタ３２から与えられる制御
情報にしたがって、信号線１４のデータをポート端子Ｐ
１(0)〜Ｐ１(7)から出力する状態、データレジスタ２２
〜２５の中から選択された一つのデータレジスタの値を
ポート端子Ｐ１(0)〜Ｐ１(7)から出力する状態、ポート
端子Ｐ１(0)〜Ｐ１(7)からの入力信号を信号線１４に供
給する状態、ポート端子Ｐ１(0)〜Ｐ１(7)からの入力信
号をデータレジスタ２２〜２５の中から選択された一つ
のデータレジスタに供給する状態、又はポート端子Ｐ１
(0)〜Ｐ１(7)の入出力動作を無効にする状態、の中から
何れかの状態を選択する。

【００３２】同様に、前記ポート２のポート端子Ｐ２
(0)〜Ｐ２(7)は端子制御ロジック２０を介して前記信号
線２１と前記データレジスタ２６に接続される。端子制
御ロジック２０は、制御レジスタ３８から与えられる制
御情報にしたがって、信号線２１のデータをポート端子
Ｐ２(0)〜Ｐ２(7)から出力する状態、データレジスタ２
６の値をポート端子Ｐ２(0)〜Ｐ２(7)から出力する状
態、ポート端子Ｐ２(0)〜Ｐ２(7)からの入力信号を信号
線２１に供給する状態、ポート端子Ｐ２(0)〜Ｐ２(7)か
らの入力信号をデータレジスタ２６に供給する状態、又
はポート端子Ｐ２(0)〜Ｐ２(7)の入出力動作を無効にす
る状態、の中から何れかの状態を選択する。

【００３３】上記説明から明らかなように、このポート
回路８Ａは、一組のポート端子Ｐ１(0)〜Ｐ１(7)に対し
て４個のデータレジスタ２２〜２５が設けられている。
これにより、複数のデータレジスタ２２〜２５の内から
選択されたデータレジスタに一組のポート端子Ｐ１(0)
〜Ｐ１(7)を接続でき、ポート回路の外部端子の数を増
やすことなくポート回路のデータ入出力機能を向上させ
ることができる。換言すれば、ポート回路の外部端子数
で決まる並列入出力データビット数のデータを複数個の
データレジスタに複数単位保持させ、或いは複数単位保
持されたデータを選択して出力させることができる。

【００３４】ポート回路８Ａにおいて前記第２の入出力
制御モードを実現するために、制御論理回路２８及びイ
ネーブルレジスタ２７が設けられている。前記制御論理
回路２８は、前記ポート端子Ｐ２(0)〜Ｐ２(7)から供給
される制御信号に応答して前記第１のデータレジスタ２
２〜２５を前記第１のポート端子Ｐ１(0)〜Ｐ１(7)から
アクセス可能にする制御論理を有する。前記イネーブル
レジスタ２７は、少なくとも、前記第１の入出力制御モ
ードか前記第２の入出力制御モードかを制御するための
制御情報がＣＰＵ３によって設定されるレジスタであ
る。このイネーブルレジスタ２７は前記制御レジスタ３
２と同様にデコーダ３４及びラッチ３３を介して制御情
報が設定される。

【００３５】図２には前記第２の入出力状態においてポ
ート端子Ｐ２(0)〜Ｐ２(7)から端子制御ロジック２０を
介して制御論理回路２８に供給される制御情報（コント
ロール信号）の仕様の一例が示される。図２においてＤ
０〜Ｄ７は例えばポート端子Ｐ２(0)〜Ｐ２(7)に対応さ
れるものと理解されたい。データレジスタ２２〜２５の
中からアクセスするデータレジスタを選択するために、
Ｄ７〜Ｄ４はレジスタ指定情報（レジスタ選択信号）ｓ
ｅｌ３〜ｓｅｌ０とされる。レジスタ選択信号ｓｅｌ３
〜ｓｅｌ０は、論理値“１”若しくはハイレベル“Ｈ”
が選択、論理値“０”若しくはローレベル（“Ｌ”）が
非選択を指示する。Ｄ３は、データレジスタ２２〜２５
にアクセスするとき、リード動作かライト動作かを指示
するリード・ライト指定情報（リード・ライト信号）Ｅ
Ｘ／ＩＮとされる。リード・ライト信号ＥＸ／ＩＮは、
論理値“１”がレジスタライト動作（端子入力動作）を
指示し、論理値“０”がレジスタライト動作（端子出力
動作）を指示する。特に制限されないが、前記端子入力
動作中にＣＰＵ３が同じデータレジスタに対しライトし
ようとした場合、前記端子入力動作が優先され、ＣＰＵ
３のライト動作は無視される。逆に、端子出力動作中に
ＣＰＵ３が同じデータレジスタにライトしようとした場
合、ＣＰＵ３のライト動作が優先されるようになってい
るから、データラッチ回路１０から出力されるライトデ
ータがデータレジスタにライトされ、ポート端子Ｐ１
(0)〜Ｐ１(7)にはデータラッチ回路１０が出力するライ
トデータが出力される。Ｄ２は前記レジスタ選択信号ｓ
ｅｌ３〜ｓｅｌ０などのコントロール信号の入力に並行
してポート端子Ｐ１(0)〜Ｐ１(7)から入出力されるデー
タなどの有効性を示すストローブ信号ＳＴとされる。特
に制限されないが、ストローブ信号ＳＴは、論理値
“０”がデータの有効を意味する。このストローブ信号
ＳＴは、データレジスタ２２〜２５に対して実際にリー
ド・ライト動作を行うときのタイミング信号として位置
付けられる。

【００３６】図３には前記イネーブルレジスタ２７のデ
ータ仕様の一例が示される。Ｄ７は制御ビットＯＮ／Ｏ
ＦＦであり、当該ビットＯＮ／ＯＦＦに論理値“１”が
設定されることにより、ポート1のデータレジスタ２２
〜２５の全てを有効（すなわち選択可）にし、当該ビッ
トＯＮ／ＯＦＦの論理値“０”によりポート1のデータ
レジスタ２２〜２５の内の一つのデータレジスタ２２だ
けを有効とする。この制御ビットＯＮ／ＯＦＦによる指
示は、特に制限されないが、制御論理回路２８を介して
制御信号線３９からデコーダ３４に与えられる。ビット
Ｄ６は制御ビットＣＮＴＲとされる。制御ビットＣＮＴ
Ｒは、論理値“１”で端子制御モード、論理値“０”で
ＣＰＵ制御モードが指定される。端子制御モードは前記
第２の入出力制御モードを実現する動作モードである。
ＣＰＵ制御モードは前記第1の入出力制御モードを実現
する動作モードである。特に制限されないが、端子制御
モードにおいて、前記端子出力動作では、ＣＰＵ３はデ
ータレジスタ（ＯＮ／ＯＦＦ＝“１”のときはデータレ
ジスタ２２〜２５、ＯＮ／ＯＦＦ＝“０”のときはデー
タレジスタ２２）に対して書き込みを行うことができ
る。一方、前記端子制御モードにおける前記端子入力動
作では、信号線３９を介してデコーダ３４によるデータ
レジスタ２２〜２５の選択は抑止され、ＣＰＵ３は前記
データレジスタ２２〜２５に対する書き込みを行うこと
はできない。

【００３７】イネーブルレジスタ２７のＤ５，Ｄ４は、
端子制御モードにおけるデータレジスタ２２〜２５の選
択に対するマニュアルモード、自動検出モードの設定ビ
ットである。マニュアルモードでは、データレジスタ２
２〜２５の選択は、前記選択信号ｓｅｌ３〜ｓｅｌ０に
よって行われる。自動検出モードが設定されると、ポー
ト端子Ｐ１(0)〜P1(7)の状態検出回路４０によってポー
ト端子Ｐ１(0)〜P1(7)が特定の状態（例えば論理値
“１”と論理値“０”の中間レベル）にされる毎に前記
データレジスタ２２〜２５の選択状態は順次自動的に切
換えられる。制御論理回路２８は、自動検出モードが設
定されると、状態検出回路４０から出力される検出信号
４１によって前記中間レベルを認識する毎に、データレ
ジスタの選択状態を次にデータレジスタに切換え制御す
る。データレジスタの切換え順序は、特に制限されない
が、データレジスタ２２から２５の順番とされる。この
とき、イネーブルレジスタ２７の制御ビットＣＯＮＴが
論理値“０”のときは自動検出モードによるデータレジ
スタの自動切換えをデータレジスタ２２から２５まで一
順して終了する。制御ビットＣＯＮＴが論理値“１”の
ときは、前記制御ビットＭＤ０がネゲートされるまで、
自動検出モードによるデータレジスタの自動切換えを繰
り返す。

【００３８】図４には前記制御ビットＯＮ／ＯＦＦ＝
“１”、ＣＮＴＲ＝“１”により4本のデータレジスタ
２２〜２５を用いた端子制御モードが設定され、ＭＤ１
＝“１”、ＭＤ０＝“０”によってマニュアルモードが
設定されたときの、ポート1の動作タイミングチャート
の一例が示される。

【００３９】図４においてφはマイクロコンピュータの
バスクロックである。ポート２のポート端子Ｐ２(0)〜
Ｐ２(7)からの、選択信号ｓｅｌ０〜ｓｅｌ３、信号Ｅ
Ｘ／ＩＮ及びストローブ信号ＳＴが、前記バスクロック
φとは非同期で供給される。このとき、選択信号ｓｅｌ
０の論理値“１”（データレジスタ２２の選択）に同期
してデータＨ’１２がポート端子Ｐ１(0)〜Ｐ１(7)から
供給され（バスクロックφとは非同期）、ストローブ信
号ＳＴのローレベル期間に同期して当該データがレジス
タ２２に書き込まれる。以下、ストローブ信号ＳＴのロ
ーレベル期間に同期して順次、ポート端子Ｐ１(0)〜Ｐ
１(7)から入力されたデータＨ’５６がデータレジスタ
２３にライトされ、データＨ’９Ａがデータレジス２４
からポート端子Ｐ１(0)に出力され、データＨ’ＤＥが
データレジスタ２５からポート端子Ｐ１(0)〜Ｐ１(7)か
ら出力される。

【００４０】次に、図１のポート回路８Ａの動作を全体
的に説明する。前記イネーブルレジスタ２７の制御ビッ
トＯＮ／ＯＦＦが“０”にされているときは、ポート1
はデータレジスタ２２だけが有効とされ、ポート回路８
Ａのポート１、ポート2は、ポート回路８Ｂのポート
３、ポート４と同じ機能を実現する。従ってこの時は、
ポート1のデータレジスタ２３〜２５は使用されない。

【００４１】イネーブルレジスタ２７の制御ビットＯＮ
／ＯＦＦが“１”にされているときは、データレジスタ
２２〜２５の中から任意のレジスタを選択して利用する
ことができる。このとき、イネーブルレジスタ２７の制
御ビットＣＮＴＲにより端子制御モードが選択されてい
るときは、ポート２のポート端子Ｐ２(0)〜Ｐ２(7)から
入力される選択信号ｓｅｌ３〜ｓｅｌ０を制御論理回路
２８がデコードしてデータレジスタ２２〜２５を選択
し、選択されたデータレジスタに対して、外部からのス
トローブ信号ＳＴに同期してリード又はライトすること
ができる。したがって、この端子制御モードでは、ＣＰ
Ｕ３のバスサイクルと非同期に外部からデータレジスタ
２２〜２５をリード又はライトすることができる。

【００４２】前記制御情報ＯＮ／ＯＦＦが“１”に設定
されているとき、イネーブルレジスタ２７にＣＰＵ制御
モードが設定されたときは、制御レジスタ３２，３８の
設定値にしたがって端子制御ロジック１６，２０が制御
され、ＣＰＵ３のバスサイクルに従ってデータレジスタ
２２〜２５，２６がリード・ライトされる。

【００４３】また、イネーブルレジスタ２７の制御ビッ
トＭＤ０，ＭＤ１によって自動検出モードが選択されて
いる場合には、例えばポート端子Ｐ１(0)〜Ｐ１(7)を介
してデータレジスタ２２がアクセスされてから当該レジ
スタアクセスの終了が前記検出信号４１によって認識さ
れると、次のレジスタアクセス時にはデータレジスタ２
３が自動的に選択される。以下同様に、データレジスタ
２５まで自動的な切換えが行われる。このとき、イネー
ブルレジスタ２７の制御ビットＣＯＮＴで自動検出モー
ドを１サイクルで終わらせるように設定している時は、
本機能は自動的にマニュアルモードに戻る。無限に繰り
返すように設定している時は、アクセス先が更に自動的
にデータレジスタ２２に戻る。

【００４４】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００４５】例えば、一組のポート端子のビット数、デ
ータレジスタのビット数などは８ビットに限定されず、
１６ビット、３２ビットなどのビット数を採用すること
も可能である。また、ポート１に示されるようなデータ
レジスタの数は４個に限定されず、２個、６個、８個な
ど適宜の個数を採用することが可能である。また、端子
制御モードによって外部から供給される選択信号はｓｅ
ｌ０〜ｓｅｌ３に限定されず、２ビットとし、これを制
御論理回路の内部でデコードしてレジスタ選択信号を形
成してもよい。また、図６ではポート回路を周辺バス
６，７に接続したが、ＣＰＵ３に直結されるアドレスバ
ス１及びデータバス２に接続することも可能である。ま
た、データレジスタの選択状態の自動切換えは、ポート
端子のハイレベルとローレベルの中間レベル状態を検出
して行う場合に限定されない。信号論理値の定義、若し
くは信号線の駆動形式に応じて、検出すべき状態は種々
変更可能である。

【００４６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、本
発明はそれに限定されず、マイクロプロセッサ、通信プ
ロトコル制御などに用いられる専用論理ＬＳＩなどの各
種半導体集積回路に広く適用することができる。

【００４７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４８】すなわち、第2の外部端子から供給される
制御情報に従って、ポート回路のデータレジスタを第1
の外部端子からデータリード・データライトすることが
できる。したがって、ポート回路のデータレジスタをマ
イクロコンピュータ若しくは半導体集積回路の内部バス
サイクルに同期させて、また、内部バスサイクルとは非
同期で、アクセスしてデータの入出力を行うことができ
る。

【００４９】また、前記第1の外部端子に対してデータ
レジスタが複数個設けられることにより、複数個のデー
タレジスタの中から任意に選択されたデータレジスタを
第1の外部端子に接続でき、ポート回路の外部端子の数
を増やすことなくポート回路のデータ入出力機能を向上
させることができる。換言すれば、ポート回路の外部端
子数で決まる並列入出力データビット数のデータを複数
個のデータレジスタに複数単位保持させ、或いは複数単
位保持されたデータを選択して出力させることができ
る。

【００５０】前記複数個のデータレジスタに対してアド
レス信号又はそれに類似する選択情報を用いて個々に所
望のデータレジスタを選択する動作と、第1の外部端子
の中間レベル状態のような特定の状態毎にデータレジス
タの選択状態を自動的に切りかえる動作とを選択するこ
とができる。

【００５１】上記により、ポート端子と兼用できる端子
数を単に増やすのとは別の意味で、ポート回路の高機能
化を実現することができる。

【図面の簡単な説明】

【図１】ＣＰＵ制御モードと端子制御モードとを有する
ポート回路の一例を示すブロック図である。

【図２】端子制御モードにおいてポート端子から制御論
理回路に供給される制御情報（コントロール信号）の仕
様の一例を示す説明図である。

【図３】イネーブルレジスタのデータ仕様の一例を示す
説明図である。

【図４】端子制御モードによる入出力動作の一例を示す
タイミングチャートである。

【図５】端子制御モードを備えていないポート回路の一
例説明図である。

【図６】本発明の一実施例に係るマイクロコンピュータ
のブロック図である。

【符号の説明】

１ アドレスバス ２ データバス ３ ＣＰＵ ４ バスステートコントローラ ５ 周辺コントロールバス ６ 周辺アドレスバス ７ 周辺データバス ８Ａ，８Ｂ ポート回路 Ｐ１(0)〜Ｐ１(7)，Ｐ２(0)〜Ｐ２(7) ポート端子 １６ 端子制御ロジック ２０ 端子制御ロジック ２２〜２５ データレジスタ ２７ イネーブルレジスタ ２６ データレジスタ ２８ 制御論理回路 ３２ 制御レジスタ ３４ デコーダ ３８ 制御レジスタ ４０ 状態検出回路 ｓｅｌ３〜ｓｅｌ０ 選択信号 ＥＸ／ＩＮ リード・ライト信号 ＳＴ ストローブ信号

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板に、バスアクセス制御手段
   と、このバスアクセス制御手段に接続された内部バス
   と、前記内部バスに接続されると共に半導体基板の外部
   とインタフェース可能にされたポート回路とを含み、 前記ポート回路は、第１のデータレジスタ手段と、第２
   のデータレジスタ手段と、前記第１のデータレジスタ手
   段に対するデータの外部入出力に割り当てられた第１の
   外部端子と、前記第２のデータレジスタ手段に対するデ
   ータの外部入出力に割り当てられた第２の外部端子と、
   前記内部バスからのアクセスに同期して前記第１のデー
   タレジスタ手段及び第２のデータレジスタ手段をリード
   ・ライト可能にする第１のレジスタ制御手段と、前記第
   ２の入力端子から供給される制御信号に同期して前記第
   １のデータレジスタ手段を前記第１の外部端子からアク
   セス可能にする第２のレジスタ制御手段と、を含んで成
   るものであることを特徴とする半導体集積回路。
2. 【請求項２】 中央処理装置と、前記中央処理装置によ
   ってアクセスされると共に外部とインタフェース可能に
   されたポート回路とを含み、 前記ポート回路は、第１のデータレジスタ手段と、第２
   のデータレジスタ手段と、前記第１のデータレジスタ手
   段に対するデータの外部入出力に割り当てられた第１の
   外部端子と、前記第２のデータレジスタ手段に対するデ
   ータの外部入出力に割り当てられた第２の外部端子と、
   前記中央処理装置からのアクセスに同期して前記第１の
   データレジスタ手段及び第２のデータレジスタ手段をリ
   ード・ライト可能にする第１の制御論理手段と、前記第
   ２の外部端子から供給される制御信号に同期して前記第
   １のデータレジスタ手段を前記第１の外部端子からアク
   セス可能にする第２の制御論理手段と、前記第１の制御
   論理手段による入出力動作か前記第２の制御論理手段に
   よる入出力動作かを決定する制御情報が前記中央処理装
   置によって与えられる制御レジスタ手段と、を含んで成
   るものであることを特徴とするマイクロコンピュータ。
3. 【請求項３】 前記制御レジスタ手段は、前記第１の制
   御論理手段による入出力動作か前記第２の制御論理手段
   による入出力動作かを指定する第１の制御情報の記憶領
   域を有するものであることを特徴とする請求項２に記載
   のマイクロコンピュータ。
4. 【請求項４】 前記第１のデータレジスタ手段は、前記
   第１の制御論理手段及び第２の制御論理手段によって夫
   々動作が選択される複数個のデータレジスタを有するも
   のであることを特徴とする請求項２に記載のマイクロコ
   ンピュータ。
5. 【請求項５】 前記第２の制御論理手段は、前記第２の
   外部端子から供給される制御信号に含まれるレジスタ指
   定情報に従って前記第１のレジスタ手段に含まれるデー
   タレジスタを選択し、前記第２の外部端子から供給され
   る制御信号に含まれるリード・ライト指定情報に従って
   前記データレジスタに対するリード・ライト動作を選択
   し、前記第２の外部端子から供給される制御信号に含ま
   れるタイミング情報に同期して前記データレジスタにリ
   ード・ライト動作をさせるものであることを特徴とする
   請求項４に記載のマイクロコンピュータ。
6. 【請求項６】 前記第２の制御論理手段は、前記レジス
   タ指定情報に代えて、前記第１の外部端子の特定の状態
   毎に前記データレジスタの選択を順次切換え可能にされ
   て成るものであることを特徴とする請求項５に記載のマ
   イクロコンピュータ。
7. 【請求項７】 前記制御レジスタ手段は、レジスタ選択
   を前記レジスタ指定情報に基づいて行うか、又は前記第
   １の外部端子の特定の状態毎に切換えるかを前記第２の
   制御論理手段に指示する第２の制御情報の記憶領域を有
   するものであることを特徴とする請求項６に記載のマイ
   クロコンピュータ。