JPH1166892A - 半導体装置のデータ入出力回路及びデータ入出力方法 - Google Patents
半導体装置のデータ入出力回路及びデータ入出力方法Info
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- JPH1166892A JPH1166892A JP10090159A JP9015998A JPH1166892A JP H1166892 A JPH1166892 A JP H1166892A JP 10090159 A JP10090159 A JP 10090159A JP 9015998 A JP9015998 A JP 9015998A JP H1166892 A JPH1166892 A JP H1166892A
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Abstract
(57)【要約】
【課題】比較器の個数を大幅に削減し、多数の内部DQを
有する半導体装置のレイアウト面積の増加を防止するこ
とができる併合データ入出力(MDQ)回路を提供する。 【解決手段】このMDQ回路は、マルチプレクサと、レジ
スターと、比較器と、比較結果貯蔵レジスターと、入出
力バッファを具備する。マルチプレクサは同一のメモリ
ブロックから読出される出力データを順に１つずつ選択
して出力する。レジスターはマルチプレクサから出力さ
れる１番目の出力データを貯蔵する。比較器はマルチプ
レクサの出力とレジスターの出力とを比較する。比較結
果貯蔵レジスターは比較器の出力と自己の出力（貯蔵し
た値）との論理積を再び貯蔵する。入出力バッファは制
御信号と比較結果貯蔵レジスターの出力との論理積に応
答して、レジスターの出力を１つの代表DQパッドから出
力する。
有する半導体装置のレイアウト面積の増加を防止するこ
とができる併合データ入出力(MDQ)回路を提供する。 【解決手段】このMDQ回路は、マルチプレクサと、レジ
スターと、比較器と、比較結果貯蔵レジスターと、入出
力バッファを具備する。マルチプレクサは同一のメモリ
ブロックから読出される出力データを順に１つずつ選択
して出力する。レジスターはマルチプレクサから出力さ
れる１番目の出力データを貯蔵する。比較器はマルチプ
レクサの出力とレジスターの出力とを比較する。比較結
果貯蔵レジスターは比較器の出力と自己の出力（貯蔵し
た値）との論理積を再び貯蔵する。入出力バッファは制
御信号と比較結果貯蔵レジスターの出力との論理積に応
答して、レジスターの出力を１つの代表DQパッドから出
力する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に半導体装置における併合されたデータ入出力回
路及び方法に関する。
り、特に半導体装置における併合されたデータ入出力回
路及び方法に関する。
【０００２】
【従来の技術】近年、半導体メモリ装置は、データ入出
力（以下、DQともいう）数の増加に伴ってデータ伝達速
度、即ち帯域幅が大きくなってきた。DQ数が1個である
×1製品は消え、×4及び×8製品が主流となり、最近
は、バイトワイド製品である×16製品も広く使われてい
る。
力（以下、DQともいう）数の増加に伴ってデータ伝達速
度、即ち帯域幅が大きくなってきた。DQ数が1個である
×1製品は消え、×4及び×8製品が主流となり、最近
は、バイトワイド製品である×16製品も広く使われてい
る。
【０００３】ところが、テスト時のDQ数は、同時にテス
トできるメモリ装置の数と相関関係がある。即ち、同時
にテストできるメモリ装置の数はDQ数に反比例する。結
局、DQ数が多いと、同時にテストできる半導体メモリ装
置の数が減少し、テスト時間が長くなる。
トできるメモリ装置の数と相関関係がある。即ち、同時
にテストできるメモリ装置の数はDQ数に反比例する。結
局、DQ数が多いと、同時にテストできる半導体メモリ装
置の数が減少し、テスト時間が長くなる。
【０００４】従って、同時にテストできるメモリ装置の
数を増加させるために、例えば、X16製品を×4としてテ
ストする削減DQスキームや、幾つかのDQを比較すること
により、該幾つかのDQを１つのDQに割り当てる併合デー
タ入出力（Merged DQ；以下、MDQともいう）スキームが
使われている。
数を増加させるために、例えば、X16製品を×4としてテ
ストする削減DQスキームや、幾つかのDQを比較すること
により、該幾つかのDQを１つのDQに割り当てる併合デー
タ入出力（Merged DQ；以下、MDQともいう）スキームが
使われている。
【０００５】しかし、削減DQスキームの場合には、チッ
プ内で×4及び×16がボンディングオプションにより選
択できるように設計する必要がある。また、MDQスキー
ムの場合には、チップ内部の幾つかのデータ入出力ライ
ン、即ち幾つかの内部DQを１つの代表DQに併合するため
に種々の比較器が使われる。
プ内で×4及び×16がボンディングオプションにより選
択できるように設計する必要がある。また、MDQスキー
ムの場合には、チップ内部の幾つかのデータ入出力ライ
ン、即ち幾つかの内部DQを１つの代表DQに併合するため
に種々の比較器が使われる。
【０００６】特に、MDQスキームでは、併合する内部DQ
の数が少ない場合には問題にならないが、近来、大容量
のメモリとロジックが１つのチップに混載された複合半
導体装置(以下、MMLともいう)のように、内部DQ数が非
常に多い場合には比較器の個数が大きく増加するという
問題がある。例えば、内部DQが256個であり、テストシ
ステムで並列テストを実行するために要求される制限に
よって外部の代表DQを8個にする場合において、1個の代
表DQに32個の内部DQを併合する必要がある。ここで、32
個の内部DQを全て比較して1個の代表DQに併合するため
には31個の1ビット比較器が必要になり、結局248個の1
ビット比較器が必要になる。従って、このようなMDQス
キームにおいては、内部DQ数が増加するほどレイアウト
面積が大きくなるという短所がある。
の数が少ない場合には問題にならないが、近来、大容量
のメモリとロジックが１つのチップに混載された複合半
導体装置(以下、MMLともいう)のように、内部DQ数が非
常に多い場合には比較器の個数が大きく増加するという
問題がある。例えば、内部DQが256個であり、テストシ
ステムで並列テストを実行するために要求される制限に
よって外部の代表DQを8個にする場合において、1個の代
表DQに32個の内部DQを併合する必要がある。ここで、32
個の内部DQを全て比較して1個の代表DQに併合するため
には31個の1ビット比較器が必要になり、結局248個の1
ビット比較器が必要になる。従って、このようなMDQス
キームにおいては、内部DQ数が増加するほどレイアウト
面積が大きくなるという短所がある。
【０００７】参考として、図1に4個の内部DQを1個の代
表DQに併合する従来のMDQ回路を示す。図1に示す従来の
MDQ回路は、4個の内部DQ(Dout0乃至Dout3)を1個の代表D
Q111に併合するために、NORゲート101、ANDゲート103及
びORゲート105よりなるパリティ発生器と、1個のANDゲ
ート107と、1個の入出力バッファ109を具備する。
表DQに併合する従来のMDQ回路を示す。図1に示す従来の
MDQ回路は、4個の内部DQ(Dout0乃至Dout3)を1個の代表D
Q111に併合するために、NORゲート101、ANDゲート103及
びORゲート105よりなるパリティ発生器と、1個のANDゲ
ート107と、1個の入出力バッファ109を具備する。
【０００８】
【発明が解決しようとする課題】本発明の目的は、比較
器の個数を大幅に削減することができる半導体装置のMD
Q回路を提供することにある。
器の個数を大幅に削減することができる半導体装置のMD
Q回路を提供することにある。
【０００９】本発明の他の目的は、比較器の個数を大幅
に削減することができる半導体装置のMDQ方法を提供す
ることにある。
に削減することができる半導体装置のMDQ方法を提供す
ることにある。
【００１０】
【課題を解決するための手段】本発明に係るMDQ回路
は、マルチプレクサと、レジスターと、比較器と、比較
結果貯蔵レジスターと、入出力バッファとを具備するこ
とを特徴とする。
は、マルチプレクサと、レジスターと、比較器と、比較
結果貯蔵レジスターと、入出力バッファとを具備するこ
とを特徴とする。
【００１１】前記マルチプレクサは、同一のメモリブロ
ックから読出される出力データを順次に１つずつ選択し
て出力する。前記レジスターは、前記マルチプレクサか
ら出力される１番目の出力データを貯蔵する。前記比較
器は、前記マルチプレクサの出力と前記レジスターの出
力とを比較する。前記比較結果貯蔵レジスターは、前記
比較器の出力と自己の出力を論理積演算してその結果を
再び貯蔵する。前記入出力バッファは、制御信号と前記
比較結果貯蔵レジスターの出力を論理積演算した信号に
応答して前記レジスターの出力を１つの代表DQパッドに
出力する。
ックから読出される出力データを順次に１つずつ選択し
て出力する。前記レジスターは、前記マルチプレクサか
ら出力される１番目の出力データを貯蔵する。前記比較
器は、前記マルチプレクサの出力と前記レジスターの出
力とを比較する。前記比較結果貯蔵レジスターは、前記
比較器の出力と自己の出力を論理積演算してその結果を
再び貯蔵する。前記入出力バッファは、制御信号と前記
比較結果貯蔵レジスターの出力を論理積演算した信号に
応答して前記レジスターの出力を１つの代表DQパッドに
出力する。
【００１２】前記比較結果貯蔵レジスターは、初期化の
際に、出力が論理"ハイ"になるように初期化される。前
記制御信号は、前記比較器で比較された最終結果が前記
比較結果貯蔵レジスターの出力に反映された後にアクテ
ィブにされる。
際に、出力が論理"ハイ"になるように初期化される。前
記制御信号は、前記比較器で比較された最終結果が前記
比較結果貯蔵レジスターの出力に反映された後にアクテ
ィブにされる。
【００１３】本発明に係るMDQ方法は、同一のメモリブ
ロックから読出される出力データを順次に１つずつ選択
しながら、１番目に選択される出力データを貯蔵し、２
番目から最後までの選択された出力データを前記貯蔵さ
れた１番目の出力データと順次に比較し、その比較の都
度、その比較結果と論理積演算の結果として以前に貯蔵
された値とを論理積演算してその演算結果を再び貯蔵
し、最後に論理積演算された結果が貯蔵された後に制御
信号をアクティブにし、前記制御信号と最後に貯蔵され
た演算結果とを論理積演算し、その結果に応答して、貯
蔵された１番目の出力データを１つの代表DQパッドに出
力することを特徴とする。
ロックから読出される出力データを順次に１つずつ選択
しながら、１番目に選択される出力データを貯蔵し、２
番目から最後までの選択された出力データを前記貯蔵さ
れた１番目の出力データと順次に比較し、その比較の都
度、その比較結果と論理積演算の結果として以前に貯蔵
された値とを論理積演算してその演算結果を再び貯蔵
し、最後に論理積演算された結果が貯蔵された後に制御
信号をアクティブにし、前記制御信号と最後に貯蔵され
た演算結果とを論理積演算し、その結果に応答して、貯
蔵された１番目の出力データを１つの代表DQパッドに出
力することを特徴とする。
【００１４】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態を説明する。
発明の好適な実施の形態を説明する。
【００１５】図2に示すように、本発明の好適な実施の
形態に係る半導体装置のMDQ回路は、マルチプレクサ201
と、1ビットレジスター203と、1ビット比較器205と、比
較結果貯蔵レジスター209と、入出力バッファ213と、AN
Dゲート207及び211とを具備する。このMDQ回路は、本発
明の好適な実施の形態に係るMDQ方法によって動作し、
同一のメモリブロックから読出されるN個の出力データ
(Dout0乃至DoutN−1)、即ちN個の内部DQを併合して１つ
の代表DQ215に出力する回路である。
形態に係る半導体装置のMDQ回路は、マルチプレクサ201
と、1ビットレジスター203と、1ビット比較器205と、比
較結果貯蔵レジスター209と、入出力バッファ213と、AN
Dゲート207及び211とを具備する。このMDQ回路は、本発
明の好適な実施の形態に係るMDQ方法によって動作し、
同一のメモリブロックから読出されるN個の出力データ
(Dout0乃至DoutN−1)、即ちN個の内部DQを併合して１つ
の代表DQ215に出力する回路である。
【００１６】マルチプレクサ201は、N個の出力データ(D
out0乃至DoutN−1)、即ちN個の内部DQを選択制御信号MC
ONTに応答して順に１つずつ選択して出力信号Moutとし
て出力する。選択制御信号MCONTは、半導体装置の内部
に存在する所定のカウンター(図示せず)から入力される
信号又はパッド(図示せず)から直接入力されるアドレス
がデコーディングされた信号であり、例えば複数ビット
で構成される。また、選択制御信号MCONTの内容は、例
えば、クロックCLKのサイクルごとに順次に増加するよ
うに発生される。
out0乃至DoutN−1)、即ちN個の内部DQを選択制御信号MC
ONTに応答して順に１つずつ選択して出力信号Moutとし
て出力する。選択制御信号MCONTは、半導体装置の内部
に存在する所定のカウンター(図示せず)から入力される
信号又はパッド(図示せず)から直接入力されるアドレス
がデコーディングされた信号であり、例えば複数ビット
で構成される。また、選択制御信号MCONTの内容は、例
えば、クロックCLKのサイクルごとに順次に増加するよ
うに発生される。
【００１７】1ビットレジスター203は、制御信号CONT0
により制御され、クロックCLKに応答してマルチプレク
サ201から出力される１番目の出力データDout0を貯蔵し
て出力信号Routとして出力する。１番目の出力データDo
ut0を1ビットレジスター203に貯蔵する理由は、N個の出
力データ(Dout0乃至DoutN−1)を全て比較して、これが
全て同一である場合、即ち併合された結果が”真”であ
る場合に、1ビットレジスター203に貯蔵された１番目の
出力データDout0を代表DQパッド215を通じて外部に出力
するためである。
により制御され、クロックCLKに応答してマルチプレク
サ201から出力される１番目の出力データDout0を貯蔵し
て出力信号Routとして出力する。１番目の出力データDo
ut0を1ビットレジスター203に貯蔵する理由は、N個の出
力データ(Dout0乃至DoutN−1)を全て比較して、これが
全て同一である場合、即ち併合された結果が”真”であ
る場合に、1ビットレジスター203に貯蔵された１番目の
出力データDout0を代表DQパッド215を通じて外部に出力
するためである。
【００１８】比較器205は、マルチプレクサ201の出力信
号Moutと1ビットレジスターの出力信号Routを比較し
て、その比較結果を出力信号Coutとして出力する。即
ち、比較器205は、マルチプレクサ201より出力される２
番目から最後までの出力データ(Dout1乃至DoutN−1)と
レジスター203に貯蔵された１番目の出力データDout0を
比較して、その比較結果を出力信号Coutとして出力す
る。
号Moutと1ビットレジスターの出力信号Routを比較し
て、その比較結果を出力信号Coutとして出力する。即
ち、比較器205は、マルチプレクサ201より出力される２
番目から最後までの出力データ(Dout1乃至DoutN−1)と
レジスター203に貯蔵された１番目の出力データDout0を
比較して、その比較結果を出力信号Coutとして出力す
る。
【００１９】比較結果貯蔵レジスター209は、比較器205
の出力信号Coutと自己の出力信号（貯蔵された演算結
果）XoutとをNANDゲート207で論理積演算した結果Aout
を制御信号(CONT1乃至CONTN−1)に応答して再び貯蔵す
る。ここで、比較結果貯蔵レジスター209は、初期に、
その出力が論理"ハイ"に初期化される。
の出力信号Coutと自己の出力信号（貯蔵された演算結
果）XoutとをNANDゲート207で論理積演算した結果Aout
を制御信号(CONT1乃至CONTN−1)に応答して再び貯蔵す
る。ここで、比較結果貯蔵レジスター209は、初期に、
その出力が論理"ハイ"に初期化される。
【００２０】入出力バッファ213は、制御信号TRSTと比
較結果貯蔵レジスターの出力信号XoutとをANDゲート211
で論理積演算した信号に応答して、1ビットレジスター
の出力信号Routを１つの代表DQパッド215に出力する。
制御信号TRSTは、1ビット比較器205で比較された最終結
果が比較結果貯蔵レジスター209から出力された後にア
クティブになるように発生される。
較結果貯蔵レジスターの出力信号XoutとをANDゲート211
で論理積演算した信号に応答して、1ビットレジスター
の出力信号Routを１つの代表DQパッド215に出力する。
制御信号TRSTは、1ビット比較器205で比較された最終結
果が比較結果貯蔵レジスター209から出力された後にア
クティブになるように発生される。
【００２１】図3は図2に示したMDQ回路の動作タイミン
グ図である。ここでは前記半導体装置に内蔵されたメモ
リブロックがシンクロナスDRAMであり、バストの長さが
1であり、CAS待ち時間が2の場合を示す。
グ図である。ここでは前記半導体装置に内蔵されたメモ
リブロックがシンクロナスDRAMであり、バストの長さが
1であり、CAS待ち時間が2の場合を示す。
【００２２】以下、図3のタイミング図を参照しながら
図2に示す本発明の好適な実施の形態に係るMDQ回路の動
作を説明する。まず、半導体装置に読出し命令（READ）
が印加されると、所定のメモリブロックから出力データ
(Dout、即ちDout0乃至DoutN−1)が出力される。この出
力データDoutは、新たな読出し命令（READ）が印加され
てデータ内容が変化するまでは最終に読出されたデータ
をそのまま維持する。マルチプレクサ201は、出力デー
タ(Dout0乃至DoutN−1)を受けて、クロックCLKのサイク
ルごとに順次に増加する選択制御信号MCONTに応答し
て、出力データDout0から出力データDoutN−1までを順
次に１つずつ選択して出力信号Moutとして出力する。
図2に示す本発明の好適な実施の形態に係るMDQ回路の動
作を説明する。まず、半導体装置に読出し命令（READ）
が印加されると、所定のメモリブロックから出力データ
(Dout、即ちDout0乃至DoutN−1)が出力される。この出
力データDoutは、新たな読出し命令（READ）が印加され
てデータ内容が変化するまでは最終に読出されたデータ
をそのまま維持する。マルチプレクサ201は、出力デー
タ(Dout0乃至DoutN−1)を受けて、クロックCLKのサイク
ルごとに順次に増加する選択制御信号MCONTに応答し
て、出力データDout0から出力データDoutN−1までを順
次に１つずつ選択して出力信号Moutとして出力する。
【００２３】次に、マルチプレクサ201から出力される
１番目の出力データDout0が1ビットレジスター203に貯
蔵されて出力信号Routとして出力される。そして、マル
チプレクサ201より出力される２番目から最後までの出
力データ(Dout1乃至DoutN−1)とレジスター203に貯蔵さ
れた１番目の出力データDout0は、比較器205で順次に比
較されて、その比較結果(結果1乃至結果N−1)が出力信
号Coutとして出力される。
１番目の出力データDout0が1ビットレジスター203に貯
蔵されて出力信号Routとして出力される。そして、マル
チプレクサ201より出力される２番目から最後までの出
力データ(Dout1乃至DoutN−1)とレジスター203に貯蔵さ
れた１番目の出力データDout0は、比較器205で順次に比
較されて、その比較結果(結果1乃至結果N−1)が出力信
号Coutとして出力される。
【００２４】次に、比較器205の出力信号Coutと比較結
果貯蔵レジスター209の出力信号XoutがANDゲート207で
論理積演算され、その結果Aoutが比較結果貯蔵レジスタ
ー209に再び貯蔵される。従って、比較器205で比較され
た最終結果(結果N−1)が比較結果貯蔵レジスター209に
最終的に貯蔵されることになる。この時、不図示の回路
で発生される制御信号TRSTは、比較器205で比較された
最終結果が比較結果貯蔵レジスター209から出力された
後にアクティブにされる。
果貯蔵レジスター209の出力信号XoutがANDゲート207で
論理積演算され、その結果Aoutが比較結果貯蔵レジスタ
ー209に再び貯蔵される。従って、比較器205で比較され
た最終結果(結果N−1)が比較結果貯蔵レジスター209に
最終的に貯蔵されることになる。この時、不図示の回路
で発生される制御信号TRSTは、比較器205で比較された
最終結果が比較結果貯蔵レジスター209から出力された
後にアクティブにされる。
【００２５】従って、N個の出力データ(Dout0乃至DoutN
−1)が全て同じ場合には、比較結果貯蔵レジスター209
の最終出力信号Xoutが論理”ハイ”になり、これによ
り、ANDゲート211で論理積演算された信号がアクティブ
になり、1ビットレジスターの出力信号Rout、即ち前記
１番目の出力データDout0が１つの代表DQパッド215を通
じて外部に出力される。逆に、N個の出力データ(Dout0
乃至DoutN−1)のうち互いに異なる出力データがある場
合には、比較結果貯蔵レジスター209の出力信号Xoutが
論理"ロー"になり、これにより、ANDゲート211で論理積
演算された信号がインアクティブになって入出力バッフ
ァ213がディスエーブルされ、代表DQパッド215はハイイ
ンピーダンス（Hi-Z）状態になる。
−1)が全て同じ場合には、比較結果貯蔵レジスター209
の最終出力信号Xoutが論理”ハイ”になり、これによ
り、ANDゲート211で論理積演算された信号がアクティブ
になり、1ビットレジスターの出力信号Rout、即ち前記
１番目の出力データDout0が１つの代表DQパッド215を通
じて外部に出力される。逆に、N個の出力データ(Dout0
乃至DoutN−1)のうち互いに異なる出力データがある場
合には、比較結果貯蔵レジスター209の出力信号Xoutが
論理"ロー"になり、これにより、ANDゲート211で論理積
演算された信号がインアクティブになって入出力バッフ
ァ213がディスエーブルされ、代表DQパッド215はハイイ
ンピーダンス（Hi-Z）状態になる。
【００２６】以上のように、本発明に係るMDQ回路で
は、同一のメモリブロックから読出されるN個の出力デ
ータを一度にまとめて比較するのではなく、クロックの
幾つのサイクルに分けて比較することによって、１つの
代表DQについて１つの比較器だけが使われることにな
る。
は、同一のメモリブロックから読出されるN個の出力デ
ータを一度にまとめて比較するのではなく、クロックの
幾つのサイクルに分けて比較することによって、１つの
代表DQについて１つの比較器だけが使われることにな
る。
【００２７】なお、本発明を１つの実施の形態を例示し
て説明したが、本発明は、この実施の形態に限定される
ものではなく、本発明の技術的思想の範囲内で様々な変
形が可能である。
て説明したが、本発明は、この実施の形態に限定される
ものではなく、本発明の技術的思想の範囲内で様々な変
形が可能である。
【００２８】
【発明の効果】本発明によれば、例えば、１つの代表DQ
について１つの比較器だけが使われるので比較器の個数
が大幅に削減される。従って、多数の内部DQを有する半
導体装置においてレイアウト面積が増加するという問題
を解決することができる。
について１つの比較器だけが使われるので比較器の個数
が大幅に削減される。従って、多数の内部DQを有する半
導体装置においてレイアウト面積が増加するという問題
を解決することができる。
【００２９】
【図１】従来のMDQ（併合データ入出力）回路の回路図
である。
である。
【図２】本発明の好適な実施の形態に係るMDQ回路の回
路図である。
路図である。
【図３】図２に示すMDQ回路の動作タイミング図であ
る。
る。
201 マルチプレクサ 203 1ビットレジスター 205 1ビット比較器 209 比較結果貯蔵レジスター 213 入出力バッファ 207,211 ANDゲート
Claims (7)
- 【請求項１】 同一のメモリブロックから読出される出
力データを順次に１つずつ選択して出力するマルチプレ
クサと、 前記マルチプレクサから出力される１番目の出力データ
を貯蔵するレジスターと、 前記マルチプレクサの出力と前記レジスターの出力とを
比較する比較器と、 前記比較器の出力と以前の論理積演算の結果として貯蔵
された値を示す自己の出力とを論理積演算し、その結果
を再び貯蔵する比較結果貯蔵レジスターと、 制御信号と前記比較結果貯蔵レジスターの出力とを論理
積演算した信号に応答して、前記レジスターの出力を１
つの代表データ入出力パッドに出力する入出力バッファ
と、 を具備することを特徴とする半導体装置のデータ入出力
回路。 - 【請求項２】 前記マルチプレクサを制御する選択制御
信号は、前記半導体装置の内部に存在する所定のカウン
ターから供給される信号又はパッドから直接入力される
信号がデコーディングされた信号であることを特徴とす
る請求項１に記載の半導体装置のデータ入出力回路。 - 【請求項３】 前記選択制御信号は、複数ビットで構成
される信号であることを特徴とする請求項２に記載の半
導体装置のデータ入出力回路。 - 【請求項４】 前記比較結果貯蔵レジスターは、初期化
の際に、出力が論理”ハイ”に初期化されることを特徴
とする請求項１に記載の半導体装置のデータ入出力回
路。 - 【請求項５】 前記制御信号は、前記比較器で比較され
た最終結果が前記比較結果貯蔵レジスターから出力され
た後にアクティブにされることを特徴とする請求項１に
記載の半導体装置のデータ入出力回路。 - 【請求項６】 同一のメモリブロックから読出される出
力データを順次に１つずつ選択しながら、 １番目に選択した出力データを第１貯蔵部に貯蔵し、 選択された２番目から最後までの出力データを前記第１
貯蔵部に貯蔵された１番目の出力データと順次に比較
し、 比較の都度、その比較結果と第２貯蔵部に貯蔵されてい
る値とを論理積演算してその結果を再び前記第２貯蔵部
に貯蔵し、 最後に論理積演算した結果が前記第２貯蔵部に貯蔵され
た後に制御信号をアクティブにし、 前記制御信号と前記第２貯蔵部に最後に貯蔵された結果
とを論理積演算し、その結果に応答して前記第１貯蔵部
に貯蔵された１番目の出力データを１つの代表データ入
出力パッドに出力する、 ことを特徴とする半導体装置のデータ入出力方法。 - 【請求項７】 前記第２貯蔵部の貯蔵内容は、初期化の
際に論理”ハイ”に初期化されることを特徴とする請求
項６に記載の半導体装置のデータ入出力方法。
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