JPH02177190A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH02177190A JPH02177190A JP63331129A JP33112988A JPH02177190A JP H02177190 A JPH02177190 A JP H02177190A JP 63331129 A JP63331129 A JP 63331129A JP 33112988 A JP33112988 A JP 33112988A JP H02177190 A JPH02177190 A JP H02177190A
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- 230000006870 function Effects 0.000 claims abstract description 17
- 230000003068 static effect Effects 0.000 abstract description 12
- 238000012856 packing Methods 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 20
- 230000000694 effects Effects 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ装置に関し、特にアドレス端子やデータ
端子を備えたメモリ装置に関する。
端子を備えたメモリ装置に関する。
従来、この種のメモリ装置はスタティック型メモリ装置
であれ、ダイナミック型メモリ装置であれ、アドレスお
よびデータ用にそれぞれ専用の端子を設けている。
であれ、ダイナミック型メモリ装置であれ、アドレスお
よびデータ用にそれぞれ専用の端子を設けている。
第７図はかかる従来の一例を示すスタティック型メモリ
装置の端子図である。
装置の端子図である。
第７図に示すように、スタテック型メモリ装置１′はア
ドレス端子（Ａ１４〜ｏ）、データ入出力端子（Ｄ７〜
ｏ）、電源端子（Ｖｃｃ）あるいはその他の各種制御端
子（ＷＥ等）とも機能単独端子３として形成されている
。
ドレス端子（Ａ１４〜ｏ）、データ入出力端子（Ｄ７〜
ｏ）、電源端子（Ｖｃｃ）あるいはその他の各種制御端
子（ＷＥ等）とも機能単独端子３として形成されている
。
例えば、かかるメモリ装置の代表例として２６２１４４
ビツトのスタティック型メモリ装置を例にとると、その
端子数は次の関係にある。
ビツトのスタティック型メモリ装置を例にとると、その
端子数は次の関係にある。
（２（アドレス端子数））×（データ入出力端子数）−
（メモリ装置の全ビット数） ・・・（１）＋１７％
＋＋ 尚、ここで はベキ乗を示す。
（メモリ装置の全ビット数） ・・・（１）＋１７％
＋＋ 尚、ここで はベキ乗を示す。
上述したスタティック型メモリ装置はデータ入出力（Ｄ
＋ ）用に８端子、アドレス入力（Ａ＋）用に１５端子
を備えているので、合計２３端子必要であり、上記（１
）式からも上述した２６２１４４ビツトのメモリが構成
される。
＋ ）用に８端子、アドレス入力（Ａ＋）用に１５端子
を備えているので、合計２３端子必要であり、上記（１
）式からも上述した２６２１４４ビツトのメモリが構成
される。
第８図は第７図におけるメモリ装置の回路図である。
第８図に示すように、このメモリ回路はスタティックメ
モリセルアレイ４と、列デコーダ５および行デコーダ６
と、リード／ライトバッファ７と、メモリセルアレイ４
ヘアクセスする情報を−Ｈラッチするラッチ回ｉｉ’８
８ Ａ〜８Ｃと、出力バッファつと、アドレス端子Ａ７
〜０＋Ａ１４〜８とデータ入出力端子Ｄ７〜。および書
き込みと出力制御用のＷＥ、○Ｅ端子等を有している。
モリセルアレイ４と、列デコーダ５および行デコーダ６
と、リード／ライトバッファ７と、メモリセルアレイ４
ヘアクセスする情報を−Ｈラッチするラッチ回ｉｉ’８
８ Ａ〜８Ｃと、出力バッファつと、アドレス端子Ａ７
〜０＋Ａ１４〜８とデータ入出力端子Ｄ７〜。および書
き込みと出力制御用のＷＥ、○Ｅ端子等を有している。
かかるメモリ回路におけるすべての入出力および制御端
子は、第７図に示す単独機能端子３として表わされるも
のである。アドレス端子Ａ１４〜８およびＡ、〜０から
のアドレス情報はそれぞれラッチ回路８Ａ、８Ｂを介し
て列デコーダ５および行デコーダ６に送られ、二次元配
列されたメモリアレイ４の中の任意のメモリセルを選択
するのに用いられる。また、書き込みサイクル（ライト
サイクル）において、メモリセルの書き込み動作が行わ
れている間は書き込みデータやアドレスが変化しないよ
うに書き込み動作を制御する信号（ＷＥ＞に同期してア
ドレスおよびデータのラッチが行われる。尚、チップセ
レクト信号（ＣＳ）はＷＥやＯＥによる制御を有効にす
るか否かを選択する信号であるので、ここでは省略して
いる。
子は、第７図に示す単独機能端子３として表わされるも
のである。アドレス端子Ａ１４〜８およびＡ、〜０から
のアドレス情報はそれぞれラッチ回路８Ａ、８Ｂを介し
て列デコーダ５および行デコーダ６に送られ、二次元配
列されたメモリアレイ４の中の任意のメモリセルを選択
するのに用いられる。また、書き込みサイクル（ライト
サイクル）において、メモリセルの書き込み動作が行わ
れている間は書き込みデータやアドレスが変化しないよ
うに書き込み動作を制御する信号（ＷＥ＞に同期してア
ドレスおよびデータのラッチが行われる。尚、チップセ
レクト信号（ＣＳ）はＷＥやＯＥによる制御を有効にす
るか否かを選択する信号であるので、ここでは省略して
いる。
また、第９図は従来の他の例を示すダイナミック型メモ
リ装置の端子図である。
リ装置の端子図である。
第９図に示すように５このダイナミック型メモリ装置は
アドレスマルチプレクス方式をとっており、そのメモリ
装置１０′の端子配置は、第７図に示す従来例と同様に
、アドレス端子はアドレス用に、またデータ端子はデー
タ用にのみ用いられる配置である。すなわち、それぞれ
の端子は機能単独端子３として用いられている。
アドレスマルチプレクス方式をとっており、そのメモリ
装置１０′の端子配置は、第７図に示す従来例と同様に
、アドレス端子はアドレス用に、またデータ端子はデー
タ用にのみ用いられる配置である。すなわち、それぞれ
の端子は機能単独端子３として用いられている。
例えば、このメモリ装置の代表例として２６２１４４ビ
ツトのアドレスマルチプレクス方式のダイナミック型メ
モリ装置を例にとると、アドレス時分割で入力している
ので、アドレス用の端子を１／（分割数）にまで節約で
きる。一般に、アドレスの２分割入力が多く２分割入力
のアドレスマルチプレクス方式を用いたメモリ装置、例
えば、データ入出力を４ビット単位で行う２６２１４４
ビツトのメモリ装置はデータ入出力（Ｄｌ）用に４端子
、アドレス人力（Ａ１）用に８端子で計１２端子必要で
ある。
ツトのアドレスマルチプレクス方式のダイナミック型メ
モリ装置を例にとると、アドレス時分割で入力している
ので、アドレス用の端子を１／（分割数）にまで節約で
きる。一般に、アドレスの２分割入力が多く２分割入力
のアドレスマルチプレクス方式を用いたメモリ装置、例
えば、データ入出力を４ビット単位で行う２６２１４４
ビツトのメモリ装置はデータ入出力（Ｄｌ）用に４端子
、アドレス人力（Ａ１）用に８端子で計１２端子必要で
ある。
第１０図は第９図におけるメモリ装置の回路図である。
第１０図に示すように、前述した第８図の回路と異なる
のは、ダイナミックメモリセルアレイ１１と、センスア
ンプ／ライトバッファ１２と、カラムアドレスストロー
ブ信号（ＣＡＳ）やアドレス端子Ａ１１５〜。、Ｄ３〜
０やＷＥ傷信号用い方とにある。
のは、ダイナミックメモリセルアレイ１１と、センスア
ンプ／ライトバッファ１２と、カラムアドレスストロー
ブ信号（ＣＡＳ）やアドレス端子Ａ１１５〜。、Ｄ３〜
０やＷＥ傷信号用い方とにある。
すなわち、ＲＡＳの立ち下がりにより下位アドレスＡ７
〜０をラッチし、つづ＜ＣＡＳの立つ下かりにより同じ
端子Ａ１５〜０で上位アドレスＡ１５〜Ｂをラッチする
。これらアドレスは行デコーダ６、列デコーダ５に送ら
れ、二次元配列されたメモリセルアレイの中の任意のメ
モリセルを選択するのに用いられる。このアドレスのラ
ッチ後、ライトサイクルではＷ Ｅを制御することによ
り、またリードサイクルではＯＥを制御することにより
メモリ動作が行われる。要するに、アドレス端子Ａ１５
〜０はそれぞれのアドレスをラッチする時のみ２分割で
使用されるが、その後サイクルが終了するまでの期間は
使用されていない。
〜０をラッチし、つづ＜ＣＡＳの立つ下かりにより同じ
端子Ａ１５〜０で上位アドレスＡ１５〜Ｂをラッチする
。これらアドレスは行デコーダ６、列デコーダ５に送ら
れ、二次元配列されたメモリセルアレイの中の任意のメ
モリセルを選択するのに用いられる。このアドレスのラ
ッチ後、ライトサイクルではＷ Ｅを制御することによ
り、またリードサイクルではＯＥを制御することにより
メモリ動作が行われる。要するに、アドレス端子Ａ１５
〜０はそれぞれのアドレスをラッチする時のみ２分割で
使用されるが、その後サイクルが終了するまでの期間は
使用されていない。
尚、前述したアドレスがラッチしている状態とは、ラッ
チを開始した時の入力信号の状態をラッチが解除される
まで出力し続けることであり、またラッチしていない状
態とは、入力信号が実時間で出力されることである。
チを開始した時の入力信号の状態をラッチが解除される
まで出力し続けることであり、またラッチしていない状
態とは、入力信号が実時間で出力されることである。
〔発明が解決しようとする課題〕
上述した従来のメモリ装置はアドレス入力用の端子とデ
ータ入出力用の端子をそれぞれ専用に設けているので、
端子数が多くなり、装置全体を小型化しにくいという欠
点がある。
ータ入出力用の端子をそれぞれ専用に設けているので、
端子数が多くなり、装置全体を小型化しにくいという欠
点がある。
特に、今後メモリ装置の全ビット数が増加するに伴い端
子数も増加するので、パッケージも必然的に大きくなり
、したがって実装密度を低下させるという問題が顕著と
なる。これはメモリ装置の全ビット数を増加させて実装
密度を向上させようとする目標を防げる要因となる。
子数も増加するので、パッケージも必然的に大きくなり
、したがって実装密度を低下させるという問題が顕著と
なる。これはメモリ装置の全ビット数を増加させて実装
密度を向上させようとする目標を防げる要因となる。
本発明の目的は、かかる端子数を減らし、小型化の実現
や実装密度を向上させるメモリ装置を提供することにあ
る。
や実装密度を向上させるメモリ装置を提供することにあ
る。
本発明のメモリ装置は、任意のアドレスを入力とし、複
数のメモリセルの中から前記アドレスに対応したメモリ
セルが保持しているデータを読み出したりあるいは書き
込む機能を有するメモリ装置において、前記アドレスを
入力するためのアドレス端子のすくなくとも一部と前記
データを読み出したりあるいは書き込むためのデータ端
子の少なくとも一部を共有する共有端子を設け、この共
有端子の機能を動作制御用のクロックに同期して切換え
るように構成している。
数のメモリセルの中から前記アドレスに対応したメモリ
セルが保持しているデータを読み出したりあるいは書き
込む機能を有するメモリ装置において、前記アドレスを
入力するためのアドレス端子のすくなくとも一部と前記
データを読み出したりあるいは書き込むためのデータ端
子の少なくとも一部を共有する共有端子を設け、この共
有端子の機能を動作制御用のクロックに同期して切換え
るように構成している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示すスタティック型メ
モリ装置の端子図である。
モリ装置の端子図である。
第１図に示すように、本実施例のスタティック型メモリ
装置１は、第７図で説明した従来例と同一のメモリ容量
を有し、異なる点はデータ端子（Ｄｏ〜Ｄ？ ）とアド
レス端子（Ａｏ〜Ａ７）とをアドレス・データ共用端子
２とし、且つかかる共用端子２の端子機能の切換えはメ
モリ装置１の動作を促すチップセレクト端子（ＣＳ）か
らの信号に同期させたことにある。すなわち、このチッ
プセレクト信号（Ｃ３）が供給されていないインアクテ
ィブ状態ではアドレス端子として機能し、またこのＣ８
信号が供給されて、いるアクティブ状態ではデータ端子
として機能している。
装置１は、第７図で説明した従来例と同一のメモリ容量
を有し、異なる点はデータ端子（Ｄｏ〜Ｄ？ ）とアド
レス端子（Ａｏ〜Ａ７）とをアドレス・データ共用端子
２とし、且つかかる共用端子２の端子機能の切換えはメ
モリ装置１の動作を促すチップセレクト端子（ＣＳ）か
らの信号に同期させたことにある。すなわち、このチッ
プセレクト信号（Ｃ３）が供給されていないインアクテ
ィブ状態ではアドレス端子として機能し、またこのＣ８
信号が供給されて、いるアクティブ状態ではデータ端子
として機能している。
第２図は第１図におけるメモリ装置の回路図である。
第２図に示すように、このメモリ回路は第８図で説明し
た従来のメモリ回路と比較すると、アドレス・データ共
用端子（Ａ７〜０／Ｄ７〜ｏ）２と、これらを切換える
ためにラッチ回路８Ｂをチップセレクト信号（ＣＳ）で
駆動することにある。すなわち、アドレス端子ＡＩ４〜
０は第７図および第８図で説明した従来例と同様にメモ
リセルアレイ４の各メモリセルを選択するために用いら
れるが、アドレスＡ７〜０とデータＤ７〜。とを共有す
る端子２はＷＥやＯＥによる制御を有効にするチップセ
レクト信号Ｃ８の立ち下がりにおいてアドレスをラッチ
し、以後Ｃ８が立ち上がるまで共用端子２はデータ端子
として機能する。その他の動作は第８図で説明した従来
例と同様である。
た従来のメモリ回路と比較すると、アドレス・データ共
用端子（Ａ７〜０／Ｄ７〜ｏ）２と、これらを切換える
ためにラッチ回路８Ｂをチップセレクト信号（ＣＳ）で
駆動することにある。すなわち、アドレス端子ＡＩ４〜
０は第７図および第８図で説明した従来例と同様にメモ
リセルアレイ４の各メモリセルを選択するために用いら
れるが、アドレスＡ７〜０とデータＤ７〜。とを共有す
る端子２はＷＥやＯＥによる制御を有効にするチップセ
レクト信号Ｃ８の立ち下がりにおいてアドレスをラッチ
し、以後Ｃ８が立ち上がるまで共用端子２はデータ端子
として機能する。その他の動作は第８図で説明した従来
例と同様である。
第３図（ａ）、（ｂ）はそれぞれ第２図に示すメモリ回
路のデータの読み出しくリードサイクル）および書き込
み（ライトサイクル）を説明するための動作タイミング
図である。
路のデータの読み出しくリードサイクル）および書き込
み（ライトサイクル）を説明するための動作タイミング
図である。
第３図（ａ）に示すように、かかるメモリ回路のリード
サイクルでは、適当な時刻＜１＋）、すなわち前述した
Ｃ８の立ち下がり時刻にアドレス（Ａ ｏ〜１４）およ
びチップセレクト信号を供給し、その後共用端子（Ａ７
〜Ｏ／Ｄ７〜。）２をハイインピーダンス（ＨＩ−Ｚ）
とする。引き続き、アウトプットイネーブル信号（ＯＥ
）を供給することにより、適当な時刻（ｔ２）にデータ
（Ｄ７〜０）が共用端子２より出力される。
サイクルでは、適当な時刻＜１＋）、すなわち前述した
Ｃ８の立ち下がり時刻にアドレス（Ａ ｏ〜１４）およ
びチップセレクト信号を供給し、その後共用端子（Ａ７
〜Ｏ／Ｄ７〜。）２をハイインピーダンス（ＨＩ−Ｚ）
とする。引き続き、アウトプットイネーブル信号（ＯＥ
）を供給することにより、適当な時刻（ｔ２）にデータ
（Ｄ７〜０）が共用端子２より出力される。
また、第３図（ｂ）に示すように、ライトサイクルでは
適当な時刻（ｔ３）にアドレス（Ａ Ｏ〜＋４）および
チップセレクト信号を供給し、その後共用端子（Ａ ７
〜ｏ ／ Ｄ ７〜。）は書き込みデータ（Ｄｏ〜７）
に切換え、時刻ｔ４においてライトイネーブル信号（Ｗ
Ｅ）を供給することによりスタティックメモリセル４へ
の書き込みが行われる。
適当な時刻（ｔ３）にアドレス（Ａ Ｏ〜＋４）および
チップセレクト信号を供給し、その後共用端子（Ａ ７
〜ｏ ／ Ｄ ７〜。）は書き込みデータ（Ｄｏ〜７）
に切換え、時刻ｔ４においてライトイネーブル信号（Ｗ
Ｅ）を供給することによりスタティックメモリセル４へ
の書き込みが行われる。
第４図は本発明の第二の実施例を示すダイナミク型メモ
リ装置の端子図である。
リ装置の端子図である。
第４図に示すように、本実施例のダイナミック型メモリ
装置１０は第９図で説明した従来例と同−のメモリ容量
を有し、異なる点はデータ端子（Ｄｏ〜Ｄ、）とアドレ
ス端子（Ａｏ＝Ａｓ＞とをアドレス・データ共用端子２
とし、且つかかる共用端子２の端子機能の切換えは、メ
モリ装置１０のＲＡＳ信号、ＣＡＳ信号等に同期して行
うことにある。すなわち、かかるＣＡＳ信号が供給され
ていないインアクティブ状態ではアドレス端子とし、供
給されているアクティブ状態ではデータ端子として機能
している。
装置１０は第９図で説明した従来例と同−のメモリ容量
を有し、異なる点はデータ端子（Ｄｏ〜Ｄ、）とアドレ
ス端子（Ａｏ＝Ａｓ＞とをアドレス・データ共用端子２
とし、且つかかる共用端子２の端子機能の切換えは、メ
モリ装置１０のＲＡＳ信号、ＣＡＳ信号等に同期して行
うことにある。すなわち、かかるＣＡＳ信号が供給され
ていないインアクティブ状態ではアドレス端子とし、供
給されているアクティブ状態ではデータ端子として機能
している。
第５図は第４図におけるメモリ装置の回路図である。
第５図に示すように、このメモリ回路は第１０図で説明
した従来例のメモリ回路と比較すると、アドレス（Ａｌ
ｓ〜ｏ）／データ（Ｄｓ”ｏ）共用端子２を設け、これ
をＣＡＳによりラッチすることにある。すなわち、アド
レスラッチ後のアドレス端子Ａ６〜３をデータ端子Ｄｏ
〜３としても使用し、後述するライトサイクルではＲＡ
Ｓ。
した従来例のメモリ回路と比較すると、アドレス（Ａｌ
ｓ〜ｏ）／データ（Ｄｓ”ｏ）共用端子２を設け、これ
をＣＡＳによりラッチすることにある。すなわち、アド
レスラッチ後のアドレス端子Ａ６〜３をデータ端子Ｄｏ
〜３としても使用し、後述するライトサイクルではＲＡ
Ｓ。
ＣＡＳ、ＷＥによりラッチタイミングが決定されるので
、共用端子２に与えるアドレスや書き込みデータに合わ
せて、これらの信号を制御し端子機能を切換えている。
、共用端子２に与えるアドレスや書き込みデータに合わ
せて、これらの信号を制御し端子機能を切換えている。
第６図（ａ）、（ｂ）はそれぞれ第５図に示すメモリ回
路におけるデータの読み出しくリードサイクル）および
書き込み（ライトサイクル）を説明するための動作タイ
ミング図である。
路におけるデータの読み出しくリードサイクル）および
書き込み（ライトサイクル）を説明するための動作タイ
ミング図である。
第６図（ａ）に示すように、かかるメモリ回路のリード
サイクルでは、適当な時刻（ｔ５）にアドレス（Ａ ｏ
〜３．Ａ４〜７）およびロウアドレスストローブ信号（
ＲＡＳ）を供給し、続けて時刻（ｔ６）にアドレス（Ａ
８〜１１＋ＡＩ２〜１５）およびカラムアドレスストロ
ーブ信号（ＣＡＳ）を供給する。その後、時刻ｔ７にお
いて共用端子（Ａｏ〜、／Ｄｏ〜３）２をハイインピー
ダンス状態（ＨＩ−Ｚ）にした後、アウトグツ１〜イネ
ーブル信号（ＯＥ）を供給すると、データ（Ｄｏ〜３）
が共用端子２より出力される。
サイクルでは、適当な時刻（ｔ５）にアドレス（Ａ ｏ
〜３．Ａ４〜７）およびロウアドレスストローブ信号（
ＲＡＳ）を供給し、続けて時刻（ｔ６）にアドレス（Ａ
８〜１１＋ＡＩ２〜１５）およびカラムアドレスストロ
ーブ信号（ＣＡＳ）を供給する。その後、時刻ｔ７にお
いて共用端子（Ａｏ〜、／Ｄｏ〜３）２をハイインピー
ダンス状態（ＨＩ−Ｚ）にした後、アウトグツ１〜イネ
ーブル信号（ＯＥ）を供給すると、データ（Ｄｏ〜３）
が共用端子２より出力される。
また、第６図（ｂ）に示すように、ライトサイクルでは
、時刻（ｔ８）でアドレス（Ａ ｏ〜３Ａ４〜７）およ
びＲＡＳを供給し、時刻（ｔ９）でアドレス（Ａ ｓ〜
目、Ａ１２〜，５）とＣＡＳ信号を供給されると、その
後の時刻（ｔ ＋ｏ）に共用端子（Ａｏ〜３／Ｄｏ〜３
）２は書き込みデータ（Ｄｏ〜３）に切換えられ、ライ
トイネーブル信号（ＷＥ）を供給することによりメモリ
セルアレイ１１の各メモリセルへの書き込みが行われる
。
、時刻（ｔ８）でアドレス（Ａ ｏ〜３Ａ４〜７）およ
びＲＡＳを供給し、時刻（ｔ９）でアドレス（Ａ ｓ〜
目、Ａ１２〜，５）とＣＡＳ信号を供給されると、その
後の時刻（ｔ ＋ｏ）に共用端子（Ａｏ〜３／Ｄｏ〜３
）２は書き込みデータ（Ｄｏ〜３）に切換えられ、ライ
トイネーブル信号（ＷＥ）を供給することによりメモリ
セルアレイ１１の各メモリセルへの書き込みが行われる
。
以上、二つの実施例について説明したが、これら二つの
実施例では、従来２８端子もしくは１８端子必要であっ
たメモリ装置に対し、それぞれ８端子もしくは４端子分
少なくしたメモリ装置を実現することができる。なお、
アドレス端子とデータ端子とを共有する組合せは任意に
行ってもその効果に変化はない。
実施例では、従来２８端子もしくは１８端子必要であっ
たメモリ装置に対し、それぞれ８端子もしくは４端子分
少なくしたメモリ装置を実現することができる。なお、
アドレス端子とデータ端子とを共有する組合せは任意に
行ってもその効果に変化はない。
以上説明したように、本発明のメモリ装置はアドレス端
子とデータ端子とを共有することにより、全体の端子数
を減らすことができ、装置の小型化を実現するとともに
、実装密度を向上させることができるという効果がある
。なお、それぞれの端子数に制限はなく、必要に応じて
共有する端子数を決定することにより本効果を調節する
ことができる。
子とデータ端子とを共有することにより、全体の端子数
を減らすことができ、装置の小型化を実現するとともに
、実装密度を向上させることができるという効果がある
。なお、それぞれの端子数に制限はなく、必要に応じて
共有する端子数を決定することにより本効果を調節する
ことができる。
第１図は本発明の第一の実施例を示すスタティック型メ
モリ装置の端子図、第２図は第１図におけるメモリ装置
の回路図、第３図＜ａ）（ｂ）はそれぞれ第２図に示す
メモリ回路のリードサイクルおよびライトサイクルを説
明するための動作タイミング図、第４図は本発明の第二
の実施例を示すダイナミック型メモリ装置の端子図、第
５図は第４図におけるメモリ装置の回路図、第６図（ａ
＞、（ｂ）はそれぞれ第５図に示すメモリ回路のリード
サイクルおよびライトサイクルを説明するための動作タ
イミング図、第７図は従来の一例を示すスタティック型
メモリ装置の端子図、第８図は第７図におけるメモリ装
置の回路図、第９図は従来の他の例を示すダイナミック
型メモリ装置の端子図、第１０図は第９図におけるメモ
リ装置の回路図である。 １．１０・・・メモリ装置、２・・・アドレス・データ
共用端子、３・・・機能単独重子、４．１１・・・メモ
リセルアレイ、５・・・列デコーダ、６・・・行デコー
ダ、７・・・リード／ライトバッファ、８Ａ〜８Ｃ・・
・ラッチ、９・・・出力バッファ、１２・・・センスア
ンプ／ライトバッファ。 代理人 弁理士 内 原 晋 （α） （ｂ） ：＋こ因 鼻（因 ５、ｊ （ｂ） ｔａ ｔｑ あ６丙 メ１邑 ｑジｔぐ・、つ工 ；ｆｌｏｚ
モリ装置の端子図、第２図は第１図におけるメモリ装置
の回路図、第３図＜ａ）（ｂ）はそれぞれ第２図に示す
メモリ回路のリードサイクルおよびライトサイクルを説
明するための動作タイミング図、第４図は本発明の第二
の実施例を示すダイナミック型メモリ装置の端子図、第
５図は第４図におけるメモリ装置の回路図、第６図（ａ
＞、（ｂ）はそれぞれ第５図に示すメモリ回路のリード
サイクルおよびライトサイクルを説明するための動作タ
イミング図、第７図は従来の一例を示すスタティック型
メモリ装置の端子図、第８図は第７図におけるメモリ装
置の回路図、第９図は従来の他の例を示すダイナミック
型メモリ装置の端子図、第１０図は第９図におけるメモ
リ装置の回路図である。 １．１０・・・メモリ装置、２・・・アドレス・データ
共用端子、３・・・機能単独重子、４．１１・・・メモ
リセルアレイ、５・・・列デコーダ、６・・・行デコー
ダ、７・・・リード／ライトバッファ、８Ａ〜８Ｃ・・
・ラッチ、９・・・出力バッファ、１２・・・センスア
ンプ／ライトバッファ。 代理人 弁理士 内 原 晋 （α） （ｂ） ：＋こ因 鼻（因 ５、ｊ （ｂ） ｔａ ｔｑ あ６丙 メ１邑 ｑジｔぐ・、つ工 ；ｆｌｏｚ
Claims (1)
- 任意のアドレスを入力とし、複数のメモリセルの中から
前記アドレスに対応したメモリセルが保持しているデー
タを読み出したりあるいは書き込む機能を有するメモリ
装置において、前記アドレスを入力するためのアドレス
端子のすくなくとも一部と前記データを読み出したりあ
るいは書き込むためのデータ端子の少なくとも一部を共
有する共有端子を設け、この共有端子の機能を動作制御
用のクロックに同期して切換えることを特徴とするメモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331129A JPH02177190A (ja) | 1988-12-28 | 1988-12-28 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331129A JPH02177190A (ja) | 1988-12-28 | 1988-12-28 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177190A true JPH02177190A (ja) | 1990-07-10 |
Family
ID=18240194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331129A Pending JPH02177190A (ja) | 1988-12-28 | 1988-12-28 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02177190A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303201A (en) * | 1992-03-30 | 1994-04-12 | Kabushiki Kaisha Toshiba | Semiconductor memory and semiconductor memory board using the same |
| EP1001350A3 (en) * | 1998-11-02 | 2004-01-02 | Nokia Corporation | Memory interface |
| KR100459727B1 (ko) * | 2002-10-21 | 2004-12-03 | 삼성전자주식회사 | 이종의 신호를 하나의 핀을 통하여 내부 회로로 인가할 수있는 집적 회로 장치 및 방법 |
| KR100543906B1 (ko) * | 2001-12-29 | 2006-01-23 | 주식회사 하이닉스반도체 | 어드레스 핀의 수를 줄인 동기식 반도체 메모리 소자 |
| US7184322B2 (en) | 2003-11-13 | 2007-02-27 | Nec Electronics Corporation | Semiconductor memory device and control method thereof |
| EP1879196A1 (en) * | 2006-07-12 | 2008-01-16 | Fujitsu Limited | Semiconductor memory with data-address multiplexing on the address bus |
| WO2009125543A1 (ja) * | 2008-04-07 | 2009-10-15 | パナソニック株式会社 | メモリ制御装置 |
| US7818527B2 (en) | 2005-08-11 | 2010-10-19 | Samsung Electronics Co., Ltd. | Wrapper circuit and method for interfacing between non-muxed type memory controller and muxed type memory |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54134934A (en) * | 1978-04-12 | 1979-10-19 | Toshiba Corp | Semiconductor memory device |
| JPS6150281A (ja) * | 1985-07-26 | 1986-03-12 | Hitachi Ltd | メモリ |
-
1988
- 1988-12-28 JP JP63331129A patent/JPH02177190A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54134934A (en) * | 1978-04-12 | 1979-10-19 | Toshiba Corp | Semiconductor memory device |
| JPS6150281A (ja) * | 1985-07-26 | 1986-03-12 | Hitachi Ltd | メモリ |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5303201A (en) * | 1992-03-30 | 1994-04-12 | Kabushiki Kaisha Toshiba | Semiconductor memory and semiconductor memory board using the same |
| EP1001350A3 (en) * | 1998-11-02 | 2004-01-02 | Nokia Corporation | Memory interface |
| KR100543906B1 (ko) * | 2001-12-29 | 2006-01-23 | 주식회사 하이닉스반도체 | 어드레스 핀의 수를 줄인 동기식 반도체 메모리 소자 |
| KR100459727B1 (ko) * | 2002-10-21 | 2004-12-03 | 삼성전자주식회사 | 이종의 신호를 하나의 핀을 통하여 내부 회로로 인가할 수있는 집적 회로 장치 및 방법 |
| US7184322B2 (en) | 2003-11-13 | 2007-02-27 | Nec Electronics Corporation | Semiconductor memory device and control method thereof |
| US7818527B2 (en) | 2005-08-11 | 2010-10-19 | Samsung Electronics Co., Ltd. | Wrapper circuit and method for interfacing between non-muxed type memory controller and muxed type memory |
| EP1879196A1 (en) * | 2006-07-12 | 2008-01-16 | Fujitsu Limited | Semiconductor memory with data-address multiplexing on the address bus |
| US7684258B2 (en) | 2006-07-12 | 2010-03-23 | Fujitsu Microelectronics Limited | Semiconductor memory and controller with time-shared mode for row address, column address and data mask signals inputted via address terminals |
| WO2009125543A1 (ja) * | 2008-04-07 | 2009-10-15 | パナソニック株式会社 | メモリ制御装置 |
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