JPH1167788A - 電界効果型化合物半導体装置 - Google Patents
電界効果型化合物半導体装置Info
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- JPH1167788A JPH1167788A JP21439497A JP21439497A JPH1167788A JP H1167788 A JPH1167788 A JP H1167788A JP 21439497 A JP21439497 A JP 21439497A JP 21439497 A JP21439497 A JP 21439497A JP H1167788 A JPH1167788 A JP H1167788A
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- gate
- electrode
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Abstract
(57)【要約】
【課題】 電界効果型化合物半導体装置のゲート・ドレ
インラグを低減する。 【解決手段】 ｎ型チャネル層を持つ電界効果型化合物
半導体装置において、チャネル層５を形成するドナー分
布のピーク位置が、アクセプタ型の深い準位分布のピー
ク位置よりもゲート電極側にある構造をとる。
インラグを低減する。 【解決手段】 ｎ型チャネル層を持つ電界効果型化合物
半導体装置において、チャネル層５を形成するドナー分
布のピーク位置が、アクセプタ型の深い準位分布のピー
ク位置よりもゲート電極側にある構造をとる。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果型化合物
半導体装置及びその製造方法に関する。
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】GaAsやInPといった３-５化合物半導体を
チャネル層５に用いたFET(Field Effect Transistor)は
高周波素子として注目されている。一般にゲート長を短
くするとFETの線形利得が大きくなり高周波特性が向上
する事が予想されるために、FETのゲート長はますます
短くなっている。しかしゲート長を短くすると同時にFE
Tの短チャネル効果も発生する。FETの短チャネル効果は
回路設計の障害となっている。
チャネル層５に用いたFET(Field Effect Transistor)は
高周波素子として注目されている。一般にゲート長を短
くするとFETの線形利得が大きくなり高周波特性が向上
する事が予想されるために、FETのゲート長はますます
短くなっている。しかしゲート長を短くすると同時にFE
Tの短チャネル効果も発生する。FETの短チャネル効果は
回路設計の障害となっている。
【０００３】従来技術では短チャネル効果は以下の方法
によって低減されている。短チャネル効果を抑制できる
３-５化合物半導体FETの製造方法及びその構造を図２〜
図８に示す。
によって低減されている。短チャネル効果を抑制できる
３-５化合物半導体FETの製造方法及びその構造を図２〜
図８に示す。
【０００４】図２は３-５化合物半導体基板１を示して
いる。図３はオーミックコンタクト層４となるｎ＋層を
イオンインプランテーションにより作製した構造を示し
ている。このオーミックコンタクト層４は、ソース電
極、ドレイン電極にオーミックコンタクトをとらせるた
めにある。化合物半導体基板１に絶縁膜２を被着する。
絶縁膜２として、SiO2を光CVDにより200(A)被着する。
さらに通常のホトレジスト工程によりソース電極及び、
ドレイン電極のためのパターンを形成し、SiO2をエッチ
ングし、ソース電極及び、ドレイン電極の孔を形成す
る。そして、オーミックコンタクト層４となるｎ＋層を
イオンインプランテーションする。この際のドーパント
はSiであり、打ち込みエネルギーが125(keV)、ドーズ量
が3.0E+13(cm-2)である。
いる。図３はオーミックコンタクト層４となるｎ＋層を
イオンインプランテーションにより作製した構造を示し
ている。このオーミックコンタクト層４は、ソース電
極、ドレイン電極にオーミックコンタクトをとらせるた
めにある。化合物半導体基板１に絶縁膜２を被着する。
絶縁膜２として、SiO2を光CVDにより200(A)被着する。
さらに通常のホトレジスト工程によりソース電極及び、
ドレイン電極のためのパターンを形成し、SiO2をエッチ
ングし、ソース電極及び、ドレイン電極の孔を形成す
る。そして、オーミックコンタクト層４となるｎ＋層を
イオンインプランテーションする。この際のドーパント
はSiであり、打ち込みエネルギーが125(keV)、ドーズ量
が3.0E+13(cm-2)である。
【０００５】図４はチャネル層５となるｎ層をイオンイ
ンプランテーションにより作製した構造を示している。
図３の構造に通常のホトレジスト工程によりチャネル層
５のためのパターンを形成し、絶縁膜２をエッチング
し、チャネル層５の孔を形成する。そして、チャネル層
５となるｎ層をイオンインプランテーションする。この
際のドーパントはSiであり、打ち込みエネルギーが80(k
eV)、ドーズ量が5.0E+12(cm-2)である。この状態でのド
ーパントプロファイルを図９に示す。図９に示されるよ
うに、ｎ型半導体層のみをイオンインプランテーション
しただけではｎ型ドーパントプロファイルが深さ方向に
大きく広がり、アスペクト比が低減し、短チャネル効果
が発生しやすい構造となる。
ンプランテーションにより作製した構造を示している。
図３の構造に通常のホトレジスト工程によりチャネル層
５のためのパターンを形成し、絶縁膜２をエッチング
し、チャネル層５の孔を形成する。そして、チャネル層
５となるｎ層をイオンインプランテーションする。この
際のドーパントはSiであり、打ち込みエネルギーが80(k
eV)、ドーズ量が5.0E+12(cm-2)である。この状態でのド
ーパントプロファイルを図９に示す。図９に示されるよ
うに、ｎ型半導体層のみをイオンインプランテーション
しただけではｎ型ドーパントプロファイルが深さ方向に
大きく広がり、アスペクト比が低減し、短チャネル効果
が発生しやすい構造となる。
【０００６】図５は短チャネル効果低減のためのバリア
層６となるｐ層をイオンインプランテーションにより作
製した構造を示している。図４の構造にｐ層をイオンイ
ンプランテーションする。ドーパントはMgであり、打ち
込みエネルギーが350(keV)、ドーズ量が1.0E+12(cm-2)
である。さらに、ｎ＋層、ｎ層、ｐ層のドーパントを活
性化させるためにラピッドサーマルアニーリングを2(mi
n)、850(℃)、H2雰囲気の中で行なう。ｎ型半導体層と
ｐ型半導体層の全ドーパントプロファイルを図１０に示
す。図１０に示されるように、全ドーパントプロファイ
ルは深さ方向に大きく広がらず、アスペクト比が増加し
ていることがわかる。従って短チャネル効果を抑制でき
る構造となる。
層６となるｐ層をイオンインプランテーションにより作
製した構造を示している。図４の構造にｐ層をイオンイ
ンプランテーションする。ドーパントはMgであり、打ち
込みエネルギーが350(keV)、ドーズ量が1.0E+12(cm-2)
である。さらに、ｎ＋層、ｎ層、ｐ層のドーパントを活
性化させるためにラピッドサーマルアニーリングを2(mi
n)、850(℃)、H2雰囲気の中で行なう。ｎ型半導体層と
ｐ型半導体層の全ドーパントプロファイルを図１０に示
す。図１０に示されるように、全ドーパントプロファイ
ルは深さ方向に大きく広がらず、アスペクト比が増加し
ていることがわかる。従って短チャネル効果を抑制でき
る構造となる。
【０００７】図６はソース電極７、ドレイン電極８を蒸
着した構造を示している。図５の構造に絶縁膜２を被着
する。絶縁膜２としてSiO2をPECVD(Plasma-Enhanced CV
D)により2000(A)被着する。通常のホトレジスト工程に
よりソース電極７及び、ドレイン電極８のためのパター
ンを形成し、絶縁膜２をエッチングし、ソース電極７及
び、ドレイン電極８の孔を形成する。さらにソース電極
７、ドレイン電極８となるAuGeを3800(A)蒸着し、リフ
トオフ工程によりフォトレジスト３とフォトレジスト３
上にあるAuGeを除去する。
着した構造を示している。図５の構造に絶縁膜２を被着
する。絶縁膜２としてSiO2をPECVD(Plasma-Enhanced CV
D)により2000(A)被着する。通常のホトレジスト工程に
よりソース電極７及び、ドレイン電極８のためのパター
ンを形成し、絶縁膜２をエッチングし、ソース電極７及
び、ドレイン電極８の孔を形成する。さらにソース電極
７、ドレイン電極８となるAuGeを3800(A)蒸着し、リフ
トオフ工程によりフォトレジスト３とフォトレジスト３
上にあるAuGeを除去する。
【０００８】図７はゲート電極９を蒸着した構造を示し
ている。図６の構造上に通常のホトレジスト工程により
ゲート電極９のためのパターンを形成し、絶縁膜２をエ
ッチングしゲート電極９の孔を形成する。さらにゲート
電極９となるAlを5000(A)蒸着し、リフトオフ工程によ
りフォトレジスト３とフォトレジスト３上にあるAlを除
去する。
ている。図６の構造上に通常のホトレジスト工程により
ゲート電極９のためのパターンを形成し、絶縁膜２をエ
ッチングしゲート電極９の孔を形成する。さらにゲート
電極９となるAlを5000(A)蒸着し、リフトオフ工程によ
りフォトレジスト３とフォトレジスト３上にあるAlを除
去する。
【０００９】図８はソース電極７、ドレイン電極８、ゲ
ート電極９の絶縁性を確保するための絶縁膜２を被着し
た構造を示している。絶縁膜２としてPSG(Phospho Sili
cateGlass)膜を7000(A)被着した。
ート電極９の絶縁性を確保するための絶縁膜２を被着し
た構造を示している。絶縁膜２としてPSG(Phospho Sili
cateGlass)膜を7000(A)被着した。
【００１０】
【発明が解決しようとする課題】ｐバリア層６をイオン
インプランテーションする時、ｎチャネル層５中のエネ
ルギーバンドギャップにアクセプタ型の深い準位が発生
する。深い準位はゲート・ドレインラグを発生させる。
このゲート・ドレインラグのためにFETを高周波動作さ
せた際、FETの特性が劣化する。以下、ゲート・ドレイ
ンラグによるFETの高周波特性劣化のメカニズムをSHR(S
hokkley Hall Reed)に基づいて説明する。
インプランテーションする時、ｎチャネル層５中のエネ
ルギーバンドギャップにアクセプタ型の深い準位が発生
する。深い準位はゲート・ドレインラグを発生させる。
このゲート・ドレインラグのためにFETを高周波動作さ
せた際、FETの特性が劣化する。以下、ゲート・ドレイ
ンラグによるFETの高周波特性劣化のメカニズムをSHR(S
hokkley Hall Reed)に基づいて説明する。
【００１１】図１１はOffゲートバイアスを印加した場
合の定常状態のエネルギーバンドと空間電荷濃度の図を
示している。ゲート電極９付近においては深い準位が正
孔の擬フェルミ準位よりも上にあるので深い準位は正孔
に占有されており、この領域の深い準位は帯電していな
い。一方、半絶縁性GaAs基板側においては深い準位が正
孔の擬フェルミ準位よりも下にあるので深い準位は電子
に占有されており、この領域の深い準位は負に帯電して
いる。
合の定常状態のエネルギーバンドと空間電荷濃度の図を
示している。ゲート電極９付近においては深い準位が正
孔の擬フェルミ準位よりも上にあるので深い準位は正孔
に占有されており、この領域の深い準位は帯電していな
い。一方、半絶縁性GaAs基板側においては深い準位が正
孔の擬フェルミ準位よりも下にあるので深い準位は電子
に占有されており、この領域の深い準位は負に帯電して
いる。
【００１２】またこの状態の空間電荷密度の分布も同じ
く示した。図１１の「領域１」とは伝導帯に電子が存在
せず、尚且つアクセプタ型の深い準位が正孔に占有され
ている領域であり、空間電荷密度はq・ND（q：素電荷
量、ND：ドナー濃度）である。「領域２」とは伝導帯に
電子は存在しないが、アクセプタ型の深い準位は電子に
占有されている領域であり、空間電荷密度はq・(ND - N
T A)（q：素電荷量、ND：ドナー濃度、NT A：アクセプタ
型の深い準位の濃度）である。空乏層領域とは「領域
１」と「領域２」とを加えた領域である。空乏層領域は
Offゲートバイアス印加の状態においてはチャネル全体
に渡って広がっている。
く示した。図１１の「領域１」とは伝導帯に電子が存在
せず、尚且つアクセプタ型の深い準位が正孔に占有され
ている領域であり、空間電荷密度はq・ND（q：素電荷
量、ND：ドナー濃度）である。「領域２」とは伝導帯に
電子は存在しないが、アクセプタ型の深い準位は電子に
占有されている領域であり、空間電荷密度はq・(ND - N
T A)（q：素電荷量、ND：ドナー濃度、NT A：アクセプタ
型の深い準位の濃度）である。空乏層領域とは「領域
１」と「領域２」とを加えた領域である。空乏層領域は
Offゲートバイアス印加の状態においてはチャネル全体
に渡って広がっている。
【００１３】図１２はOnゲートバイアスを印加した直後
の非定常状態のエネルギーバンドと空間電荷濃度の図を
示している。Onゲートバイアスを印加されているため、
Offゲートバイアス印加時に比べてゲートのショットキ
ーバリアの高さは低くなっており、空乏層の幅も小さく
なっている。「領域１」の幅はOffゲートバイアス印加
時と同じであるが、「領域２」の幅はOffゲートバイア
ス印加時に比べて小さくなっている。「領域２」内のア
クセプタ型の深い準位を占有している電子は、アクセプ
タ型の深い準位が正孔の擬フェルミ準位より上にあるた
め、定常状態においては伝導帯または価電子帯に遷移す
る。しかし、非定常状態においてはアクセプタ型の深い
準位を占有しつづける。このために「領域１」の幅はOf
fゲートバイアス印加時と同じである。これによりOffゲ
ートバイアス印加の状態に比べて「領域２」の幅が縮小
した分、空乏層の幅が縮小する。中性領域の伝導帯内の
電子はソースからチャネルに供給された。この供給にか
かる時間は誘電緩和時間程度であり非常に短い（1E-6(s
ec)以下）と考えられる。
の非定常状態のエネルギーバンドと空間電荷濃度の図を
示している。Onゲートバイアスを印加されているため、
Offゲートバイアス印加時に比べてゲートのショットキ
ーバリアの高さは低くなっており、空乏層の幅も小さく
なっている。「領域１」の幅はOffゲートバイアス印加
時と同じであるが、「領域２」の幅はOffゲートバイア
ス印加時に比べて小さくなっている。「領域２」内のア
クセプタ型の深い準位を占有している電子は、アクセプ
タ型の深い準位が正孔の擬フェルミ準位より上にあるた
め、定常状態においては伝導帯または価電子帯に遷移す
る。しかし、非定常状態においてはアクセプタ型の深い
準位を占有しつづける。このために「領域１」の幅はOf
fゲートバイアス印加時と同じである。これによりOffゲ
ートバイアス印加の状態に比べて「領域２」の幅が縮小
した分、空乏層の幅が縮小する。中性領域の伝導帯内の
電子はソースからチャネルに供給された。この供給にか
かる時間は誘電緩和時間程度であり非常に短い（1E-6(s
ec)以下）と考えられる。
【００１４】Onゲートバイアスを印加の非定常状態から
十分時間を経て定常状態に達すると、非定常状態におい
て領域２内の正孔の擬フェルミ準位より上にあるアクセ
プタ型の深い準位を占有している電子は伝導帯または価
電子帯に遷移する。図１３はOnゲートバイアスを印加
し、十分時間がたった後の定常状態のエネルギーバンド
と空間電荷濃度の図を示している。電子が深い準位から
伝導帯または価電子帯に遷移した分だけ準定常状態に比
べ「領域１」の幅は大きくなっている。一方、「領域
２」の幅は非定常状態に比べて小さくなっている。そし
て空乏層全体の幅、即ち「領域１」の幅と「領域２」の
幅の合計も、非定常状態の場合に比べて小さくなってい
る。このことは以下の理由による。
十分時間を経て定常状態に達すると、非定常状態におい
て領域２内の正孔の擬フェルミ準位より上にあるアクセ
プタ型の深い準位を占有している電子は伝導帯または価
電子帯に遷移する。図１３はOnゲートバイアスを印加
し、十分時間がたった後の定常状態のエネルギーバンド
と空間電荷濃度の図を示している。電子が深い準位から
伝導帯または価電子帯に遷移した分だけ準定常状態に比
べ「領域１」の幅は大きくなっている。一方、「領域
２」の幅は非定常状態に比べて小さくなっている。そし
て空乏層全体の幅、即ち「領域１」の幅と「領域２」の
幅の合計も、非定常状態の場合に比べて小さくなってい
る。このことは以下の理由による。
【００１５】Onゲートバイアス印加の非定常状態の場合
にも、Onゲートバイアス印加の定常状態の場合にもゲー
トに印加したバイアスはどちらも同じである。したがっ
て双方においてPoisson方程式の空間電荷濃度の項を２
階積分した値は等しくなければならない。非定常状態に
比べて定常状態の場合は、空間電荷濃度がq・ND（q：素
電荷量、ND：ドナー濃度）である「領域１」の幅が大き
いために、空間電荷濃度がq・(ND - NT A)（q：素電荷
量、ND：ドナー濃度、NT A：アクセプタ型の深い準位の
濃度）である「領域２」の幅が小さくなければならな
い。その結果、図１３に示したように、空乏層全体の幅
（「領域１」の幅と「領域２」の幅の合計）は、定常状
態の方が非定常状態の場合に比べて小さくなる。
にも、Onゲートバイアス印加の定常状態の場合にもゲー
トに印加したバイアスはどちらも同じである。したがっ
て双方においてPoisson方程式の空間電荷濃度の項を２
階積分した値は等しくなければならない。非定常状態に
比べて定常状態の場合は、空間電荷濃度がq・ND（q：素
電荷量、ND：ドナー濃度）である「領域１」の幅が大き
いために、空間電荷濃度がq・(ND - NT A)（q：素電荷
量、ND：ドナー濃度、NT A：アクセプタ型の深い準位の
濃度）である「領域２」の幅が小さくなければならな
い。その結果、図１３に示したように、空乏層全体の幅
（「領域１」の幅と「領域２」の幅の合計）は、定常状
態の方が非定常状態の場合に比べて小さくなる。
【００１６】FETを直流動作させた場合、Onゲートバイ
アス印加の状態は図１３に示した定常状態である。一
方、FETを高周波動作させた場合、Onゲートバイアス印
加の状態は図１２に示した非定常状態であることが実験
的に知られている。またOffゲートバイアス印加の状態
は、直流動作させた場合にも高周波動作させた場合にも
図１１に示した定常状態である事が実験的に知られてい
る。図１２に示したOnゲートバイアス印加の非定常状態
は図１３に示した定常状態に比べて空乏層幅が大きい。
このため、非定常状態のドレイン電流は定常状態のドレ
イン電流に比べて減少する。従って、FETを高周波動作
させた際のOnゲートバイアス印加のドレイン電流は、直
流動作させた際のドレイン電流に比べて減少する。即ち
ゲート・ドレインラグにより、FETを高周波動作させた
場合の特性劣化が発生する。同様のことは３-５化合物
半導体を用いたFETに限らず、３-５化合物半導体と同一
の結晶構造を持つ２-６化合物半導体を用いたFETにおい
ても生じる。
アス印加の状態は図１３に示した定常状態である。一
方、FETを高周波動作させた場合、Onゲートバイアス印
加の状態は図１２に示した非定常状態であることが実験
的に知られている。またOffゲートバイアス印加の状態
は、直流動作させた場合にも高周波動作させた場合にも
図１１に示した定常状態である事が実験的に知られてい
る。図１２に示したOnゲートバイアス印加の非定常状態
は図１３に示した定常状態に比べて空乏層幅が大きい。
このため、非定常状態のドレイン電流は定常状態のドレ
イン電流に比べて減少する。従って、FETを高周波動作
させた際のOnゲートバイアス印加のドレイン電流は、直
流動作させた際のドレイン電流に比べて減少する。即ち
ゲート・ドレインラグにより、FETを高周波動作させた
場合の特性劣化が発生する。同様のことは３-５化合物
半導体を用いたFETに限らず、３-５化合物半導体と同一
の結晶構造を持つ２-６化合物半導体を用いたFETにおい
ても生じる。
【００１７】
【課題を解決するための手段】本発明の電界効果型化合
物半導体装置は以下の特徴を有する。
物半導体装置は以下の特徴を有する。
【００１８】ｎ型チャネル層を設けた３-５化合物半導
体または２-６化合物半導体上にソース電極、ゲート電
極、ドレイン電極を有する電界効果型化合物半導体装置
において、チャネル層を形成するドナー分布のピーク位
置が、アクセプタ型の深い準位分布のピーク位置よりも
ゲート電極側にあるようにする、または、ｐ型チャネル
層を設けた３-５化合物半導体または２-６化合物半導体
上にソース電極、ゲート電極、ドレイン電極を有する電
界効果型化合物半導体装置において、チャネル層を形成
するアクセプタ分布のピーク位置が、ドナー型の深い準
位分布のピーク位置よりもゲート電極側にあるようにす
る。
体または２-６化合物半導体上にソース電極、ゲート電
極、ドレイン電極を有する電界効果型化合物半導体装置
において、チャネル層を形成するドナー分布のピーク位
置が、アクセプタ型の深い準位分布のピーク位置よりも
ゲート電極側にあるようにする、または、ｐ型チャネル
層を設けた３-５化合物半導体または２-６化合物半導体
上にソース電極、ゲート電極、ドレイン電極を有する電
界効果型化合物半導体装置において、チャネル層を形成
するアクセプタ分布のピーク位置が、ドナー型の深い準
位分布のピーク位置よりもゲート電極側にあるようにす
る。
【００１９】
【発明の実施の形態】バリア層６をイオンインプランテ
ーションする時、チャネル層５中のエネルギーバンドギ
ャップにアクセプタ型の深い準位が発生する。ここで注
意しなければならない事はゲート・ドレインラグの起因
となっているチャネル層５中の深い準位は、ゲート電極
９側にあるということである。このことは図１２から示
唆される。従ってチャネル層５中の深い準位の内、ゲー
ト電極９側にあるものをなくしてやればゲート・ドレイ
ンラグの発生を抑制する事ができる。
ーションする時、チャネル層５中のエネルギーバンドギ
ャップにアクセプタ型の深い準位が発生する。ここで注
意しなければならない事はゲート・ドレインラグの起因
となっているチャネル層５中の深い準位は、ゲート電極
９側にあるということである。このことは図１２から示
唆される。従ってチャネル層５中の深い準位の内、ゲー
ト電極９側にあるものをなくしてやればゲート・ドレイ
ンラグの発生を抑制する事ができる。
【００２０】本発明で提案するFETの構造により、ゲー
ト電極９側の深い準位の発生を抑えられゲート・ドレイ
ンラグの発生を抑制する事ができる。図１４は従来技術
におけるFET構造のチャネル層５内の深い準位の分布図
である。深い準位はｎチャネル層５のゲート電極９側に
存在する。一方、図１５は本発明で提案したFET構造の
チャネル層５内の深い準位の分布図である。図１５で示
されるように、深い準位はチャネル層５のゲート電極９
側にはなく、基板側に存在していることがわかる。従っ
て本発明で提案したFET構造内には、図１２と図１３に
示したOnゲートバイアス印加の際に起こる深い準位の充
放電が発生しない。即ち、本発明で提案したFET構造を
用いると、ゲート・ドレインラグの発生が抑制され高周
波特性の劣化が防げる。また同様の技術は３-５化合物
半導体と同一の結晶構造を持つ２-６化合物半導体を用
いたFETに対しても応用できる。
ト電極９側の深い準位の発生を抑えられゲート・ドレイ
ンラグの発生を抑制する事ができる。図１４は従来技術
におけるFET構造のチャネル層５内の深い準位の分布図
である。深い準位はｎチャネル層５のゲート電極９側に
存在する。一方、図１５は本発明で提案したFET構造の
チャネル層５内の深い準位の分布図である。図１５で示
されるように、深い準位はチャネル層５のゲート電極９
側にはなく、基板側に存在していることがわかる。従っ
て本発明で提案したFET構造内には、図１２と図１３に
示したOnゲートバイアス印加の際に起こる深い準位の充
放電が発生しない。即ち、本発明で提案したFET構造を
用いると、ゲート・ドレインラグの発生が抑制され高周
波特性の劣化が防げる。また同様の技術は３-５化合物
半導体と同一の結晶構造を持つ２-６化合物半導体を用
いたFETに対しても応用できる。
【００２１】本発明のMESFETについての第１の実施例を
図１６〜２２に基づいて説明する。図１６は３-５化合
物半導体基板１を示している。この３-５化合物半導体
基板１の基板の厚さは、裏面研磨により100(μm)にして
いる。図１７はオーミックコンタクト層４となるｎ＋層
をイオンインプランテーションにより作製した構造を示
している。このオーミックコンタクト層４は、ソース電
極、ドレイン電極にオーミックコンタクトをとらせるた
めにある。化合物半導体基板１の上に絶縁膜２を被着す
る。絶縁膜２としてSiO2を光CVDにより200(A)被着す
る。さらに通常のホトレジスト工程によりソース電極及
びドレイン電極のためのパターンを形成し、絶縁膜２を
エッチングし、ソース電極７及びドレイン電極８の孔を
形成する。そして、オーミックコンタクト層４となるｎ
＋層をイオンインプランテーションする。この際のドー
パントはSiであり、打ち込みエネルギーが125(keV)、ド
ーズ量が3.0E+13(cm-2)である。
図１６〜２２に基づいて説明する。図１６は３-５化合
物半導体基板１を示している。この３-５化合物半導体
基板１の基板の厚さは、裏面研磨により100(μm)にして
いる。図１７はオーミックコンタクト層４となるｎ＋層
をイオンインプランテーションにより作製した構造を示
している。このオーミックコンタクト層４は、ソース電
極、ドレイン電極にオーミックコンタクトをとらせるた
めにある。化合物半導体基板１の上に絶縁膜２を被着す
る。絶縁膜２としてSiO2を光CVDにより200(A)被着す
る。さらに通常のホトレジスト工程によりソース電極及
びドレイン電極のためのパターンを形成し、絶縁膜２を
エッチングし、ソース電極７及びドレイン電極８の孔を
形成する。そして、オーミックコンタクト層４となるｎ
＋層をイオンインプランテーションする。この際のドー
パントはSiであり、打ち込みエネルギーが125(keV)、ド
ーズ量が3.0E+13(cm-2)である。
【００２２】図１８はチャネル層５となるｎ層をイオン
インプランテーションにより作製した構造を示してい
る。図１７の構造に通常のホトレジスト工程によりチャ
ネル層５のためのパターンを形成し、絶縁膜２をエッチ
ングし、チャネル層５の孔を形成する。そして、チャネ
ル層５となるｎ層をイオンインプランテーションする。
この際のドーパントはSiであり、打ち込みエネルギーが
80(keV)、ドーズ量が5.0E+12(cm-2)である。
インプランテーションにより作製した構造を示してい
る。図１７の構造に通常のホトレジスト工程によりチャ
ネル層５のためのパターンを形成し、絶縁膜２をエッチ
ングし、チャネル層５の孔を形成する。そして、チャネ
ル層５となるｎ層をイオンインプランテーションする。
この際のドーパントはSiであり、打ち込みエネルギーが
80(keV)、ドーズ量が5.0E+12(cm-2)である。
【００２３】図１９は短チャネル効果低減のためのバリ
ア層６となるｐ層をイオンインプランテーションにより
作製した構造を示している。この際、図１８の構造の３
-５化合物半導体基板１裏面からｐ層をイオンインプラ
ンテーションする。この様子を図３０に示す。こうする
事によりアクセプタ型の深い準位はゲート電極９側には
発生しない。ドーパントはMgであり、打ち込みエネルギ
ーが350(MeV)、ドーズ量が1.0E+12(cm-2)である。さら
に、ｎ＋層、ｎ層、ｐ層のドーパントを活性化させるた
めにラピッドサーマルアニーリングを2(min)、850
(℃)、H2雰囲気の中で行なう。
ア層６となるｐ層をイオンインプランテーションにより
作製した構造を示している。この際、図１８の構造の３
-５化合物半導体基板１裏面からｐ層をイオンインプラ
ンテーションする。この様子を図３０に示す。こうする
事によりアクセプタ型の深い準位はゲート電極９側には
発生しない。ドーパントはMgであり、打ち込みエネルギ
ーが350(MeV)、ドーズ量が1.0E+12(cm-2)である。さら
に、ｎ＋層、ｎ層、ｐ層のドーパントを活性化させるた
めにラピッドサーマルアニーリングを2(min)、850
(℃)、H2雰囲気の中で行なう。
【００２４】図２０はソース、ドレイン電極８を蒸着し
た構造を示している。図１９の構造に絶縁膜２を被着す
る。絶縁膜２としてSiO2をPECVD(Plasma-Enhanced CVD)
により2000(A)被着する。通常のホトレジスト工程によ
りソース電極７及びドレイン電極８のためのパターンを
形成し、絶縁膜２をエッチングし、ソース電極７及びド
レイン電極８の孔を形成する。さらにソース電極７、ド
レイン電極８となるAuGeを3800(A)蒸着し、リフトオフ
工程によりフォトレジスト３とフォトレジスト３上にあ
るAuGeを除去する。
た構造を示している。図１９の構造に絶縁膜２を被着す
る。絶縁膜２としてSiO2をPECVD(Plasma-Enhanced CVD)
により2000(A)被着する。通常のホトレジスト工程によ
りソース電極７及びドレイン電極８のためのパターンを
形成し、絶縁膜２をエッチングし、ソース電極７及びド
レイン電極８の孔を形成する。さらにソース電極７、ド
レイン電極８となるAuGeを3800(A)蒸着し、リフトオフ
工程によりフォトレジスト３とフォトレジスト３上にあ
るAuGeを除去する。
【００２５】図２１はゲート電極９を蒸着した構造を示
している。図２０の構造上に通常のホトレジスト工程に
よりゲート電極９のためのパターンを形成し、絶縁膜２
をエッチングし、ゲート電極９の孔を形成する。さらに
ゲート電極９となるAlを5000(A)蒸着し、リフトオフ工
程によりフォトレジスト３とフォトレジスト３上にある
Alを除去する。
している。図２０の構造上に通常のホトレジスト工程に
よりゲート電極９のためのパターンを形成し、絶縁膜２
をエッチングし、ゲート電極９の孔を形成する。さらに
ゲート電極９となるAlを5000(A)蒸着し、リフトオフ工
程によりフォトレジスト３とフォトレジスト３上にある
Alを除去する。
【００２６】図２２はソース電極７、ドレイン電極８、
ゲート電極９の絶縁性を確保するための絶縁膜２を被着
した構造を示している。絶縁膜２としてPSG(Phospho Si
licate Glass)膜を7000(A)被着した。
ゲート電極９の絶縁性を確保するための絶縁膜２を被着
した構造を示している。絶縁膜２としてPSG(Phospho Si
licate Glass)膜を7000(A)被着した。
【００２７】本発明のMESFETについての第２の実施例を
図２３〜図２９に基づいて説明する。図２３は３-５化
合物半導体基板１を示している。図２４はオーミックコ
ンタクト層４となるｎ＋層をイオンインプランテーショ
ンにより作製した構造を示している。オーミックコンタ
クト層４の作成は第１の実施例と同様である。図２５は
短チャネル効果低減のためのバリア層６となるｐ層をイ
オンインプランテーションにより作製した構造を示して
いる。図２４の構造に通常のホトレジスト工程によりチ
ャネル層５のためのパターンを形成し、絶縁膜２をエッ
チングしチャネル層５の孔を形成する。そして、バリア
層６となるｐ層をイオンインプランテーションする。ド
ーパントはMgであり、打ち込みエネルギーが350(MeV)、
ドーズ量が1.0E+12(cm-2)である。さらに、ｎ＋層、ｐ
層のドーパントを活性化させるためにアニーリングを20
(min)、1000(℃)、H2雰囲気の中で行なう。このアニー
リングを行なうことにより、バリア層６をイオンインプ
ランテーションした事によりチャネル層５内に発生した
アクセプタ型の深い準位が３-５化合物半導体基板１の
裏面側に拡散していく。
図２３〜図２９に基づいて説明する。図２３は３-５化
合物半導体基板１を示している。図２４はオーミックコ
ンタクト層４となるｎ＋層をイオンインプランテーショ
ンにより作製した構造を示している。オーミックコンタ
クト層４の作成は第１の実施例と同様である。図２５は
短チャネル効果低減のためのバリア層６となるｐ層をイ
オンインプランテーションにより作製した構造を示して
いる。図２４の構造に通常のホトレジスト工程によりチ
ャネル層５のためのパターンを形成し、絶縁膜２をエッ
チングしチャネル層５の孔を形成する。そして、バリア
層６となるｐ層をイオンインプランテーションする。ド
ーパントはMgであり、打ち込みエネルギーが350(MeV)、
ドーズ量が1.0E+12(cm-2)である。さらに、ｎ＋層、ｐ
層のドーパントを活性化させるためにアニーリングを20
(min)、1000(℃)、H2雰囲気の中で行なう。このアニー
リングを行なうことにより、バリア層６をイオンインプ
ランテーションした事によりチャネル層５内に発生した
アクセプタ型の深い準位が３-５化合物半導体基板１の
裏面側に拡散していく。
【００２８】図２６はチャネル層５となるｎ層をイオン
インプランテーションにより作製した構造を示してい
る。チャネル層５となるｎ層をイオンインプランテーシ
ョンする。この際のドーパントはSiであり、打ち込みエ
ネルギーが80(keV)、ドーズ量が5.0E+12(cm-2)である。
さらに、ｎ層のドーパントを活性化させるためにラピッ
ドサーマルアニーリングを2(min)、850(℃)、H2雰囲気
の中で行なう。
インプランテーションにより作製した構造を示してい
る。チャネル層５となるｎ層をイオンインプランテーシ
ョンする。この際のドーパントはSiであり、打ち込みエ
ネルギーが80(keV)、ドーズ量が5.0E+12(cm-2)である。
さらに、ｎ層のドーパントを活性化させるためにラピッ
ドサーマルアニーリングを2(min)、850(℃)、H2雰囲気
の中で行なう。
【００２９】図２７はソース電極７、ドレイン電極８を
蒸着した構造を、図２８はゲート電極９を蒸着した構造
を、図２９はソース電極７、ドレイン電極８、ゲート電
極９の絶縁性を確保するための絶縁膜２を被着した構造
を示している。これらの構造は第１の実施例と同様に作
成することができる。
蒸着した構造を、図２８はゲート電極９を蒸着した構造
を、図２９はソース電極７、ドレイン電極８、ゲート電
極９の絶縁性を確保するための絶縁膜２を被着した構造
を示している。これらの構造は第１の実施例と同様に作
成することができる。
【００３０】
【発明の効果】チャネル層５中のエネルギーバンドギャ
ップにアクセプタ型の深い準位が発生する。ゲート・ド
レインラグの起因となっているチャネル層５中の深い準
位は、ゲート電極９側にある。従って、チャネル層５中
の深い準位の内、ゲート電極９側にあるものをなくして
やればゲート・ドレインラグの発生を抑制することがで
きる。本発明のごとく、チャネル層を形成するドナー分
布のピーク位置が、アクセプタ型の深い準位分布のピー
ク位置よりもゲート電極側にある構造をとる事により、
ゲート・ドレインラグを低減し、高周波特性の劣化が起
こらない電界効果型化合物半導体装置を作ることができ
る。
ップにアクセプタ型の深い準位が発生する。ゲート・ド
レインラグの起因となっているチャネル層５中の深い準
位は、ゲート電極９側にある。従って、チャネル層５中
の深い準位の内、ゲート電極９側にあるものをなくして
やればゲート・ドレインラグの発生を抑制することがで
きる。本発明のごとく、チャネル層を形成するドナー分
布のピーク位置が、アクセプタ型の深い準位分布のピー
ク位置よりもゲート電極側にある構造をとる事により、
ゲート・ドレインラグを低減し、高周波特性の劣化が起
こらない電界効果型化合物半導体装置を作ることができ
る。
【図１】本発明による短チャネル効果とゲート・ドレイ
ンラグを抑制できる電界効果型化合物半導体装置の概念
図。
ンラグを抑制できる電界効果型化合物半導体装置の概念
図。
【図２】従来技術における、３-５化合物半導体基板１
の断面図。
の断面図。
【図３】従来技術における、オーミックコンタクト層４
をインプランテーションした構造の断面図。
をインプランテーションした構造の断面図。
【図４】従来技術における、チャネル層５をインプラン
テーションした構造の断面図。
テーションした構造の断面図。
【図５】従来技術における、バリア層６をインプランテ
ーションした構造の断面図。
ーションした構造の断面図。
【図６】従来技術における、ソース電極７とドレイン電
極８を蒸着した構造の断面図。
極８を蒸着した構造の断面図。
【図７】従来技術における、ゲート電極９を蒸着した構
造の断面図。
造の断面図。
【図８】従来技術における、絶縁膜２を被着した構造の
断面図。
断面図。
【図９】チャネル層５をインプランテーションした際の
ドーパントプロファイルの図。
ドーパントプロファイルの図。
【図１０】チャネル層５とバリア層６をインプランテー
ションした際のドーパントプロファイルの図。
ションした際のドーパントプロファイルの図。
【図１１】Offゲートバイアス印加時の定常状態のバン
ド構造図。
ド構造図。
【図１２】Onゲートバイアス印加時の非定常状態のバン
ド構造図。
ド構造図。
【図１３】Onゲートバイアス印加時の定常状態のバンド
構造図。
構造図。
【図１４】従来技術のFETにおける、FETの深い準位の分
布図。
布図。
【図１５】本発明のFETおける、FETの深い準位の分布
図。
図。
【図１６】第１の実施例における、３-５化合物半導体
基板１の断面図。
基板１の断面図。
【図１７】第１の実施例における、オーミックコンタク
ト層４をインプランテーションした構造の断面図。
ト層４をインプランテーションした構造の断面図。
【図１８】第１の実施例における、チャネル層５をイン
プランテーションした構造の断面図。
プランテーションした構造の断面図。
【図１９】第１の実施例における、バリア層６をインプ
ランテーションした構造の断面図。
ランテーションした構造の断面図。
【図２０】第１の実施例における、ソース電極７とドレ
イン電極８を蒸着した構造の断面図。
イン電極８を蒸着した構造の断面図。
【図２１】第１の実施例における、ゲート電極９を蒸着
した構造の断面図。
した構造の断面図。
【図２２】第１の実施例における、絶縁膜２を被着した
構造の断面図。
構造の断面図。
【図２３】第２の実施例における、３-５化合物半導体
基板１の断面図。
基板１の断面図。
【図２４】第２の実施例における、オーミックコンタク
ト層４をインプランテーションした構造の断面図。
ト層４をインプランテーションした構造の断面図。
【図２５】第２の実施例における、バリア層６をインプ
ランテーションした構造の断面図。
ランテーションした構造の断面図。
【図２６】第２の実施例における、チャネル層５をイン
プランテーションした構造の断面図。
プランテーションした構造の断面図。
【図２７】第２の実施例における、ソース電極７とドレ
イン電極８を蒸着した構造の断面図。
イン電極８を蒸着した構造の断面図。
【図２８】第２の実施例における、ゲート電極９を蒸着
した構造の断面図。
した構造の断面図。
【図２９】第２の実施例における、絶縁膜２を被着した
構造の断面図。
構造の断面図。
【図３０】第１の実施例における、製造方法の概念図。
１：３-５化合物半導体基板、２：絶縁膜、３：フォト
レジスト、４：オーミックコンタクト層、５：チャネル
層、６：バリア層、７：ソース電極、８：ドレイン電
極、９：ゲート電極、１０：アクセプタ型の深い準位。
レジスト、４：オーミックコンタクト層、５：チャネル
層、６：バリア層、７：ソース電極、８：ドレイン電
極、９：ゲート電極、１０：アクセプタ型の深い準位。
Claims (2)
- 【請求項１】ｎ型チャネル層を設けた３-５化合物半導
体または２-６化合物半導体上にソース電極、ゲート電
極、ドレイン電極を有する電界効果型化合物半導体装置
において、上記チャネル層を形成するドナー分布のピー
ク位置が、アクセプタ型の深い準位分布のピーク位置よ
りもゲート電極側にあることを特徴とする電界効果型化
合物半導体装置。 - 【請求項２】ｐ型チャネル層を設けた３-５化合物半導
体または２-６化合物半導体上にソース電極、ゲート電
極、ドレイン電極を有する電界効果型化合物半導体装置
において、上記チャネル層を形成するアクセプタ分布の
ピーク位置が、ドナー型の深い準位分布のピーク位置よ
りもゲート電極側にあることを特徴とする電界効果型化
合物半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21439497A JPH1167788A (ja) | 1997-08-08 | 1997-08-08 | 電界効果型化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21439497A JPH1167788A (ja) | 1997-08-08 | 1997-08-08 | 電界効果型化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167788A true JPH1167788A (ja) | 1999-03-09 |
Family
ID=16655072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21439497A Pending JPH1167788A (ja) | 1997-08-08 | 1997-08-08 | 電界効果型化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1167788A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2439800A (en) * | 2006-06-30 | 2008-01-09 | Avago Technologies Wireless Ip | Body contact structure for the reduction of drain lag and gate lag in MESFETs |
-
1997
- 1997-08-08 JP JP21439497A patent/JPH1167788A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2439800A (en) * | 2006-06-30 | 2008-01-09 | Avago Technologies Wireless Ip | Body contact structure for the reduction of drain lag and gate lag in MESFETs |
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