JPH118254A - 電界効果型化合物半導体装置の製造方法 - Google Patents
電界効果型化合物半導体装置の製造方法Info
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- JPH118254A JPH118254A JP15949597A JP15949597A JPH118254A JP H118254 A JPH118254 A JP H118254A JP 15949597 A JP15949597 A JP 15949597A JP 15949597 A JP15949597 A JP 15949597A JP H118254 A JPH118254 A JP H118254A
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Abstract
(57)【要約】
【課題】 電界効果型化合物半導体装置の短チャネル効
果とゲート・ドレインラグを低減する。 【解決手段】 ｎ（ｐ）型チャネル層５とｐ（ｎ）型バ
リア層６を有する３-５化合物半導体もしくは2-6化合物
半導体を、チャネル層とバリア層をイオンインプランテ
ーション法により作製し、バリア層イオンのドーズ量
が、チャネル層イオンのドーズ量の５％以下、バリア層
イオンの打ち込みエネルギーが、チャネル層イオンの打
ち込みエネルギーの４００％以下とする。
果とゲート・ドレインラグを低減する。 【解決手段】 ｎ（ｐ）型チャネル層５とｐ（ｎ）型バ
リア層６を有する３-５化合物半導体もしくは2-6化合物
半導体を、チャネル層とバリア層をイオンインプランテ
ーション法により作製し、バリア層イオンのドーズ量
が、チャネル層イオンのドーズ量の５％以下、バリア層
イオンの打ち込みエネルギーが、チャネル層イオンの打
ち込みエネルギーの４００％以下とする。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果型化合物
半導体装置及びその製造方法に関する。
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】GaAsやInPといった３-５化合物半導体を
チャネル層５に用いたＦＥＴ(Field Effect Transisto
r)は高周波素子として注目されている。一般にゲート長
を短くするとＦＥＴの線形利得が大きくなり高周波特性
が向上する事が予想されるために、ＦＥＴのゲート長は
ますます短くなっている。しかしゲート長を短くすると
同時にＦＥＴの短チャネル効果も発生する。ＦＥＴの短
チャネル効果は回路設計の障害となっている。
チャネル層５に用いたＦＥＴ(Field Effect Transisto
r)は高周波素子として注目されている。一般にゲート長
を短くするとＦＥＴの線形利得が大きくなり高周波特性
が向上する事が予想されるために、ＦＥＴのゲート長は
ますます短くなっている。しかしゲート長を短くすると
同時にＦＥＴの短チャネル効果も発生する。ＦＥＴの短
チャネル効果は回路設計の障害となっている。
【０００３】従来技術では短チャネル効果は以下の方法
によって低減されている。従来の短チャネル効果を抑制
する３-５化合物半導体ＦＥＴの製造方法及び、その構
造を図２〜図８に示す。
によって低減されている。従来の短チャネル効果を抑制
する３-５化合物半導体ＦＥＴの製造方法及び、その構
造を図２〜図８に示す。
【０００４】図２は３-５化合物半導体基板１を示して
いる。図３はオーミックコンタクト層４となるｎ＋層を
イオンインプランテーションにより作製した構造を示し
ている。このオーミックコンタクト層４は、ソース電極
７、ドレイン電極８にオーミックコンタクトをとらせる
ためのものである。絶縁膜２として、SiO2を光ＣＶＤに
より200(A)被着する。さらに通常のホトレジスト工程に
よりソース電極７及び、ドレイン電極８のためのパター
ンを形成し、SiO2をエッチングし、ソース電極７及びド
レイン電極８の孔を形成する。そして、オーミックコン
タクト層４となるｎ＋層をイオンインプランテーション
する。この際のドーパントはSiであり、打ち込みエネル
ギーが125(keV)、ドーズ量が3.0E+13(cm-2)である。
いる。図３はオーミックコンタクト層４となるｎ＋層を
イオンインプランテーションにより作製した構造を示し
ている。このオーミックコンタクト層４は、ソース電極
７、ドレイン電極８にオーミックコンタクトをとらせる
ためのものである。絶縁膜２として、SiO2を光ＣＶＤに
より200(A)被着する。さらに通常のホトレジスト工程に
よりソース電極７及び、ドレイン電極８のためのパター
ンを形成し、SiO2をエッチングし、ソース電極７及びド
レイン電極８の孔を形成する。そして、オーミックコン
タクト層４となるｎ＋層をイオンインプランテーション
する。この際のドーパントはSiであり、打ち込みエネル
ギーが125(keV)、ドーズ量が3.0E+13(cm-2)である。
【０００５】図４はチャネル層５となるｎ層をイオンイ
ンプランテーションにより作製した構造を示している。
図３の構造に通常のホトレジスト工程によりチャネル層
５のためのパターンを形成し、絶縁膜２をエッチングし
てチャネル層５の孔を形成する。そして、チャネル層５
となるｎ層をイオンインプランテーションする。この際
のドーパントはSiであり、打ち込みエネルギーが40(ke
V)、ドーズ量が1.0E+13(cm-2)である。この状態でのド
ーパントプロファイルを図９に示す。図９によりｎ型半
導体層のみをイオンインプランテーションしただけでは
ｎ型ドーパントプロファイルが深さ方向に大きく広が
り、アスペクト比が低減し、短チャネル効果が発生しや
すい構造となる。
ンプランテーションにより作製した構造を示している。
図３の構造に通常のホトレジスト工程によりチャネル層
５のためのパターンを形成し、絶縁膜２をエッチングし
てチャネル層５の孔を形成する。そして、チャネル層５
となるｎ層をイオンインプランテーションする。この際
のドーパントはSiであり、打ち込みエネルギーが40(ke
V)、ドーズ量が1.0E+13(cm-2)である。この状態でのド
ーパントプロファイルを図９に示す。図９によりｎ型半
導体層のみをイオンインプランテーションしただけでは
ｎ型ドーパントプロファイルが深さ方向に大きく広が
り、アスペクト比が低減し、短チャネル効果が発生しや
すい構造となる。
【０００６】そのため、短チャネル効果低減のためのバ
リア層６となるｐ層をイオンインプランテーションによ
り作製する。図５にその構造を示している。図４の構造
にｐ層をイオンインプランテーションする。ドーパント
はMgであり、打ち込みエネルギーが350(keV)、ドーズ量
が1.0E+12(cm-2)である。さらに、ｎ＋層、ｎ層、ｐ層
のドーパントを活性化させるためにラピッドサーマルア
ニーリングを2(min)、850(℃)、H2雰囲気の中で行な
う。ｎ型半導体層とｐ型半導体層の全ドーパントプロフ
ァイルを図１０に示す。全ドーパントプロファイルは深
さ方向に大きく広がらず、アスペクト比が増加している
事がわかる。従って短チャネル効果を抑制できる構造と
なる。
リア層６となるｐ層をイオンインプランテーションによ
り作製する。図５にその構造を示している。図４の構造
にｐ層をイオンインプランテーションする。ドーパント
はMgであり、打ち込みエネルギーが350(keV)、ドーズ量
が1.0E+12(cm-2)である。さらに、ｎ＋層、ｎ層、ｐ層
のドーパントを活性化させるためにラピッドサーマルア
ニーリングを2(min)、850(℃)、H2雰囲気の中で行な
う。ｎ型半導体層とｐ型半導体層の全ドーパントプロフ
ァイルを図１０に示す。全ドーパントプロファイルは深
さ方向に大きく広がらず、アスペクト比が増加している
事がわかる。従って短チャネル効果を抑制できる構造と
なる。
【０００７】図６はソース電極７、ドレイン電極８を蒸
着した構造を示している。図５の構造に絶縁膜２を被着
する。絶縁膜２としてSiO2をPECVD(Plasma-Enhanced CV
D)により2000(A)被着する。通常のホトレジスト工程に
よりソース電極７及び、ドレイン電極８のためのパター
ンを形成し、絶縁膜２をエッチングしソース電極７及
び、ドレイン電極８の孔を形成する。さらにソース電極
７、ドレイン電極８となるAuGeを3800(A)蒸着し、リフ
トオフ工程によりフォトレジスト３とフォトレジスト３
上にあるAuGeを除去する。
着した構造を示している。図５の構造に絶縁膜２を被着
する。絶縁膜２としてSiO2をPECVD(Plasma-Enhanced CV
D)により2000(A)被着する。通常のホトレジスト工程に
よりソース電極７及び、ドレイン電極８のためのパター
ンを形成し、絶縁膜２をエッチングしソース電極７及
び、ドレイン電極８の孔を形成する。さらにソース電極
７、ドレイン電極８となるAuGeを3800(A)蒸着し、リフ
トオフ工程によりフォトレジスト３とフォトレジスト３
上にあるAuGeを除去する。
【０００８】図７はゲート電極９を蒸着した構造を示し
ている。図６の構造上に通常のホトレジスト工程により
ゲート電極９のためのパターンを形成し、絶縁膜２をエ
ッチングし、ゲート電極９の孔を形成する。さらにゲー
ト電極９となるAlを5000(A)蒸着し、リフトオフ工程に
よりフォトレジスト３とフォトレジスト３上にあるAlを
除去する。
ている。図６の構造上に通常のホトレジスト工程により
ゲート電極９のためのパターンを形成し、絶縁膜２をエ
ッチングし、ゲート電極９の孔を形成する。さらにゲー
ト電極９となるAlを5000(A)蒸着し、リフトオフ工程に
よりフォトレジスト３とフォトレジスト３上にあるAlを
除去する。
【０００９】図８はソース電極７、ドレイン電極８、ゲ
ート電極９の絶縁性を確保するための絶縁膜２を被着し
た構造を示している。絶縁膜２としてPSG(Phospho Sili
cateGlass)膜を7000(A)被着した。
ート電極９の絶縁性を確保するための絶縁膜２を被着し
た構造を示している。絶縁膜２としてPSG(Phospho Sili
cateGlass)膜を7000(A)被着した。
【００１０】
【発明が解決しようとする課題】ｐバリア層６をイオン
インプランテーションする時、ｎチャネル層５中のエネ
ルギーバンドギャップにアクセプタ型の深い準位が発生
する。深い準位はゲート・ドレインラグを発生させる。
このゲート・ドレインラグのためにＦＥＴを高周波動作
させた際、ＦＥＴの特性が劣化する。以下、ゲート・ド
レインラグによるＦＥＴの高周波特性劣化のメカニズム
をSHR(Shokkley Hall Reed)に基づいて説明する。
インプランテーションする時、ｎチャネル層５中のエネ
ルギーバンドギャップにアクセプタ型の深い準位が発生
する。深い準位はゲート・ドレインラグを発生させる。
このゲート・ドレインラグのためにＦＥＴを高周波動作
させた際、ＦＥＴの特性が劣化する。以下、ゲート・ド
レインラグによるＦＥＴの高周波特性劣化のメカニズム
をSHR(Shokkley Hall Reed)に基づいて説明する。
【００１１】図１１はOffゲートバイアスを印加した場
合の定常状態のエネルギーバンドと空間電荷濃度の図を
示している。ゲート電極９付近においては深い準位が正
孔の擬フェルミ準位よりも上にあるので深い準位は正孔
に占有されており、この領域の深い準位は帯電していな
い。一方、半絶縁性GaAs基板側においては深い準位が正
孔の擬フェルミ準位よりも下にあるので深い準位は電子
に占有されており、この領域の深い準位は負に帯電して
いる。またこの状態の空間電荷密度の分布も同じく示し
た。「領域１」とは伝導帯に電子が存在せず、尚且つア
クセプタ型の深い準位が正孔に占有されている領域であ
り、空間電荷密度はq・ND（q：素電荷量、ND：ドナー濃
度）である。「領域２」とは伝導帯に電子は存在しない
が、アクセプタ型の深い準位は電子に占有されている領
域であり、空間電荷密度はq・(ND- NT A)（q：素電荷
量、ND：ドナー濃度、NT A：アクセプタ型の深い準位の
濃度）である。空乏層領域とは「領域１」と「領域２」
とを加えた領域である。空乏層領域はOffゲートバイア
ス印加の状態においてはチャネル全体に渡って広がって
いる。
合の定常状態のエネルギーバンドと空間電荷濃度の図を
示している。ゲート電極９付近においては深い準位が正
孔の擬フェルミ準位よりも上にあるので深い準位は正孔
に占有されており、この領域の深い準位は帯電していな
い。一方、半絶縁性GaAs基板側においては深い準位が正
孔の擬フェルミ準位よりも下にあるので深い準位は電子
に占有されており、この領域の深い準位は負に帯電して
いる。またこの状態の空間電荷密度の分布も同じく示し
た。「領域１」とは伝導帯に電子が存在せず、尚且つア
クセプタ型の深い準位が正孔に占有されている領域であ
り、空間電荷密度はq・ND（q：素電荷量、ND：ドナー濃
度）である。「領域２」とは伝導帯に電子は存在しない
が、アクセプタ型の深い準位は電子に占有されている領
域であり、空間電荷密度はq・(ND- NT A)（q：素電荷
量、ND：ドナー濃度、NT A：アクセプタ型の深い準位の
濃度）である。空乏層領域とは「領域１」と「領域２」
とを加えた領域である。空乏層領域はOffゲートバイア
ス印加の状態においてはチャネル全体に渡って広がって
いる。
【００１２】図１２はOnゲートバイアスを印加した直後
の非定常状態のエネルギーバンドと空間電荷濃度の図を
示している。Onゲートバイアスを印加されているため、
Offゲートバイアス印加時に比べてゲートのショットキ
ーバリアの高さは低くなっており、空乏層の幅も小さく
なっている。「領域１」の幅はOffゲートバイアス印加
時と同じであるが、領域２の幅はOffゲートバイアス印
加時に比べて小さくなっている。「領域２」内のアクセ
プタ型の深い準位を占有している電子は、アクセプタ型
の深い準位が正孔の擬フェルミ準位より上にあるため、
定常状態においては伝導帯または価電子帯に遷移する。
しかし、非定常状態においてはアクセプタ型の深い準位
を占有しつづける。このために「領域１」の幅はOffゲ
ートバイアス印加時と同じである。これによりOffゲー
トバイアス印加の状態に比べて「領域２」の幅が縮小し
た分、空乏層の幅が縮小する。中性領域の伝導帯内の電
子はソースからチャネルに供給された。この供給にかか
る時間は誘電緩和時間程度であり非常に短い（1E-6(se
c)以下）と考えられる。
の非定常状態のエネルギーバンドと空間電荷濃度の図を
示している。Onゲートバイアスを印加されているため、
Offゲートバイアス印加時に比べてゲートのショットキ
ーバリアの高さは低くなっており、空乏層の幅も小さく
なっている。「領域１」の幅はOffゲートバイアス印加
時と同じであるが、領域２の幅はOffゲートバイアス印
加時に比べて小さくなっている。「領域２」内のアクセ
プタ型の深い準位を占有している電子は、アクセプタ型
の深い準位が正孔の擬フェルミ準位より上にあるため、
定常状態においては伝導帯または価電子帯に遷移する。
しかし、非定常状態においてはアクセプタ型の深い準位
を占有しつづける。このために「領域１」の幅はOffゲ
ートバイアス印加時と同じである。これによりOffゲー
トバイアス印加の状態に比べて「領域２」の幅が縮小し
た分、空乏層の幅が縮小する。中性領域の伝導帯内の電
子はソースからチャネルに供給された。この供給にかか
る時間は誘電緩和時間程度であり非常に短い（1E-6(se
c)以下）と考えられる。
【００１３】Onゲートバイアスを印加の非定常状態から
十分時間を経て定常状態に達すると、非定常状態におい
て「領域２」内の正孔の擬フェルミ準位より上にあるア
クセプタ型の深い準位を占有している電子は伝導帯また
は価電子帯に遷移する。図１３はOnゲートバイアスを印
加し、十分時間がたった後の定常状態のエネルギーバン
ドと空間電荷濃度の図を示している。電子が深い準位か
ら伝導帯または価電子帯に遷移した分だけ準定常状態に
比べ「領域１」の幅は大きくなっている。一方、「領域
２」の幅は非定常状態に比べて小さくなっている。そし
て空乏層全体の幅、即ち「領域１」の幅と「領域２」の
幅の合計も、非定常状態の場合に比べて小さくなってい
る。
十分時間を経て定常状態に達すると、非定常状態におい
て「領域２」内の正孔の擬フェルミ準位より上にあるア
クセプタ型の深い準位を占有している電子は伝導帯また
は価電子帯に遷移する。図１３はOnゲートバイアスを印
加し、十分時間がたった後の定常状態のエネルギーバン
ドと空間電荷濃度の図を示している。電子が深い準位か
ら伝導帯または価電子帯に遷移した分だけ準定常状態に
比べ「領域１」の幅は大きくなっている。一方、「領域
２」の幅は非定常状態に比べて小さくなっている。そし
て空乏層全体の幅、即ち「領域１」の幅と「領域２」の
幅の合計も、非定常状態の場合に比べて小さくなってい
る。
【００１４】この亊は以下の理由による。ここでOnゲー
トバイアス印加の非定常状態の場合にも、Onゲートバイ
アス印加の定常状態の場合にもゲートに印加したバイア
スはどちらも同じである。したがって双方においてPois
son方程式の空間電荷濃度の項を２階積分した値は等し
くなければならない。非定常状態に比べて定常状態の場
合は、空間電荷濃度がq・ND（q：素電荷量、ND：ドナー
濃度）である「領域１」の幅が大きいために、空間電荷
濃度がq・(ND - NT A)（q：素電荷量、ND：ドナー濃度、
NT A：アクセプタ型の深い準位の濃度）である「領域
２」の幅が小さくなければならない。その結果、図１３
に示したように、空乏層全体の幅、「領域１」の幅と
「領域２」の幅の合計は、定常状態の方が非定常状態の
場合に比べて小さくなる。
トバイアス印加の非定常状態の場合にも、Onゲートバイ
アス印加の定常状態の場合にもゲートに印加したバイア
スはどちらも同じである。したがって双方においてPois
son方程式の空間電荷濃度の項を２階積分した値は等し
くなければならない。非定常状態に比べて定常状態の場
合は、空間電荷濃度がq・ND（q：素電荷量、ND：ドナー
濃度）である「領域１」の幅が大きいために、空間電荷
濃度がq・(ND - NT A)（q：素電荷量、ND：ドナー濃度、
NT A：アクセプタ型の深い準位の濃度）である「領域
２」の幅が小さくなければならない。その結果、図１３
に示したように、空乏層全体の幅、「領域１」の幅と
「領域２」の幅の合計は、定常状態の方が非定常状態の
場合に比べて小さくなる。
【００１５】ＦＥＴを直流動作させた場合、Onゲートバ
イアス印加の状態は図１３に示した定常状態である。一
方、ＦＥＴを高周波動作させた場合、Onゲートバイアス
印加の状態は図１２に示した非定常状態である事が実験
的に知られている。また、Offゲートバイアス印加の状
態は、直流動作させた場合にも高周波動作させた場合に
も図１１に示した定常状態である事が実験的に知られて
いる。図１２に示したOnゲートバイアス印加の非定常状
態は図１３に示した定常状態に比べて空乏層幅が大き
い。このため、非定常状態のドレイン電流は定常状態の
ドレイン電流に比べて減少する。従ってＦＥＴを高周波
動作させた際のOnゲートバイアス印加のドレイン電流
は、直流動作させた際のドレイン電流に比べて減少す
る。即ちゲート・ドレインラグにより、ＦＥＴを高周波
動作させた場合の特性劣化が発生する。同様の事は３-
５化合物半導体を用いたＦＥＴに限らず、３-５化合物
半導体と同一の結晶構造を持つ２-６化合物半導体を用
いたＦＥＴにおいても生じる。
イアス印加の状態は図１３に示した定常状態である。一
方、ＦＥＴを高周波動作させた場合、Onゲートバイアス
印加の状態は図１２に示した非定常状態である事が実験
的に知られている。また、Offゲートバイアス印加の状
態は、直流動作させた場合にも高周波動作させた場合に
も図１１に示した定常状態である事が実験的に知られて
いる。図１２に示したOnゲートバイアス印加の非定常状
態は図１３に示した定常状態に比べて空乏層幅が大き
い。このため、非定常状態のドレイン電流は定常状態の
ドレイン電流に比べて減少する。従ってＦＥＴを高周波
動作させた際のOnゲートバイアス印加のドレイン電流
は、直流動作させた際のドレイン電流に比べて減少す
る。即ちゲート・ドレインラグにより、ＦＥＴを高周波
動作させた場合の特性劣化が発生する。同様の事は３-
５化合物半導体を用いたＦＥＴに限らず、３-５化合物
半導体と同一の結晶構造を持つ２-６化合物半導体を用
いたＦＥＴにおいても生じる。
【００１６】
【課題を解決するための手段】上記のような課題を解決
するために以下の特徴を持つ電界効果型化合物半導体装
置の製造方法を用いる。本発明では、ｎ型（ｐ型）チャ
ネル層とｐ型（ｎ型）バリア層を有する３-５（２−
６）化合物半導体上にソース電極、ゲート電極、ドレイ
ン電極を設けた電界効果型化合物半導体装置の製造工程
において、チャネル層とバリア層をイオンインプランテ
ーション法により作製し、バリア層イオンのドーズ量
が、チャネル層イオンのドーズ量の５％以下となるよう
にする。あるいは、バリア層イオンの打ち込みエネルギ
ーが、チャネル層イオンの打ち込みエネルギーの４００
％以下となるようにする。
するために以下の特徴を持つ電界効果型化合物半導体装
置の製造方法を用いる。本発明では、ｎ型（ｐ型）チャ
ネル層とｐ型（ｎ型）バリア層を有する３-５（２−
６）化合物半導体上にソース電極、ゲート電極、ドレイ
ン電極を設けた電界効果型化合物半導体装置の製造工程
において、チャネル層とバリア層をイオンインプランテ
ーション法により作製し、バリア層イオンのドーズ量
が、チャネル層イオンのドーズ量の５％以下となるよう
にする。あるいは、バリア層イオンの打ち込みエネルギ
ーが、チャネル層イオンの打ち込みエネルギーの４００
％以下となるようにする。
【００１７】
【発明の実施の形態】バリア層６をイオンインプランテ
ーションする時、チャネル層５中のエネルギーバンドギ
ャップにアクセプタ型の深い準位が発生する。ここで注
意しなければならない事はゲート・ドレインラグの起因
となっているチャネル層５中の深い準位は、ゲート電極
９側にあるという事である。この事は図１２から示唆さ
れる。従ってチャネル層５中の深い準位の内、ゲート電
極９側にあるものを少なくしてやればゲート・ドレイン
ラグの発生を抑制する事ができる。
ーションする時、チャネル層５中のエネルギーバンドギ
ャップにアクセプタ型の深い準位が発生する。ここで注
意しなければならない事はゲート・ドレインラグの起因
となっているチャネル層５中の深い準位は、ゲート電極
９側にあるという事である。この事は図１２から示唆さ
れる。従ってチャネル層５中の深い準位の内、ゲート電
極９側にあるものを少なくしてやればゲート・ドレイン
ラグの発生を抑制する事ができる。
【００１８】本発明で提案した製造方法により、ゲート
電極９側の深い準位の発生を低減できゲート・ドレイン
ラグの発生を抑制する事ができる。図１４は従来の製造
方法によるＦＥＴの深い準位の分布図である。図５に示
した通り、ｐバリア層６は表面からイオンインプランテ
ーションされるため、深い準位はｎチャネル層５のゲー
ト電極９側に発生する。一方、図１５は本発明で提案し
た製造方法によってバリア層６を作製したＦＥＴの深い
準位の分布図である。ドーズ量と打ち込みエネルギーを
従来技術に比べ低減しながらバリア層６をイオンインプ
ランテーションした。ドーズ量を低減した事により深い
準位量が低減し、打つ込みエネルギーを低減した事によ
り飛程分散（深い準位の分布のピーク分散）が低減して
いる事がわかる。これにより図１５に示した通り、深い
準位はチャネル層５のゲート電極９側には発生せず基板
側に発生している事がわかる。従って、本発明により製
造したＦＥＴには、図１２と図１３に示したOnゲートバ
イアス印加の際に起こる深い準位の充放電が発生しな
い。即ち、本発明により製造したＦＥＴでは、ゲート・
ドレインラグの発生が抑制され高周波特性の劣化が防げ
る。
電極９側の深い準位の発生を低減できゲート・ドレイン
ラグの発生を抑制する事ができる。図１４は従来の製造
方法によるＦＥＴの深い準位の分布図である。図５に示
した通り、ｐバリア層６は表面からイオンインプランテ
ーションされるため、深い準位はｎチャネル層５のゲー
ト電極９側に発生する。一方、図１５は本発明で提案し
た製造方法によってバリア層６を作製したＦＥＴの深い
準位の分布図である。ドーズ量と打ち込みエネルギーを
従来技術に比べ低減しながらバリア層６をイオンインプ
ランテーションした。ドーズ量を低減した事により深い
準位量が低減し、打つ込みエネルギーを低減した事によ
り飛程分散（深い準位の分布のピーク分散）が低減して
いる事がわかる。これにより図１５に示した通り、深い
準位はチャネル層５のゲート電極９側には発生せず基板
側に発生している事がわかる。従って、本発明により製
造したＦＥＴには、図１２と図１３に示したOnゲートバ
イアス印加の際に起こる深い準位の充放電が発生しな
い。即ち、本発明により製造したＦＥＴでは、ゲート・
ドレインラグの発生が抑制され高周波特性の劣化が防げ
る。
【００１９】図１６と図１７は、本発明で提案した製造
方法により製造したＦＥＴのゲート・ドレインラグの測
定結果を示す。図１６はゲート・ドレインラグのドーズ
量依存性を示し、図１７は打ち込みエネルギー依存性を
示す。横軸がOffゲートバイアス、縦軸はOnドレイン電
流と直流ドレイン電流との比を示している。Onドレイン
電流と直流ドレイン電流との比は、ゲート・ドレインラ
グの劣化の目安とする事ができる。ゲート電極９への入
力信号は、周波数が200(Hz)でduty５０％の矩形波であ
る。Onドレイン電流は、ゲート電圧がOnした瞬間から0.
6E-3(sec)たった後、即ちゲート電圧がOffに変化する直
前のドレイン電流である。図１６よりバリア層のドーズ
量が、チャネル層のドーズ量の５％以下になる場合にゲ
ート・ドレインラグによるドレイン電流の劣化量が低減
している事がわかる。また、バリア層の打ち込みエネル
ギーが、チャネル層の打ち込みエネルギーの４００％以
下になる場合にゲート・ドレインラグによるドレイン電
流の劣化量が低減している事がわかる。
方法により製造したＦＥＴのゲート・ドレインラグの測
定結果を示す。図１６はゲート・ドレインラグのドーズ
量依存性を示し、図１７は打ち込みエネルギー依存性を
示す。横軸がOffゲートバイアス、縦軸はOnドレイン電
流と直流ドレイン電流との比を示している。Onドレイン
電流と直流ドレイン電流との比は、ゲート・ドレインラ
グの劣化の目安とする事ができる。ゲート電極９への入
力信号は、周波数が200(Hz)でduty５０％の矩形波であ
る。Onドレイン電流は、ゲート電圧がOnした瞬間から0.
6E-3(sec)たった後、即ちゲート電圧がOffに変化する直
前のドレイン電流である。図１６よりバリア層のドーズ
量が、チャネル層のドーズ量の５％以下になる場合にゲ
ート・ドレインラグによるドレイン電流の劣化量が低減
している事がわかる。また、バリア層の打ち込みエネル
ギーが、チャネル層の打ち込みエネルギーの４００％以
下になる場合にゲート・ドレインラグによるドレイン電
流の劣化量が低減している事がわかる。
【００２０】同様の技術は３-５化合物半導体と同一の
結晶構造を持つ２-６化合物半導体を用いたＦＥＴに対
しても応用できる。
結晶構造を持つ２-６化合物半導体を用いたＦＥＴに対
しても応用できる。
【００２１】（実施態様１）本発明のＭＥＳＦＥＴにつ
いての実施例を図１８〜２４に基づいて説明する。図１
８は３-５化合物半導体基板１を示している。図１９は
オーミックコンタクト層４となるｎ＋層をイオンインプ
ランテーションにより作製したした構造を示している。
このオーミックコンタクト層４は、ソース電極７、ドレ
イン電極８にオーミックコンタクトをとらせるためにあ
る。絶縁膜２としてSiO2を光CVDにより200(A)被着す
る。さらに通常のホトレジスト工程によりソース電極７
及びドレイン電極８のためのパターンを形成し、絶縁膜
２をエッチングしソース電極７及びドレイン電極８の孔
を形成する。そして、オーミックコンタクト層４となる
ｎ＋層をイオンインプランテーションする。この際のド
ーパントはSiであり、打ち込みエネルギーが125(keV)、
ドーズ量が3.0E+13(cm-2)である。
いての実施例を図１８〜２４に基づいて説明する。図１
８は３-５化合物半導体基板１を示している。図１９は
オーミックコンタクト層４となるｎ＋層をイオンインプ
ランテーションにより作製したした構造を示している。
このオーミックコンタクト層４は、ソース電極７、ドレ
イン電極８にオーミックコンタクトをとらせるためにあ
る。絶縁膜２としてSiO2を光CVDにより200(A)被着す
る。さらに通常のホトレジスト工程によりソース電極７
及びドレイン電極８のためのパターンを形成し、絶縁膜
２をエッチングしソース電極７及びドレイン電極８の孔
を形成する。そして、オーミックコンタクト層４となる
ｎ＋層をイオンインプランテーションする。この際のド
ーパントはSiであり、打ち込みエネルギーが125(keV)、
ドーズ量が3.0E+13(cm-2)である。
【００２２】図２０はチャネル層５となるｎ層をイオン
インプランテーションにより作製したした構造を示して
いる。図１９の構造に通常のホトレジスト工程によりチ
ャネル層５のためのパターンを形成し、絶縁膜２をエッ
チングし、チャネル層５の孔を形成する。そして、チャ
ネル層５となるｎ層をイオンインプランテーションす
る。この際のドーパントはSiであり、打ち込みエネルギ
ーが40(keV)、ドーズ量が1.0E+13(cm-2)である。
インプランテーションにより作製したした構造を示して
いる。図１９の構造に通常のホトレジスト工程によりチ
ャネル層５のためのパターンを形成し、絶縁膜２をエッ
チングし、チャネル層５の孔を形成する。そして、チャ
ネル層５となるｎ層をイオンインプランテーションす
る。この際のドーパントはSiであり、打ち込みエネルギ
ーが40(keV)、ドーズ量が1.0E+13(cm-2)である。
【００２３】図２１は短チャネル効果低減のためのバリ
ア層６となるｐ層をイオンインプランテーションにより
作製した構造を示している。ドーパントはMgであり、打
ち込みエネルギーが350(keV)、ドーズ量が5.0E+11(cm-
2)である。ゲート・ドレインラグを低減する目的でドー
ズ量をチャネル層５の5%以下にしている。さらに、ｎ＋
層、ｎ層、ｐ層のドーパントを活性化させるためにラピ
ッドサーマルアニーリングを2(min)、850(℃)、H2雰囲
気の中で行なう。
ア層６となるｐ層をイオンインプランテーションにより
作製した構造を示している。ドーパントはMgであり、打
ち込みエネルギーが350(keV)、ドーズ量が5.0E+11(cm-
2)である。ゲート・ドレインラグを低減する目的でドー
ズ量をチャネル層５の5%以下にしている。さらに、ｎ＋
層、ｎ層、ｐ層のドーパントを活性化させるためにラピ
ッドサーマルアニーリングを2(min)、850(℃)、H2雰囲
気の中で行なう。
【００２４】図２２はソース、ドレイン電極８を蒸着し
た構造を示している。図２１の構造に絶縁膜２を被着す
る。絶縁膜２としてSiO2をPECVD(Plasma-Enhanced CVD)
により2000(A)被着する。通常のホトレジスト工程によ
りソース電極７及びドレイン電極８のためのパターンを
形成し、絶縁膜２をエッチングしソース電極７及びドレ
イン電極８の孔を形成する。さらにソース電極７、ドレ
イン電極８となるAuGeを3800(A)蒸着し、リフトオフ工
程によりフォトレジスト３とフォトレジスト３上にある
AuGeを除去する。
た構造を示している。図２１の構造に絶縁膜２を被着す
る。絶縁膜２としてSiO2をPECVD(Plasma-Enhanced CVD)
により2000(A)被着する。通常のホトレジスト工程によ
りソース電極７及びドレイン電極８のためのパターンを
形成し、絶縁膜２をエッチングしソース電極７及びドレ
イン電極８の孔を形成する。さらにソース電極７、ドレ
イン電極８となるAuGeを3800(A)蒸着し、リフトオフ工
程によりフォトレジスト３とフォトレジスト３上にある
AuGeを除去する。
【００２５】図２３はゲート電極９を蒸着した構造を示
している。図２２の構造上に通常のホトレジスト工程に
よりゲート電極９のためのパターンを形成し、絶縁膜２
をエッチングしゲート電極９の孔を形成する。さらにゲ
ート電極９となるAlを5000(A)蒸着し、リフトオフ工程
によりフォトレジスト３とフォトレジスト３上にあるAl
を除去する。
している。図２２の構造上に通常のホトレジスト工程に
よりゲート電極９のためのパターンを形成し、絶縁膜２
をエッチングしゲート電極９の孔を形成する。さらにゲ
ート電極９となるAlを5000(A)蒸着し、リフトオフ工程
によりフォトレジスト３とフォトレジスト３上にあるAl
を除去する。
【００２６】図２４はソース電極７、ドレイン電極８、
ゲート電極９の絶縁性を確保するための絶縁膜２を被着
した構造を示している。絶縁膜２としてPSG(Phospho Si
licate Glass)膜を7000(A)被着した。
ゲート電極９の絶縁性を確保するための絶縁膜２を被着
した構造を示している。絶縁膜２としてPSG(Phospho Si
licate Glass)膜を7000(A)被着した。
【００２７】（実施態様２）図２１に製造工程の構造を
示した短チャネル効果低減のためのバリア層６となるｐ
層をイオンインプランテーションする製造工程のみが
（実施態様１）と異なり、その他の製造工程は（実施態
様１）と同じである。ドーパントはMgであり、打ち込み
エネルギーが200(keV)、ドーズ量が1.0E+12(cm-2)であ
る。ゲート・ドレインラグを低減する目的で打ち込みエ
ネルギーをチャネル層５の400%以下にしている。
示した短チャネル効果低減のためのバリア層６となるｐ
層をイオンインプランテーションする製造工程のみが
（実施態様１）と異なり、その他の製造工程は（実施態
様１）と同じである。ドーパントはMgであり、打ち込み
エネルギーが200(keV)、ドーズ量が1.0E+12(cm-2)であ
る。ゲート・ドレインラグを低減する目的で打ち込みエ
ネルギーをチャネル層５の400%以下にしている。
【００２８】
【発明の効果】バリア層６をイオンインプランテーショ
ンしたために短チャネル効果を抑制する事ができる。一
方、バリア層６をイオンインプランテーションする時、
チャネル層５中のエネルギーバンドギャップにアクセプ
タ型の深い準位が発生する。ゲート・ドレインラグの起
因となっているチャネル層５中の深い準位は、ゲート電
極９側にある。従ってチャネル層５中の深い準位の内、
ゲート電極９側にあるものを少なくしてやればゲート・
ドレインラグの発生を抑制する事ができる。本発明のご
とくバリア層６イオンのドーズ量が、チャネル層５イオ
ンのドーズ量の５％以下となるように製造する事によ
り、ゲート電極９側の深い準位の発生を低減し、ゲート
・ドレインラグの低減する事ができる。
ンしたために短チャネル効果を抑制する事ができる。一
方、バリア層６をイオンインプランテーションする時、
チャネル層５中のエネルギーバンドギャップにアクセプ
タ型の深い準位が発生する。ゲート・ドレインラグの起
因となっているチャネル層５中の深い準位は、ゲート電
極９側にある。従ってチャネル層５中の深い準位の内、
ゲート電極９側にあるものを少なくしてやればゲート・
ドレインラグの発生を抑制する事ができる。本発明のご
とくバリア層６イオンのドーズ量が、チャネル層５イオ
ンのドーズ量の５％以下となるように製造する事によ
り、ゲート電極９側の深い準位の発生を低減し、ゲート
・ドレインラグの低減する事ができる。
【００２９】従って上述のごとく電界効果型化合物半導
体装置を製造すれば、短チャンネル効果が少なく尚且
つ、ゲート・ドレインラグの少ない電界効果型化合物半
導体装置を製造する事ができる。
体装置を製造すれば、短チャンネル効果が少なく尚且
つ、ゲート・ドレインラグの少ない電界効果型化合物半
導体装置を製造する事ができる。
【図面の簡単な説明】
【図１】短チャネル効果とゲート・ドレインラグを抑制
できる電界効果型化合物半導体装置の製造方法の概念
図。
できる電界効果型化合物半導体装置の製造方法の概念
図。
【図２】従来技術の製造工程における、３-５化合物半
導体基板１の断面図。
導体基板１の断面図。
【図３】従来技術の製造工程における、オーミックコン
タクト層４をインプランテーションした構造の断面図。
タクト層４をインプランテーションした構造の断面図。
【図４】従来技術の製造工程における、チャネル層５を
インプランテーションした構造の断面図。
インプランテーションした構造の断面図。
【図５】従来技術の製造工程における、バリア層６をイ
ンプランテーションした構造の断面図。
ンプランテーションした構造の断面図。
【図６】従来技術の製造工程における、ソース電極７と
ドレイン電極８を蒸着した構造の断面図。
ドレイン電極８を蒸着した構造の断面図。
【図７】従来技術の製造工程における、ゲート電極９を
蒸着した構造の断面図。
蒸着した構造の断面図。
【図８】従来技術の製造工程における、絶縁膜２を被着
した構造の断面図。
した構造の断面図。
【図９】チャネル層５をインプランテーションした際の
ドーパントプロファイルの図。
ドーパントプロファイルの図。
【図１０】チャネル層５とバリア層６をインプランテー
ションした際のドーパントプロファイルの図。
ションした際のドーパントプロファイルの図。
【図１１】Offゲートバイアス印加時の定常状態のバン
ド構造図。
ド構造図。
【図１２】Onゲートバイアス印加時の非定常状態のバン
ド構造図。
ド構造図。
【図１３】Onゲートバイアス印加時の定常状態のバンド
構造図。
構造図。
【図１４】従来技術の製造方法における、ＦＥＴの深い
準位の分布図。
準位の分布図。
【図１５】本発明で提案した製造方法における、ＦＥＴ
の深い準位の分布図。
の深い準位の分布図。
【図１６】ゲート・ドレインラグのドーズ量依存性の測
定結果。
定結果。
【図１７】ゲート・ドレインラグの打ち込みエネルギー
依存性の測定結果。
依存性の測定結果。
【図１８】本発明の製造工程における、３-５化合物半
導体基板１の断面図。
導体基板１の断面図。
【図１９】本発明の製造工程における、オーミックコン
タクト層４をインプランテーションした構造の断面図。
タクト層４をインプランテーションした構造の断面図。
【図２０】本発明の製造工程における、チャネル層５を
インプランテーションした構造の断面図。
インプランテーションした構造の断面図。
【図２１】本発明の製造工程における、バリア層６をイ
ンプランテーションした構造の断面図。
ンプランテーションした構造の断面図。
【図２２】本発明の製造工程における、ソース電極７と
ドレイン電極８を蒸着した構造の断面図。
ドレイン電極８を蒸着した構造の断面図。
【図２３】本発明の製造工程における、ゲート電極９を
蒸着した構造の断面図。
蒸着した構造の断面図。
【図２４】本発明の製造工程における、絶縁膜２を被着
した構造の断面図。
した構造の断面図。
【符号の説明】 １：３-５化合物半導体基板、２：絶縁膜、３：フォト
レジスト、４：オーミックコンタクト層、５：チャネル
層、６：バリア層、７：ソース電極、８：ドレイン電
極、９：ゲート電極。
レジスト、４：オーミックコンタクト層、５：チャネル
層、６：バリア層、７：ソース電極、８：ドレイン電
極、９：ゲート電極。
Claims (4)
- 【請求項１】ｎ型チャネル層とｐ型バリア層を有する３
-５化合物半導体もしくは２-６化合物半導体上にソース
電極、ゲート電極、ドレイン電極を設けた電界効果型化
合物半導体装置の製造方法であって、上記チャネル層と
上記バリア層をイオンインプランテーション法により作
製し、上記バリア層イオンのドーズ量が、上記チャネル
層イオンのドーズ量の５％以下となる事を特徴とする電
界効果型化合物半導体装置の製造方法。 - 【請求項２】ｎ型チャネル層とｐ型バリア層を有する３
-５化合物半導体もしくは２-６化合物半導体上にソース
電極、ゲート電極、ドレイン電極を設けた電界効果型化
合物半導体装置の製造方法であって、上記チャネル層と
上記バリア層をイオンインプランテーション法により作
製し、上記バリア層イオンの打ち込みエネルギーが、上
記チャネル層イオンの打ち込みエネルギーの４００％以
下となる事を特徴とする電界効果型化合物半導体装置の
製造方法。 - 【請求項３】ｐ型チャネル層とｎ型バリア層を有する３
-５化合物半導体もしくは２-６化合物半導体上にソース
電極、ゲート電極、ドレイン電極を設けた電界効果型化
合物半導体装置の製造方法であって、上記チャネル層と
上記バリア層をイオンインプランテーション法により作
製し、上記バリア層イオンのドーズ量が、上記チャネル
層イオンのドーズ量の５％以下となる事を特徴とする電
界効果型化合物半導体装置の製造方法。 - 【請求項４】ｐ型チャネル層とｎ型バリア層を有する３
-５化合物半導体もしくは２-６化合物半導体上にソース
電極、ゲート電極、ドレイン電極を設けた電界効果型化
合物半導体装置の製造方法であって、上記チャネル層と
上記バリア層をイオンインプランテーション法により作
製し、上記バリア層イオンの打ち込みエネルギーが、上
記チャネル層イオンの打ち込みエネルギーの４００％以
下となる事を特徴とする電界効果型化合物半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15949597A JPH118254A (ja) | 1997-06-17 | 1997-06-17 | 電界効果型化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15949597A JPH118254A (ja) | 1997-06-17 | 1997-06-17 | 電界効果型化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118254A true JPH118254A (ja) | 1999-01-12 |
Family
ID=15695025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15949597A Pending JPH118254A (ja) | 1997-06-17 | 1997-06-17 | 電界効果型化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118254A (ja) |
-
1997
- 1997-06-17 JP JP15949597A patent/JPH118254A/ja active Pending
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