JPH1167922A - 仮想配線長見積り方法 - Google Patents
仮想配線長見積り方法Info
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- JPH1167922A JPH1167922A JP9228243A JP22824397A JPH1167922A JP H1167922 A JPH1167922 A JP H1167922A JP 9228243 A JP9228243 A JP 9228243A JP 22824397 A JP22824397 A JP 22824397A JP H1167922 A JPH1167922 A JP H1167922A
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- JP
- Japan
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- virtual
- virtual wiring
- wiring length
- pin pair
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Architecture (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ネットの仮想配線長の高精度見積りが可能な
仮想配線長見積り方法を提供することである。 【解決手段】 見積り対象のネットを選択する（ＳＴ
１）。次に、見積りの対象となるネットをピンペアに展
開する（ＳＴ２）。各ピンペアについて、そのピンペア
と所定の関係を満たすサブ回路を半導体集積回路中より
抽出する（ＳＴ３）。サブ回路より、そのピンペアの仮
想配線長見積りに必要な情報（サブ回路内のネット数お
よびサブ回路内のマクロセルの面積総和）を抽出する
（ＳＴ４）。抽出したサブ回路の情報に基づき、ピンペ
アの仮想配線長を見積る（ＳＴ５）。ピンペアの仮想配
線長に基づき、対象となるネットの仮想配線長を見積る
（ＳＴ６）。
仮想配線長見積り方法を提供することである。 【解決手段】 見積り対象のネットを選択する（ＳＴ
１）。次に、見積りの対象となるネットをピンペアに展
開する（ＳＴ２）。各ピンペアについて、そのピンペア
と所定の関係を満たすサブ回路を半導体集積回路中より
抽出する（ＳＴ３）。サブ回路より、そのピンペアの仮
想配線長見積りに必要な情報（サブ回路内のネット数お
よびサブ回路内のマクロセルの面積総和）を抽出する
（ＳＴ４）。抽出したサブ回路の情報に基づき、ピンペ
アの仮想配線長を見積る（ＳＴ５）。ピンペアの仮想配
線長に基づき、対象となるネットの仮想配線長を見積る
（ＳＴ６）。
Description
【０００１】
【発明の属する技術分野】本発明は、仮想配線長見積り
方法に関し、特に、高精度の見積りが可能な仮想配線長
見積り方法に関する。
方法に関し、特に、高精度の見積りが可能な仮想配線長
見積り方法に関する。
【０００２】
【従来の技術】半導体集積回路では、回路上の配線が不
適切であると、配線長が長くなる。このため、その配線
上を信号が通過するのに時間がかかり、回路動作が要求
仕様を満たすことができない状況が発生し得る。
適切であると、配線長が長くなる。このため、その配線
上を信号が通過するのに時間がかかり、回路動作が要求
仕様を満たすことができない状況が発生し得る。
【０００３】そのため、半導体集積回路の設計段階にお
いて、マクロセル配置およびマクロセル間の配線（以
下、「配置配線」という。）の設計が終了した時点で、
配線長に基づいて、信号の遅延時間が算出される。この
算出遅延時間より、不適切な配線に対する配置配線の修
正が行なわれる。
いて、マクロセル配置およびマクロセル間の配線（以
下、「配置配線」という。）の設計が終了した時点で、
配線長に基づいて、信号の遅延時間が算出される。この
算出遅延時間より、不適切な配線に対する配置配線の修
正が行なわれる。
【０００４】しかし、設計終了後の配置配線の修正で
は、修正の規模が大きくなり、修正にかかる時間も膨大
なものとなる。そこで、通常は、配置配線後の修正が最
小限となるように、配置配線が行なわれる前に、半導体
集積回路中の各々のネットに対する仮想配線長見積りが
行なわれる。さらに、その仮想配線長に基づき配置配線
が行なわれる。ここでネットとは、電荷を等しくするマ
クロセル間の配線を指す。
は、修正の規模が大きくなり、修正にかかる時間も膨大
なものとなる。そこで、通常は、配置配線後の修正が最
小限となるように、配置配線が行なわれる前に、半導体
集積回路中の各々のネットに対する仮想配線長見積りが
行なわれる。さらに、その仮想配線長に基づき配置配線
が行なわれる。ここでネットとは、電荷を等しくするマ
クロセル間の配線を指す。
【０００５】従来、各々のネットに対する仮想配線長
は、そのネットが含まれる配置領域のサイズとネットの
ファンアウト数とに基づいて見積られていた。
は、そのネットが含まれる配置領域のサイズとネットの
ファンアウト数とに基づいて見積られていた。
【０００６】図１９を参照して、半導体集積回路は、見
積り対象のネット９２と、ネット９２に接続されるマク
ロセル９０と、ネット９２を含む配置領域９４とを含
む。ネット９２が含まれる配置領域９４の周囲長をＬ、
ネット９２のファンアウト数をＦ、設計規則に基づき定
められる定数をＣ１およびＣ２とする。ネット９２の仮
想配線長Ｘの見積りは、一例として以下の式（１）で求
められる。
積り対象のネット９２と、ネット９２に接続されるマク
ロセル９０と、ネット９２を含む配置領域９４とを含
む。ネット９２が含まれる配置領域９４の周囲長をＬ、
ネット９２のファンアウト数をＦ、設計規則に基づき定
められる定数をＣ１およびＣ２とする。ネット９２の仮
想配線長Ｘの見積りは、一例として以下の式（１）で求
められる。
【０００７】 Ｘ＝Ｃ１×Ｌ×Ｆ＋Ｃ２ （１）
【０００８】
【発明が解決しようとする課題】しかし、従来手法で
は、見積り対象のネット９２が含まれる配置領域９４の
周囲長と、見積り対象のネット９２のファンアウト数の
みに基づいて、ネット９２の仮想配線長Ｘを算出してい
る。このため、同一配置領域９４に属する同一ファンア
ウト数のネット９２は、全て同じ仮想配線長となる。実
際の半導体集積回路上では、同一配置領域９４に属する
同一ファンアウト数のネット９２であっても、各々のネ
ット９２が接続するマクロセル９０の配置位置によって
仮想配線長に大きな差が生じる。このため、一部のネッ
ト９２についての実配線長と仮想配線長との差が大きく
なり、精度の良い配置配線を困難にする原因となってい
る。
は、見積り対象のネット９２が含まれる配置領域９４の
周囲長と、見積り対象のネット９２のファンアウト数の
みに基づいて、ネット９２の仮想配線長Ｘを算出してい
る。このため、同一配置領域９４に属する同一ファンア
ウト数のネット９２は、全て同じ仮想配線長となる。実
際の半導体集積回路上では、同一配置領域９４に属する
同一ファンアウト数のネット９２であっても、各々のネ
ット９２が接続するマクロセル９０の配置位置によって
仮想配線長に大きな差が生じる。このため、一部のネッ
ト９２についての実配線長と仮想配線長との差が大きく
なり、精度の良い配置配線を困難にする原因となってい
る。
【０００９】本発明は、このような問題点を解決するた
めになされたもので、その目的は、ネットの仮想配線長
の高精度見積りが可能な仮想配線長見積り方法を提供す
ることである。
めになされたもので、その目的は、ネットの仮想配線長
の高精度見積りが可能な仮想配線長見積り方法を提供す
ることである。
【００１０】他の目的は、高精度の信号遅延時間見積り
が可能な仮想配線長見積り方法を提供することである。
が可能な仮想配線長見積り方法を提供することである。
【００１１】さらに他の目的は、高精度のネットの消費
電力見積りが可能な仮想配線長見積り方法を提供するこ
とである。
電力見積りが可能な仮想配線長見積り方法を提供するこ
とである。
【００１２】さらに他の目的は、マクロセルを配置配線
可能な最小面積を高精度に見積ることができる仮想配線
長見積り方法を提供することである。
可能な最小面積を高精度に見積ることができる仮想配線
長見積り方法を提供することである。
【００１３】さらに他の目的は、ファンアウト数に基づ
いたネットの仮想配線長の期待値を高精度に算出するこ
とができる仮想配線長見積り方法を提供することであ
る。
いたネットの仮想配線長の期待値を高精度に算出するこ
とができる仮想配線長見積り方法を提供することであ
る。
【００１４】
【課題を解決するための手段】請求項１に記載の発明に
係る仮想配線長見積り方法は、半導体集積回路上のネッ
トをピンペアに展開するステップと、各ピンペア毎に仮
想配線長を見積るステップと、各ピンペア毎に見積られ
た仮想配線長に基づいてネットの仮想配線長を見積るス
テップとを含み、ピンペア毎に仮想配線長を見積る上記
ステップは、処理対象のピンペアと所定の関係を満たす
サブ回路を抽出するステップと、サブ回路の特性に基づ
いて、処理対象のピンペアの仮想配線長を見積るステッ
プとを含む。
係る仮想配線長見積り方法は、半導体集積回路上のネッ
トをピンペアに展開するステップと、各ピンペア毎に仮
想配線長を見積るステップと、各ピンペア毎に見積られ
た仮想配線長に基づいてネットの仮想配線長を見積るス
テップとを含み、ピンペア毎に仮想配線長を見積る上記
ステップは、処理対象のピンペアと所定の関係を満たす
サブ回路を抽出するステップと、サブ回路の特性に基づ
いて、処理対象のピンペアの仮想配線長を見積るステッ
プとを含む。
【００１５】請求項１に記載の発明によると、各ピンペ
アと所定の関係にあるサブ回路の特性に基づいて、ピン
ペアの仮想配線長を見積る。さらに、ピンペアの仮想配
線長をもとにネットの仮想配線長を見積る。よって、ピ
ンペアの仮想配線長を高精度に見積ることができ、ひい
てはネットの仮想配線長を高精度に見積ることができ
る。
アと所定の関係にあるサブ回路の特性に基づいて、ピン
ペアの仮想配線長を見積る。さらに、ピンペアの仮想配
線長をもとにネットの仮想配線長を見積る。よって、ピ
ンペアの仮想配線長を高精度に見積ることができ、ひい
てはネットの仮想配線長を高精度に見積ることができ
る。
【００１６】請求項２に記載の発明に係る仮想配線長見
積り方法は、請求項１に記載の発明の構成に加えて、サ
ブ回路を抽出する上記ステップは、処理対象のピンペア
と、処理対象のピンペアに接続されるマクロセルとをサ
ブ回路として抽出するステップと、そのサブ回路は、サ
ブ回路外のピンペアに接続される外周セルを含み、外周
セルに接続されるマクロセルを抽出するステップと、外
周セルに接続されるマクロセルを、既探索のマクロセル
と未探索のマクロセルとに分類するステップと、既探索
のマクロセルの個数と未探索のマクロセルの個数とが所
定の関係にあるか否かを判定するステップと、所定の関
係が成立すれば、探索済みのマクロセルとピンペアとを
処理対象のピンペアに対するサブ回路と定めて処理を終
了するステップと、所定の関係が成立しなければ、未探
索に分類されたマクロセルとサブ回路内の外周セルとを
接続するピンペア、および未探索に分類されたマクロセ
ルをサブ回路に追加して、上記抽出するステップに処理
を戻すステップとを含む。
積り方法は、請求項１に記載の発明の構成に加えて、サ
ブ回路を抽出する上記ステップは、処理対象のピンペア
と、処理対象のピンペアに接続されるマクロセルとをサ
ブ回路として抽出するステップと、そのサブ回路は、サ
ブ回路外のピンペアに接続される外周セルを含み、外周
セルに接続されるマクロセルを抽出するステップと、外
周セルに接続されるマクロセルを、既探索のマクロセル
と未探索のマクロセルとに分類するステップと、既探索
のマクロセルの個数と未探索のマクロセルの個数とが所
定の関係にあるか否かを判定するステップと、所定の関
係が成立すれば、探索済みのマクロセルとピンペアとを
処理対象のピンペアに対するサブ回路と定めて処理を終
了するステップと、所定の関係が成立しなければ、未探
索に分類されたマクロセルとサブ回路内の外周セルとを
接続するピンペア、および未探索に分類されたマクロセ
ルをサブ回路に追加して、上記抽出するステップに処理
を戻すステップとを含む。
【００１７】請求項２に記載の発明によると、請求項１
に記載の発明の作用に加えて、マクロセル間の接続の強
弱を考慮したサブ回路を得ることができ、サブ回路は、
ピンペアの仮想配線長を見積るのに十分な情報を含んで
いる。このため、ピンペアの仮想配線長を高精度に見積
ることができ、ひいてはネットの仮想配線長を高精度に
見積ることができる。
に記載の発明の作用に加えて、マクロセル間の接続の強
弱を考慮したサブ回路を得ることができ、サブ回路は、
ピンペアの仮想配線長を見積るのに十分な情報を含んで
いる。このため、ピンペアの仮想配線長を高精度に見積
ることができ、ひいてはネットの仮想配線長を高精度に
見積ることができる。
【００１８】請求項３に記載の発明に係る仮想配線長見
積り方法は、請求項２に記載の発明の構成に加えて、判
定する上記ステップは、既探索のマクロセルの個数が未
探索のマクロセルの個数よりも多い場合に所定の関係が
成立するとし、既探索のマクロセルの個数が未探索のマ
クロセルの個数以下の場合に所定の関係が成立しないと
する。
積り方法は、請求項２に記載の発明の構成に加えて、判
定する上記ステップは、既探索のマクロセルの個数が未
探索のマクロセルの個数よりも多い場合に所定の関係が
成立するとし、既探索のマクロセルの個数が未探索のマ
クロセルの個数以下の場合に所定の関係が成立しないと
する。
【００１９】請求項４に記載の発明に係る仮想配線長見
積り方法は、請求項１に記載の発明の構成に加えて、処
理対象のピンペアの仮想配線長を見積る上記ステップ
は、サブ回路内のネット中のピンペアの数およびサブ回
路内のマクロセルの面積の総和に基づき、サブ回路内の
マクロセルの配置配線が可能な最小面積を算出するステ
ップと、最小面積に基づき、最小面積を有する矩形の周
囲長に比例して変化する値を処理対象のピンペアの仮想
配線長とするステップとを含む。
積り方法は、請求項１に記載の発明の構成に加えて、処
理対象のピンペアの仮想配線長を見積る上記ステップ
は、サブ回路内のネット中のピンペアの数およびサブ回
路内のマクロセルの面積の総和に基づき、サブ回路内の
マクロセルの配置配線が可能な最小面積を算出するステ
ップと、最小面積に基づき、最小面積を有する矩形の周
囲長に比例して変化する値を処理対象のピンペアの仮想
配線長とするステップとを含む。
【００２０】請求項４に記載の発明によると、請求項１
に記載の発明の作用に加えて、ピンペアの仮想配線長を
ピンペアが属するサブ回路に基づき算出する。このた
め、ピンペア毎に木目細かな高精度の仮想配線長見積り
ができる。ひいてはネットの仮想配線長を高精度に見積
ることができる。
に記載の発明の作用に加えて、ピンペアの仮想配線長を
ピンペアが属するサブ回路に基づき算出する。このた
め、ピンペア毎に木目細かな高精度の仮想配線長見積り
ができる。ひいてはネットの仮想配線長を高精度に見積
ることができる。
【００２１】請求項５に記載の発明に係る仮想配線長見
積り方法は、請求項１に記載の発明の構成に加えて、ネ
ットの仮想配線長を見積る上記ステップは、ネットを構
成するピンペアのうち、実際には対応の配線が存在しな
いピンペアを取除くステップと、配線が存在しないピン
ペアを取除いた後のネットを構成するピンペアの仮想配
線長の総和を見積るステップと、ピンペアの仮想配線長
の総和より、重複計測されたピンペア同士で共有される
配線部分の仮想配線長を除去するステップとを含む。
積り方法は、請求項１に記載の発明の構成に加えて、ネ
ットの仮想配線長を見積る上記ステップは、ネットを構
成するピンペアのうち、実際には対応の配線が存在しな
いピンペアを取除くステップと、配線が存在しないピン
ペアを取除いた後のネットを構成するピンペアの仮想配
線長の総和を見積るステップと、ピンペアの仮想配線長
の総和より、重複計測されたピンペア同士で共有される
配線部分の仮想配線長を除去するステップとを含む。
【００２２】請求項５に記載の発明によると、請求項１
に記載の発明の作用に加えて、ネットの仮想配線長を計
算する際に、ネットを構成するピンペアの共有部分に関
するピンペアの仮想配線長を重複計測しないようにし
た。このため、ネットの仮想配線長を高精度に見積るこ
とができる。
に記載の発明の作用に加えて、ネットの仮想配線長を計
算する際に、ネットを構成するピンペアの共有部分に関
するピンペアの仮想配線長を重複計測しないようにし
た。このため、ネットの仮想配線長を高精度に見積るこ
とができる。
【００２３】請求項６に記載の発明に係る仮想配線長見
積り方法は、請求項１に記載の発明の構成に加えて、ピ
ンペアの仮想配線長に基づき、ピンペアの仮想配線抵抗
値を算出するステップと、ネットの仮想配線長に基づ
き、ネットの仮想配線容量値を算出するステップと、ピ
ンペアの仮想配線抵抗値およびネットの仮想配線容量値
に基づき、ネット上の信号経路を信号が通過する際の遅
延時間を算出するステップとをさらに含む。
積り方法は、請求項１に記載の発明の構成に加えて、ピ
ンペアの仮想配線長に基づき、ピンペアの仮想配線抵抗
値を算出するステップと、ネットの仮想配線長に基づ
き、ネットの仮想配線容量値を算出するステップと、ピ
ンペアの仮想配線抵抗値およびネットの仮想配線容量値
に基づき、ネット上の信号経路を信号が通過する際の遅
延時間を算出するステップとをさらに含む。
【００２４】請求項６に記載の発明は、請求項１に記載
の発明の作用に加えて、高精度のピンペアの仮想配線長
よりピンペアの仮想配線抵抗値を求め、高精度のネット
の仮想配線長よりネットの仮想配線容量値を算出する。
このため、ピンペアの仮想配線抵抗値およびネットの仮
想配線容量値はいずれも高精度である。ネット上の信号
経路を信号が通過する際の遅延時間は、高精度のピンペ
アの仮想配線抵抗値および高精度のネットの仮想配線容
量値より求められる。よって、高精度の信号遅延時間見
積りが可能となる。
の発明の作用に加えて、高精度のピンペアの仮想配線長
よりピンペアの仮想配線抵抗値を求め、高精度のネット
の仮想配線長よりネットの仮想配線容量値を算出する。
このため、ピンペアの仮想配線抵抗値およびネットの仮
想配線容量値はいずれも高精度である。ネット上の信号
経路を信号が通過する際の遅延時間は、高精度のピンペ
アの仮想配線抵抗値および高精度のネットの仮想配線容
量値より求められる。よって、高精度の信号遅延時間見
積りが可能となる。
【００２５】請求項７に記載の発明に係る仮想配線長見
積り方法は、請求項６に記載の発明の構成に加えて、遅
延時間と設計仕様に基づいて定められた制約値とを比較
し、設計仕様を満たさない信号経路を抽出するステップ
をさらに含む。
積り方法は、請求項６に記載の発明の構成に加えて、遅
延時間と設計仕様に基づいて定められた制約値とを比較
し、設計仕様を満たさない信号経路を抽出するステップ
をさらに含む。
【００２６】請求項８に記載の発明に係る仮想配線長見
積り方法は、請求項１に記載の発明の構成に加えて、ネ
ットの仮想配線長に基づき、ネットの仮想配線容量値を
算出するステップと、ネットの仮想配線容量値と所定の
ネット信号変化率とに基づき、ネットの消費電力を算出
するステップとをさらに含む。
積り方法は、請求項１に記載の発明の構成に加えて、ネ
ットの仮想配線長に基づき、ネットの仮想配線容量値を
算出するステップと、ネットの仮想配線容量値と所定の
ネット信号変化率とに基づき、ネットの消費電力を算出
するステップとをさらに含む。
【００２７】請求項８に記載の発明は、請求項１に記載
の発明の作用に加えて、高精度に見積られたネットの仮
想配線長に基づき、ネットの仮想配線容量値を高精度に
見積る。高精度のネットの仮想配線容量値よりネットの
消費電力が見積られる。よって、高精度にネットの消費
電力を見積ることができる。
の発明の作用に加えて、高精度に見積られたネットの仮
想配線長に基づき、ネットの仮想配線容量値を高精度に
見積る。高精度のネットの仮想配線容量値よりネットの
消費電力が見積られる。よって、高精度にネットの消費
電力を見積ることができる。
【００２８】請求項９に記載の発明に係る仮想配線長見
積り方法は、請求項１に記載の発明の構成に加えて、半
導体集積回路内に存在するネットの仮想配線長の総和を
求めるステップと、ネットの仮想配線長の総和と半導体
集積回路内のマクロセルが占めるアルミパターンの面積
に基づき、半導体集積回路内のマクロセルを配置配線可
能な最小面積を算出するステップとをさらに含む。
積り方法は、請求項１に記載の発明の構成に加えて、半
導体集積回路内に存在するネットの仮想配線長の総和を
求めるステップと、ネットの仮想配線長の総和と半導体
集積回路内のマクロセルが占めるアルミパターンの面積
に基づき、半導体集積回路内のマクロセルを配置配線可
能な最小面積を算出するステップとをさらに含む。
【００２９】請求項９に記載の発明は、請求項１に記載
の発明の作用に加えて、高精度に見積られたネットの仮
想配線長の総和と半導体集積回路内のマクロセルが占め
るアルミパターンの面積に基づき、半導体集積回路内の
配線が必要とするアルミ格子数を高精度に見積ることが
できる。よって、配置配線可能な最小面積を高精度に見
積ることができる。
の発明の作用に加えて、高精度に見積られたネットの仮
想配線長の総和と半導体集積回路内のマクロセルが占め
るアルミパターンの面積に基づき、半導体集積回路内の
配線が必要とするアルミ格子数を高精度に見積ることが
できる。よって、配置配線可能な最小面積を高精度に見
積ることができる。
【００３０】請求項１０に記載の発明に係る仮想配線長
見積り方法は、請求項１に記載の発明の構成に加えて、
ネットをネットのファンアウト数に応じて分類するステ
ップと、ファンアウト数毎に、所定の規則に従い、ネッ
トの仮想配線長の期待値を算出するステップとをさらに
含む。
見積り方法は、請求項１に記載の発明の構成に加えて、
ネットをネットのファンアウト数に応じて分類するステ
ップと、ファンアウト数毎に、所定の規則に従い、ネッ
トの仮想配線長の期待値を算出するステップとをさらに
含む。
【００３１】請求項１０に記載の発明は、請求項１に記
載の発明の作用に加えて、高精度で見積られたネットの
仮想配線長をファンアウト数別に分類し、ファンアウト
数毎にネットの仮想配線長の期待値を求める。よって、
ファンアウト数に基づいたネットの仮想配線長の期待値
を高精度に算出することができる。
載の発明の作用に加えて、高精度で見積られたネットの
仮想配線長をファンアウト数別に分類し、ファンアウト
数毎にネットの仮想配線長の期待値を求める。よって、
ファンアウト数に基づいたネットの仮想配線長の期待値
を高精度に算出することができる。
【００３２】
［実施の形態１］以下、図面を参照しつつ、本発明にお
ける実施の形態の１つである仮想配線長見積り装置につ
いて説明する。なお、以下の説明では、同一の部品には
同一の参照符号を付す。それらの名称および機能も同一
であるので、説明の繰返しは適宜省略する。また本明細
書において「マクロセル」と呼ぶときは、いわゆるマク
ロセルを１つ以上含む「モジュール」のことも指すもの
とする。
ける実施の形態の１つである仮想配線長見積り装置につ
いて説明する。なお、以下の説明では、同一の部品には
同一の参照符号を付す。それらの名称および機能も同一
であるので、説明の繰返しは適宜省略する。また本明細
書において「マクロセル」と呼ぶときは、いわゆるマク
ロセルを１つ以上含む「モジュール」のことも指すもの
とする。
【００３３】図１を参照して、仮想配線長見積り装置１
００は、半導体集積回路上でのマクロセルおよびネット
の接続関係を記憶するための接続情報記憶装置８と、仮
想配線長の見積り対象となるネットを選択するための見
積り対象ネット選択部６と、見積り対象ネット選択部６
で選択されたネットに対する仮想配線長を見積る処理を
実行するためのＣＰＵ（Central Processing Unit ）２
と、仮想配線長見積り処理のプログラムおよび処理の中
間結果を記憶するためのメモリ４と、仮想配線長の見積
り結果をユーザに提示するための見積り結果出力装置１
２と、仮想配線長見積り結果を記憶するための見積り結
果記憶装置１０と、仮想配線長見積り装置１００の各構
成部品を相互に接続するためのバスとを含む。
００は、半導体集積回路上でのマクロセルおよびネット
の接続関係を記憶するための接続情報記憶装置８と、仮
想配線長の見積り対象となるネットを選択するための見
積り対象ネット選択部６と、見積り対象ネット選択部６
で選択されたネットに対する仮想配線長を見積る処理を
実行するためのＣＰＵ（Central Processing Unit ）２
と、仮想配線長見積り処理のプログラムおよび処理の中
間結果を記憶するためのメモリ４と、仮想配線長の見積
り結果をユーザに提示するための見積り結果出力装置１
２と、仮想配線長見積り結果を記憶するための見積り結
果記憶装置１０と、仮想配線長見積り装置１００の各構
成部品を相互に接続するためのバスとを含む。
【００３４】図２を参照して、仮想配線長見積り装置１
００で実行される処理を説明する。ただし、各処理の詳
細については、後述する。ユーザが、見積り対象ネット
選択部６を用いて、仮想配線長見積りの対象となるマク
ロセルおよび配線が含まれるネットを選択する（ＳＴ
１）。次に、ＣＰＵ２が、見積りの対象となるネットを
ピンペアに展開する（ＳＴ２）。ピンペアとは、ネット
上のマクロセルをノードとする完全グラフを考えた場合
の各ノード間のエッジを指す。各ピンペアについて、そ
のピンペアと所定の関係を満たすサブ回路を半導体集積
回路中より抽出する（ＳＴ３）。サブ回路より、そのピ
ンペアの仮想配線長見積りに必要な情報（サブ回路内の
ネット中のピンペア数およびサブ回路内のマクロセルの
面積総和）を抽出する（ＳＴ４）。抽出したサブ回路の
情報に基づき、ピンペアの仮想配線長を見積る（ＳＴ
５）。ピンペアの仮想配線長に基づき、対象となるネッ
トの仮想配線長を見積る（ＳＴ６）。仮想配線長の見積
り結果を見積り結果出力装置１２を介して出力し、見積
り結果記憶装置１０に記憶する（ＳＴ７）。
００で実行される処理を説明する。ただし、各処理の詳
細については、後述する。ユーザが、見積り対象ネット
選択部６を用いて、仮想配線長見積りの対象となるマク
ロセルおよび配線が含まれるネットを選択する（ＳＴ
１）。次に、ＣＰＵ２が、見積りの対象となるネットを
ピンペアに展開する（ＳＴ２）。ピンペアとは、ネット
上のマクロセルをノードとする完全グラフを考えた場合
の各ノード間のエッジを指す。各ピンペアについて、そ
のピンペアと所定の関係を満たすサブ回路を半導体集積
回路中より抽出する（ＳＴ３）。サブ回路より、そのピ
ンペアの仮想配線長見積りに必要な情報（サブ回路内の
ネット中のピンペア数およびサブ回路内のマクロセルの
面積総和）を抽出する（ＳＴ４）。抽出したサブ回路の
情報に基づき、ピンペアの仮想配線長を見積る（ＳＴ
５）。ピンペアの仮想配線長に基づき、対象となるネッ
トの仮想配線長を見積る（ＳＴ６）。仮想配線長の見積
り結果を見積り結果出力装置１２を介して出力し、見積
り結果記憶装置１０に記憶する（ＳＴ７）。
【００３５】図３〜図４を参照して、見積りの対象のネ
ットをピンペアに展開する処理（ＳＴ２）について詳述
する。図４（Ａ）に示される見積り対象のネット６０に
接続される全てのピン（ピン６２、６４および６６）を
抽出する（ＳＴ９）。図４（Ｂ）を参照して、抽出した
ピンより２つのピンの組合せ（ピン６２とピン６４、ピ
ン６４とピン６６、ピン６６とピン６２）を全て求める
（ＳＴ１０）。求めた２ピンの組合せより、ピン間を接
続するピンペア６８、７０および７２を求める（ＳＴ１
１）。ピンペアは、図４（Ｃ）に示されるように、ピン
６２、６４および６６をノードとする完全グラフのエッ
ジに対応する。
ットをピンペアに展開する処理（ＳＴ２）について詳述
する。図４（Ａ）に示される見積り対象のネット６０に
接続される全てのピン（ピン６２、６４および６６）を
抽出する（ＳＴ９）。図４（Ｂ）を参照して、抽出した
ピンより２つのピンの組合せ（ピン６２とピン６４、ピ
ン６４とピン６６、ピン６６とピン６２）を全て求める
（ＳＴ１０）。求めた２ピンの組合せより、ピン間を接
続するピンペア６８、７０および７２を求める（ＳＴ１
１）。ピンペアは、図４（Ｃ）に示されるように、ピン
６２、６４および６６をノードとする完全グラフのエッ
ジに対応する。
【００３６】図５〜図６を参照して、各ピンペアについ
て、そのピンペアと所定の関係を満たすサブ回路を半導
体集積回路より抽出する処理（ＳＴ３）について詳述す
る。
て、そのピンペアと所定の関係を満たすサブ回路を半導
体集積回路より抽出する処理（ＳＴ３）について詳述す
る。
【００３７】図６（Ａ）を参照して、見積り対象のネッ
ト６０より、ピンペアを１つ選択する（たとえば、ピン
ペア６８を選択する）（ＳＴ１２）。ピンペア６８とピ
ンペア６８に接続されるマクロセル８０および８２とを
初期のサブ回路とする（ＳＴ１３）。ピンペア６８に接
続されるマクロセル８０および８２を初期の外周セル
（サブ回路とサブ回路以外の回路との境界に位置し、サ
ブ回路に含まれるセル）８０および８２とする（ＳＴ１
４）。
ト６０より、ピンペアを１つ選択する（たとえば、ピン
ペア６８を選択する）（ＳＴ１２）。ピンペア６８とピ
ンペア６８に接続されるマクロセル８０および８２とを
初期のサブ回路とする（ＳＴ１３）。ピンペア６８に接
続されるマクロセル８０および８２を初期の外周セル
（サブ回路とサブ回路以外の回路との境界に位置し、サ
ブ回路に含まれるセル）８０および８２とする（ＳＴ１
４）。
【００３８】図６（Ｂ）を参照して、外周セル８０およ
び８２のいずれかと接続するピンペア６８、６９、７
０、７１および７２と、ピンペア６８、６９、７０、７
１および７２の他端に位置するマクロセル８０、８２、
８４、８６および８８を抽出する（ＳＴ１５）。この
時、他端に位置するマクロセル８０、８２、８４、８６
および８８が、既にサブ回路に含まれているマクロセル
８０および８２または外周セル８０および８２を含んで
いても構わない。
び８２のいずれかと接続するピンペア６８、６９、７
０、７１および７２と、ピンペア６８、６９、７０、７
１および７２の他端に位置するマクロセル８０、８２、
８４、８６および８８を抽出する（ＳＴ１５）。この
時、他端に位置するマクロセル８０、８２、８４、８６
および８８が、既にサブ回路に含まれているマクロセル
８０および８２または外周セル８０および８２を含んで
いても構わない。
【００３９】抽出したマクロセル８０、８２、８４、８
６および８８を未探索のマクロセル８４、８６および８
８（サブ回路に含まれないマクロセル）と既探索のマク
ロセル８０および８２（サブ回路に含まれるマクロセ
ル）とに分類する（ＳＴ１６）。
６および８８を未探索のマクロセル８４、８６および８
８（サブ回路に含まれないマクロセル）と既探索のマク
ロセル８０および８２（サブ回路に含まれるマクロセ
ル）とに分類する（ＳＴ１６）。
【００４０】未探索のマクロセル８４、８６および８８
の数と既探索のマクロセル８０および８２の数とを比較
する（ＳＴ１７）。既探索のマクロセル８０および８２
の数が未探索のマクロセル８４、８６および８８の数よ
り多い場合には（ＳＴ１７でＹＥＳ）、既探索のマクロ
セル８０および８２をピンペア６８に対応するサブ回路
とし（ＳＴ１８）、メモリ４に記録する（ＳＴ１９）。
すなわち、サブ回路の抽出が終了する。未探索のマクロ
セル８４、８６および８８の数が既探索のマクロセル８
０および８２の数以上の場合には（ＳＴ１７でＮＯ）、
未探索のマクロセル８４、８６および８８を新規の外周
セルとしてサブ回路に加え（ＳＴ２０）、ＳＴ１５以下
の処理を繰り返す。なお、図６（Ｂ）の例では、未探索
のマクロセル８４、８６および８８の数の方が既探索の
マクロセル８０および８２の数よりも多い場合を示して
いる。
の数と既探索のマクロセル８０および８２の数とを比較
する（ＳＴ１７）。既探索のマクロセル８０および８２
の数が未探索のマクロセル８４、８６および８８の数よ
り多い場合には（ＳＴ１７でＹＥＳ）、既探索のマクロ
セル８０および８２をピンペア６８に対応するサブ回路
とし（ＳＴ１８）、メモリ４に記録する（ＳＴ１９）。
すなわち、サブ回路の抽出が終了する。未探索のマクロ
セル８４、８６および８８の数が既探索のマクロセル８
０および８２の数以上の場合には（ＳＴ１７でＮＯ）、
未探索のマクロセル８４、８６および８８を新規の外周
セルとしてサブ回路に加え（ＳＴ２０）、ＳＴ１５以下
の処理を繰り返す。なお、図６（Ｂ）の例では、未探索
のマクロセル８４、８６および８８の数の方が既探索の
マクロセル８０および８２の数よりも多い場合を示して
いる。
【００４１】次に、サブ回路の情報に基づいて、ピンペ
ア６８の仮想配線長を見積る処理（ＳＴ５）について説
明する。ピンペア６８の仮想配線長は、式（２）にて見
積られる。
ア６８の仮想配線長を見積る処理（ＳＴ５）について説
明する。ピンペア６８の仮想配線長は、式（２）にて見
積られる。
【００４２】
【数１】
【００４３】式（２）の導出過程を説明する。サブグラ
フ（サブ回路中のマクロセルをノードとし、ピンペアを
エッジとするグラフ）内のノードおよびエッジの接続を
考慮せずに、マクロセル同士の重なりが生じないように
矩形配置した場合の矩形領域の面積をＳとする。ピンペ
ア６８の配線長は、Ｓの平方根に比例する。これは、サ
ブグラフ内の各ピンペア間の接続強度が、ほぼ同等であ
るとみなせるためである。この時、任意に２つのマクロ
セルを取出したときの、マクロセル間の距離の期待値は
全て同じである。その距離の期待値は、面積Ｓの矩形領
域内で冗長な経路を伴わない２つのマクロセル間の最長
距離、すなわち矩形領域の半周囲長に比例した値（Ｓの
平方根に比例した値）となる。よって、以下の式（３）
が成り立つ。
フ（サブ回路中のマクロセルをノードとし、ピンペアを
エッジとするグラフ）内のノードおよびエッジの接続を
考慮せずに、マクロセル同士の重なりが生じないように
矩形配置した場合の矩形領域の面積をＳとする。ピンペ
ア６８の配線長は、Ｓの平方根に比例する。これは、サ
ブグラフ内の各ピンペア間の接続強度が、ほぼ同等であ
るとみなせるためである。この時、任意に２つのマクロ
セルを取出したときの、マクロセル間の距離の期待値は
全て同じである。その距離の期待値は、面積Ｓの矩形領
域内で冗長な経路を伴わない２つのマクロセル間の最長
距離、すなわち矩形領域の半周囲長に比例した値（Ｓの
平方根に比例した値）となる。よって、以下の式（３）
が成り立つ。
【００４４】Ｓは密に結合されたサブグラフ内のマクロ
セルの面積および配線の面積の総和である。この事よ
り、以下の式（４）が成り立つ。
セルの面積および配線の面積の総和である。この事よ
り、以下の式（４）が成り立つ。
【００４５】
【数２】
【００４６】配線面積の総和Netsize は、サブグラフ内
の各ネットが占有する面積の総和である。また、密に結
合されたサブグラフ内のピンペアの長さの期待値が全て
同じＬとして表わすことができる。よって、以下の式
（５）が成り立つ。ここで、Netnumは、ネット数をピン
ペア数に換算した値である。
の各ネットが占有する面積の総和である。また、密に結
合されたサブグラフ内のピンペアの長さの期待値が全て
同じＬとして表わすことができる。よって、以下の式
（５）が成り立つ。ここで、Netnumは、ネット数をピン
ペア数に換算した値である。
【００４７】式（３）を式（５）に代入し、その結果を
式（４）に代入することにより、以下の式（６）が導か
れる。
式（４）に代入することにより、以下の式（６）が導か
れる。
【００４８】式（６）をＳの平方根についての２次方程
式とみなすと、解の公式より、以下の式（７）が導かれ
る。
式とみなすと、解の公式より、以下の式（７）が導かれ
る。
【００４９】
【数３】
【００５０】式（７）を式（３）に代入することによ
り、ピンペアの仮想配線長を求める式（２）が導かれ
る。
り、ピンペアの仮想配線長を求める式（２）が導かれ
る。
【００５１】次に、図７を参照して、ピンペアの仮想配
線長を元に、ネットの仮想配線長を見積る処理（ＳＴ
６）について説明する。
線長を元に、ネットの仮想配線長を見積る処理（ＳＴ
６）について説明する。
【００５２】まず、見積り対象のネットを構成する全て
のピンペアを抽出する（ＳＴ２１）。抽出したピンペア
より実際には配線が存在しないピンペアを取除き、ピン
ペアの仮想配線長の和（ネットの仮想配線長見積り値）
Ｎ’を求める。本実施の形態では、各ピンペアの仮想配
線長見積り値を、全ピンペアの仮想配線長見積り値の平
均値で近似することにより、以下の式（８）よりネット
の仮想配線長見積り値Ｎ’を求める（ＳＴ２２）。ここ
で、変換前仮想配線長とは、ＳＴ２１にて抽出した全て
のピンペアの仮想配線長の和を示し、ｎはネットのノー
ド数を示すものとする。式（８）中の分数式の分母は、
完全グラフのエッジすなわちピンペアの数を指し、分子
（＝ｎ−１）は、ネットのファンアウト数、すなわち実
際に配線が存在するピンペアの数を指す。
のピンペアを抽出する（ＳＴ２１）。抽出したピンペア
より実際には配線が存在しないピンペアを取除き、ピン
ペアの仮想配線長の和（ネットの仮想配線長見積り値）
Ｎ’を求める。本実施の形態では、各ピンペアの仮想配
線長見積り値を、全ピンペアの仮想配線長見積り値の平
均値で近似することにより、以下の式（８）よりネット
の仮想配線長見積り値Ｎ’を求める（ＳＴ２２）。ここ
で、変換前仮想配線長とは、ＳＴ２１にて抽出した全て
のピンペアの仮想配線長の和を示し、ｎはネットのノー
ド数を示すものとする。式（８）中の分数式の分母は、
完全グラフのエッジすなわちピンペアの数を指し、分子
（＝ｎ−１）は、ネットのファンアウト数、すなわち実
際に配線が存在するピンペアの数を指す。
【００５３】
【数４】
【００５４】ネットの仮想配線長見積り値Ｎ’は、各ピ
ンペア毎の仮想配線長の総和に基づいて算出される。こ
のため、２つ以上のピンペアによって共有される配線部
分がある場合、その共有配線部分の仮想配線長は、重複
してネットの仮想配線長見積り値Ｎ’に加算されてい
る。この重複部分を除くため、以下の式（９）により
Ｎ’を変換することにより、ネットの仮想配線長見積り
値Ｎを求める（ＳＴ２３）。
ンペア毎の仮想配線長の総和に基づいて算出される。こ
のため、２つ以上のピンペアによって共有される配線部
分がある場合、その共有配線部分の仮想配線長は、重複
してネットの仮想配線長見積り値Ｎ’に加算されてい
る。この重複部分を除くため、以下の式（９）により
Ｎ’を変換することにより、ネットの仮想配線長見積り
値Ｎを求める（ＳＴ２３）。
【００５５】式（９）の導出過程を説明する。図８
（Ａ）に示すように、ネットの仮想配線長見積り値Ｎ’
は、グラフ上でのピンペアの仮想配線長の総和として求
められている。このため、各ピンペアの仮想配線長Ｌ１
は、式（９）のように表わされる。しかし、実際の配線
においては、図８（Ｂ）に示すように、ピンペアの配線
には、各ピンペアで共有される配線部分がある。ここ
で、ネットの仮想配線長見積り値Ｎの共有配線部分とそ
れ以外の部分との比をγ：１−γとすると、各ピンペア
の仮想配線長Ｌ２は、式（１０）のように表わされる。
Ｌ１の値とＬ２の値とは同じである。このため、式（１
０）の右辺と式（１１）の右辺とが等しいものとする
と、式（１２）が求められる。式（１２）をＮについて
解くと、式（９）が導かれる。
（Ａ）に示すように、ネットの仮想配線長見積り値Ｎ’
は、グラフ上でのピンペアの仮想配線長の総和として求
められている。このため、各ピンペアの仮想配線長Ｌ１
は、式（９）のように表わされる。しかし、実際の配線
においては、図８（Ｂ）に示すように、ピンペアの配線
には、各ピンペアで共有される配線部分がある。ここ
で、ネットの仮想配線長見積り値Ｎの共有配線部分とそ
れ以外の部分との比をγ：１−γとすると、各ピンペア
の仮想配線長Ｌ２は、式（１０）のように表わされる。
Ｌ１の値とＬ２の値とは同じである。このため、式（１
０）の右辺と式（１１）の右辺とが等しいものとする
と、式（１２）が求められる。式（１２）をＮについて
解くと、式（９）が導かれる。
【００５６】
【数５】
【００５７】以上のような仮想配線長見積り装置１００
により、ピンペア毎に求められたサブ回路を用い、高精
度のピンペアの仮想配線長が求められる。また、そのピ
ンペアの仮想配線長より、ピンペアの仮想配線長を重複
計測しないようにネットの仮想配線長が求められる。よ
って、ネットの仮想配線長を高精度に見積ることができ
る。
により、ピンペア毎に求められたサブ回路を用い、高精
度のピンペアの仮想配線長が求められる。また、そのピ
ンペアの仮想配線長より、ピンペアの仮想配線長を重複
計測しないようにネットの仮想配線長が求められる。よ
って、ネットの仮想配線長を高精度に見積ることができ
る。
【００５８】我々の検討によれば、従来手法を用いてネ
ットの仮想配線長を見積った場合に比べ、精度良くネッ
トの仮想配線長を見積ることができた。
ットの仮想配線長を見積った場合に比べ、精度良くネッ
トの仮想配線長を見積ることができた。
【００５９】［実施の形態２］次に、本発明における実
施の形態の１つであるタイミング検証装置について説明
する。
施の形態の１つであるタイミング検証装置について説明
する。
【００６０】図９を参照して、タイミング検証装置２０
０は、半導体集積回路上でのマクロセルおよびネットの
接続関係を記憶するための接続情報記憶装置８と、タイ
ミング検証の対象となるネットを選択するための見積り
対象ネット選択部６と、見積り対象ネット選択部６で選
択されたネットに対するタイミング検証を行なうための
ＣＰＵ２と、タイミング検証処理のプログラムおよび処
理の中間結果を記憶するためのメモリ４と、タイミング
検証結果をユーザに提示するためのタイミング検証結果
出力装置２０と、タイミング検証結果を記憶するための
タイミング検証結果記憶装置２２と、タイミング検証装
置２００の各構成部品を相互に接続するためのバスとを
含む。
０は、半導体集積回路上でのマクロセルおよびネットの
接続関係を記憶するための接続情報記憶装置８と、タイ
ミング検証の対象となるネットを選択するための見積り
対象ネット選択部６と、見積り対象ネット選択部６で選
択されたネットに対するタイミング検証を行なうための
ＣＰＵ２と、タイミング検証処理のプログラムおよび処
理の中間結果を記憶するためのメモリ４と、タイミング
検証結果をユーザに提示するためのタイミング検証結果
出力装置２０と、タイミング検証結果を記憶するための
タイミング検証結果記憶装置２２と、タイミング検証装
置２００の各構成部品を相互に接続するためのバスとを
含む。
【００６１】図１０を参照して、タイミング検証装置２
００で実行される処理を説明する。ユーザがタイミング
検証の対象となる信号経路を選択する。その後、見積り
対象ネット選択部６が、ユーザが選択した信号経路が属
するネットを抽出する（ＳＴ２５）。ＳＴ２５で抽出さ
れたネットをピンペアに展開し、ピンペア毎に仮想配線
長を求める（ＳＴ２６）。この処理は、実施の形態１で
説明したＳＴ２〜ＳＴ５の処理と同様であるため、説明
は繰返さない。
００で実行される処理を説明する。ユーザがタイミング
検証の対象となる信号経路を選択する。その後、見積り
対象ネット選択部６が、ユーザが選択した信号経路が属
するネットを抽出する（ＳＴ２５）。ＳＴ２５で抽出さ
れたネットをピンペアに展開し、ピンペア毎に仮想配線
長を求める（ＳＴ２６）。この処理は、実施の形態１で
説明したＳＴ２〜ＳＴ５の処理と同様であるため、説明
は繰返さない。
【００６２】各ピンペア毎に仮想配線抵抗値を算出する
（ＳＴ２７）。ピンペアの仮想配線抵抗値は、ピンペア
の仮想配線長と設計規則により定まる単位配線長あたり
の配線抵抗値とを掛合せることにより求められる。
（ＳＴ２７）。ピンペアの仮想配線抵抗値は、ピンペア
の仮想配線長と設計規則により定まる単位配線長あたり
の配線抵抗値とを掛合せることにより求められる。
【００６３】各ピンペアが属するネットの仮想配線長を
見積る（ＳＴ２８）。この処理は、実施の形態１で説明
したＳＴ６の処理と同様であるため、説明は繰返さな
い。
見積る（ＳＴ２８）。この処理は、実施の形態１で説明
したＳＴ６の処理と同様であるため、説明は繰返さな
い。
【００６４】各ピンペアが属するネットの仮想配線容量
値を見積る（ＳＴ２９）。ネットの仮想配線容量値は、
ネットの仮想配線長と設計規則により定まる単位配線長
あたりの配線容量値とを掛合せることにより求められ
る。
値を見積る（ＳＴ２９）。ネットの仮想配線容量値は、
ネットの仮想配線長と設計規則により定まる単位配線長
あたりの配線容量値とを掛合せることにより求められ
る。
【００６５】ピンペアの仮想配線抵抗値とネットの仮想
配線容量値とに基づき、信号経路のＲＣ時定数を集約す
る。さらに、設計規則に応じて事前に与えられる遅延計
算式を使用して信号が信号経路を通過する際の遅延時間
を計算する（ＳＴ３０）。
配線容量値とに基づき、信号経路のＲＣ時定数を集約す
る。さらに、設計規則に応じて事前に与えられる遅延計
算式を使用して信号が信号経路を通過する際の遅延時間
を計算する（ＳＴ３０）。
【００６６】求められた遅延時間と設計仕様により定め
られたタイミングの制約値とを検証比較し、設計仕様を
満たさない信号経路を抽出する。タイミング検証の結果
をタイミング検証結果出力装置２０を介して出力し、タ
イミング検証結果記憶装置２２に記憶する（ＳＴ３
１）。
られたタイミングの制約値とを検証比較し、設計仕様を
満たさない信号経路を抽出する。タイミング検証の結果
をタイミング検証結果出力装置２０を介して出力し、タ
イミング検証結果記憶装置２２に記憶する（ＳＴ３
１）。
【００６７】以上のようなタイミング検証装置２００に
より、高精度のピンペアの仮想配線長よりピンペアの仮
想配線抵抗値の高精度見積りが行なわれる。また、高精
度のネットの仮想配線長よりネットの仮想配線容量値の
高精度見積りが行なわれる。これら、ピンペアの仮想配
線抵抗値およびネットの仮想配線容量値より高精度の信
号遅延時間見積りが可能となり、高精度のタイミング検
証が可能となる。
より、高精度のピンペアの仮想配線長よりピンペアの仮
想配線抵抗値の高精度見積りが行なわれる。また、高精
度のネットの仮想配線長よりネットの仮想配線容量値の
高精度見積りが行なわれる。これら、ピンペアの仮想配
線抵抗値およびネットの仮想配線容量値より高精度の信
号遅延時間見積りが可能となり、高精度のタイミング検
証が可能となる。
【００６８】［実施の形態３］次に、本発明における実
施の形態の１つである消費電力見積り装置について説明
する。
施の形態の１つである消費電力見積り装置について説明
する。
【００６９】図１１を参照して、消費電力見積り装置３
００は、半導体集積回路上でのマクロセルおよびネット
の接続関係を記憶するための接続情報記憶装置８と、ネ
ットの信号変化率を記憶するための信号変化率記憶装置
３０と、消費電力の見積り対象となるネットを選択する
ための見積り対象ネット選択部６と、見積り対象ネット
選択部６で選択されたネットに対する消費電力の見積り
を行なうためのＣＰＵ２と、消費電力見積りのプログラ
ムおよび処理の中間結果を記憶するためのメモリ４と、
消費電力見積り結果をユーザに提示するための消費電力
見積り結果出力装置３２と、消費電力見積り結果を記憶
するための消費電力見積り結果記憶装置３４と、消費電
力見積り装置３００の各構成部品を相互に接続するため
のバスとを含む。
００は、半導体集積回路上でのマクロセルおよびネット
の接続関係を記憶するための接続情報記憶装置８と、ネ
ットの信号変化率を記憶するための信号変化率記憶装置
３０と、消費電力の見積り対象となるネットを選択する
ための見積り対象ネット選択部６と、見積り対象ネット
選択部６で選択されたネットに対する消費電力の見積り
を行なうためのＣＰＵ２と、消費電力見積りのプログラ
ムおよび処理の中間結果を記憶するためのメモリ４と、
消費電力見積り結果をユーザに提示するための消費電力
見積り結果出力装置３２と、消費電力見積り結果を記憶
するための消費電力見積り結果記憶装置３４と、消費電
力見積り装置３００の各構成部品を相互に接続するため
のバスとを含む。
【００７０】図１２を参照して、消費電力見積り装置３
００で実行される処理を説明する。ユーザが消費電力見
積りの対象となる信号経路を選択する。その後、見積り
対象ネット選択部６が、ユーザが選択した信号経路が属
するネットを抽出する（ＳＴ３２）。ＳＴ３２で抽出さ
れたネットをピンペアに展開し、ピンペア毎に仮想配線
長を求める（ＳＴ３３）。この処理は、実施の形態１で
説明したＳＴ２〜ＳＴ５の処理と同様であるため、説明
は繰返さない。
００で実行される処理を説明する。ユーザが消費電力見
積りの対象となる信号経路を選択する。その後、見積り
対象ネット選択部６が、ユーザが選択した信号経路が属
するネットを抽出する（ＳＴ３２）。ＳＴ３２で抽出さ
れたネットをピンペアに展開し、ピンペア毎に仮想配線
長を求める（ＳＴ３３）。この処理は、実施の形態１で
説明したＳＴ２〜ＳＴ５の処理と同様であるため、説明
は繰返さない。
【００７１】ピンペアの仮想配線長を元に、ピンペアが
属するネットの仮想配線長を求める（ＳＴ３４）。この
処理は、実施の形態１で説明したＳＴ６の処理と同様で
あるため、説明は繰返さない。
属するネットの仮想配線長を求める（ＳＴ３４）。この
処理は、実施の形態１で説明したＳＴ６の処理と同様で
あるため、説明は繰返さない。
【００７２】各ネットの仮想配線容量値を見積る（ＳＴ
３５）。ネットの仮想配線容量値は、ネットの仮想配線
長と論理シミュレーション等の結果により得られるネッ
トの信号変化率とを掛合せ、さらに設計規則により定め
られる係数を掛合せることにより求められる。
３５）。ネットの仮想配線容量値は、ネットの仮想配線
長と論理シミュレーション等の結果により得られるネッ
トの信号変化率とを掛合せ、さらに設計規則により定め
られる係数を掛合せることにより求められる。
【００７３】各ネットの消費電力を見積る（ＳＴ３
６）。ネットの消費電力は、一例として、ネットの仮想
配線容量値とネットの信号変化率とを掛合せ、さらに設
計規則により定められる係数を掛合せることにより求め
られる。
６）。ネットの消費電力は、一例として、ネットの仮想
配線容量値とネットの信号変化率とを掛合せ、さらに設
計規則により定められる係数を掛合せることにより求め
られる。
【００７４】見積られたネットの消費電力を消費電力見
積り結果出力装置３２を介して出力し、消費電力の多い
ネットを抽出した後、結果を消費電力見積り結果記憶装
置３４に記憶する（ＳＴ３７）。
積り結果出力装置３２を介して出力し、消費電力の多い
ネットを抽出した後、結果を消費電力見積り結果記憶装
置３４に記憶する（ＳＴ３７）。
【００７５】以上のような消費電力見積り装置３００に
より、高精度のネットの仮想配線長よりネットの仮想配
線容量値が高精度に見積られる。よって、高精度のネッ
トの仮想配線容量値とネットの信号変化率とより、高精
度にネットの消費電力を見積ることができる。
より、高精度のネットの仮想配線長よりネットの仮想配
線容量値が高精度に見積られる。よって、高精度のネッ
トの仮想配線容量値とネットの信号変化率とより、高精
度にネットの消費電力を見積ることができる。
【００７６】［実施の形態４］次に、本発明における実
施の形態の１つである配置配線可能最小面積見積り装置
について説明する。
施の形態の１つである配置配線可能最小面積見積り装置
について説明する。
【００７７】図１３を参照して、配置配線可能最小面積
見積り装置４００は、半導体集積回路上でのマクロセル
およびネットの接続関係を記憶するための接続情報記憶
装置８と、配置配線可能最小面積見積り対象となる半導
体集積回路を選択するための対象回路選択部４０と、半
導体集積回路中のマクロセルが占めるアルミパターンの
面積を記憶するためのマクロセルアルミパターン面積記
憶装置４２と、半導体集積回路の総仮想配線長およびマ
クロセルのアルミパターン面積に基づき、マクロセルの
配置配線に必要な領域の最小面積を見積るためのＣＰＵ
２と、最小面積見積りのプログラムおよび処理の中間結
果を記憶するためのメモリ４と、配置配線可能最小面積
見積り結果をユーザに提示するための配置配線可能最小
面積見積り結果出力装置４６と、配置配線可能最小面積
見積り結果を記憶するための見積り結果記憶装置４４
と、配置配線可能最小面積見積り装置４００の各構成部
品を相互に接続するためのバスとを含む。
見積り装置４００は、半導体集積回路上でのマクロセル
およびネットの接続関係を記憶するための接続情報記憶
装置８と、配置配線可能最小面積見積り対象となる半導
体集積回路を選択するための対象回路選択部４０と、半
導体集積回路中のマクロセルが占めるアルミパターンの
面積を記憶するためのマクロセルアルミパターン面積記
憶装置４２と、半導体集積回路の総仮想配線長およびマ
クロセルのアルミパターン面積に基づき、マクロセルの
配置配線に必要な領域の最小面積を見積るためのＣＰＵ
２と、最小面積見積りのプログラムおよび処理の中間結
果を記憶するためのメモリ４と、配置配線可能最小面積
見積り結果をユーザに提示するための配置配線可能最小
面積見積り結果出力装置４６と、配置配線可能最小面積
見積り結果を記憶するための見積り結果記憶装置４４
と、配置配線可能最小面積見積り装置４００の各構成部
品を相互に接続するためのバスとを含む。
【００７８】図１４を参照して、配置配線可能最小面積
見積り装置４００で実行される処理を説明する。ユーザ
が配置配線可能最小面積見積りの対象となる半導体集積
回路を選択する（ＳＴ３８）。ＳＴ３８で選択された半
導体集積回路上のネットをピンペアに展開し、ピンペア
毎に仮想配線長を求める（ＳＴ３９）。この処理は、実
施の形態１で説明したＳＴ２〜ＳＴ５の処理と同様であ
るため、説明は繰返さない。
見積り装置４００で実行される処理を説明する。ユーザ
が配置配線可能最小面積見積りの対象となる半導体集積
回路を選択する（ＳＴ３８）。ＳＴ３８で選択された半
導体集積回路上のネットをピンペアに展開し、ピンペア
毎に仮想配線長を求める（ＳＴ３９）。この処理は、実
施の形態１で説明したＳＴ２〜ＳＴ５の処理と同様であ
るため、説明は繰返さない。
【００７９】ピンペアの仮想配線長に基づき、ピンペア
が属するネットの仮想配線長を求める（ＳＴ４０）。こ
の処理は、実施の形態１で説明したＳＴ６の処理と同様
であるため、説明は繰返さない。
が属するネットの仮想配線長を求める（ＳＴ４０）。こ
の処理は、実施の形態１で説明したＳＴ６の処理と同様
であるため、説明は繰返さない。
【００８０】半導体集積回路内の総仮想配線長を見積る
（ＳＴ４１）。半導体集積回路内の総仮想配線長とは、
半導体集積回路内に存在するネットの仮想配線長の合計
である。
（ＳＴ４１）。半導体集積回路内の総仮想配線長とは、
半導体集積回路内に存在するネットの仮想配線長の合計
である。
【００８１】半導体集積回路内の総仮想配線長と半導体
集積回路内のマクロセルが占めるアルミパターンの面積
とに基づいて、以下の式（１３）よりマクロセルを配置
配線可能な最小面積を求める（ＳＴ４２）。式（１３）
は、最小面積でマクロセルの配置配線を実行した場合、
半導体集積回路が使用するアルミパターン格子の値が設
計規則に依存した一定の値をとるという法則に基づき導
出される。具体的には、以下のアルミ配線格子使用率を
求める式（１４）に、アルミ格子使用率＝η（一定値）
を代入し、配置配線面積について解くことにより求めら
れる。
集積回路内のマクロセルが占めるアルミパターンの面積
とに基づいて、以下の式（１３）よりマクロセルを配置
配線可能な最小面積を求める（ＳＴ４２）。式（１３）
は、最小面積でマクロセルの配置配線を実行した場合、
半導体集積回路が使用するアルミパターン格子の値が設
計規則に依存した一定の値をとるという法則に基づき導
出される。具体的には、以下のアルミ配線格子使用率を
求める式（１４）に、アルミ格子使用率＝η（一定値）
を代入し、配置配線面積について解くことにより求めら
れる。
【００８２】
【数６】
【００８３】なお、係数ε、ζ、δおよびηは、全て設
計規則に基づいて定められる値である。最小面積は、配
置配線可能最小面積見積り結果出力装置４６を介して出
力され、見積り結果記憶装置４４に記憶される。
計規則に基づいて定められる値である。最小面積は、配
置配線可能最小面積見積り結果出力装置４６を介して出
力され、見積り結果記憶装置４４に記憶される。
【００８４】以上のような配置配線可能最小面積見積り
装置４００により、半導体集積回路内に存在するネット
の仮想配線長の総和が高精度で見積られる。この総和お
よび半導体集積回路内のマクロセルが占めるアルミパタ
ーンの面積より、マクロセルを配置配線可能な最小面積
を精度良く見積ることができる。
装置４００により、半導体集積回路内に存在するネット
の仮想配線長の総和が高精度で見積られる。この総和お
よび半導体集積回路内のマクロセルが占めるアルミパタ
ーンの面積より、マクロセルを配置配線可能な最小面積
を精度良く見積ることができる。
【００８５】［実施の形態５］図１５を参照して、本実
施の形態の仮想配線長テーブル作成装置５００は、半導
体集積回路上でのマクロセルおよびネットの接続関係を
記憶するための接続情報記憶装置８と、仮想配線長テー
ブルの作成対象となる半導体集積回路を選択するための
対象回路選択部４０と、ネットのファンアウト数をイン
デックスとして、ネットの仮想配線長を求めるための仮
想配線長テーブルを求めるためのＣＰＵ２と、仮想配線
長テーブルを求める処理のプログラムおよび処理の中間
結果を記憶するためのメモリ４と、仮想配線長テーブル
をユーザに提示するための仮想配線長テーブル出力装置
５４と、仮想配線長テーブルを記憶するための仮想配線
長テーブル記憶装置５２と、仮想配線長テーブル作成装
置５００の各構成部品を相互に接続するためのバスとを
含む。
施の形態の仮想配線長テーブル作成装置５００は、半導
体集積回路上でのマクロセルおよびネットの接続関係を
記憶するための接続情報記憶装置８と、仮想配線長テー
ブルの作成対象となる半導体集積回路を選択するための
対象回路選択部４０と、ネットのファンアウト数をイン
デックスとして、ネットの仮想配線長を求めるための仮
想配線長テーブルを求めるためのＣＰＵ２と、仮想配線
長テーブルを求める処理のプログラムおよび処理の中間
結果を記憶するためのメモリ４と、仮想配線長テーブル
をユーザに提示するための仮想配線長テーブル出力装置
５４と、仮想配線長テーブルを記憶するための仮想配線
長テーブル記憶装置５２と、仮想配線長テーブル作成装
置５００の各構成部品を相互に接続するためのバスとを
含む。
【００８６】仮想配線長テーブル作成装置５００では、
ＨＤＬ（ハードウェア記述言語）を用いてネットリスト
を作成する際に用いられる仮想配線長テーブルを作成す
る。
ＨＤＬ（ハードウェア記述言語）を用いてネットリスト
を作成する際に用いられる仮想配線長テーブルを作成す
る。
【００８７】図１６〜１７を参照して、仮想配線長テー
ブル作成装置５００で実行される処理を説明する。ユー
ザが仮想配線長テーブル作成の際のデータとして用いる
半導体集積回路を選択する（ＳＴ４３）。ＳＴ４３で選
択された半導体集積回路上のネットをピンペアに展開
し、ピンペア毎に仮想配線長を求める（ＳＴ４４）。こ
の処理は、実施の形態１で説明したＳＴ２〜ＳＴ５の処
理と同様であるため、説明は繰返さない。
ブル作成装置５００で実行される処理を説明する。ユー
ザが仮想配線長テーブル作成の際のデータとして用いる
半導体集積回路を選択する（ＳＴ４３）。ＳＴ４３で選
択された半導体集積回路上のネットをピンペアに展開
し、ピンペア毎に仮想配線長を求める（ＳＴ４４）。こ
の処理は、実施の形態１で説明したＳＴ２〜ＳＴ５の処
理と同様であるため、説明は繰返さない。
【００８８】ピンペアの仮想配線長に基づき、ピンペア
が属するネットの仮想配線長を求める（ＳＴ４５）。こ
の処理は、実施の形態１で説明したＳＴ６の処理と同様
であるため、説明は繰返さない。
が属するネットの仮想配線長を求める（ＳＴ４５）。こ
の処理は、実施の形態１で説明したＳＴ６の処理と同様
であるため、説明は繰返さない。
【００８９】ネットをネットのファンアウト数毎に分類
し、各ファンアウト数毎に、ネットの仮想配線長に対す
るヒストグラムを作成する（ＳＴ４６、図１７
（Ａ））。
し、各ファンアウト数毎に、ネットの仮想配線長に対す
るヒストグラムを作成する（ＳＴ４６、図１７
（Ａ））。
【００９０】ネットの仮想配線長に対するヒストグラム
に基づき、ファンアウト数毎の仮想配線長の期待値を算
出する。具体的には、ある値よりも小さい長さの仮想配
線長を有するネットの数が全ネット数に対して一定割合
を占めるときの値を、そのネット数のネットの仮想配線
長の期待値とする（ＳＴ４７、図１７（Ｂ））。
に基づき、ファンアウト数毎の仮想配線長の期待値を算
出する。具体的には、ある値よりも小さい長さの仮想配
線長を有するネットの数が全ネット数に対して一定割合
を占めるときの値を、そのネット数のネットの仮想配線
長の期待値とする（ＳＴ４７、図１７（Ｂ））。
【００９１】横軸をファンアウト数、縦軸をネットの仮
想配線長の期待値とする２次元平面上のグラフを作成す
る（図１８（Ａ））。ファンアウト数の増加に対して、
ネットの仮想配線長の期待値が単調増加するようにグラ
フを作成し直す。具体的には、あるファンアウト数の期
待値とあるファンアウト数から１減じた他のファンアウ
ト数の期待値とを比較し、あるファンアウト数の期待値
が他のファンアウト数の期待値よりも小さい場合には、
あるファンアウト数の期待値を他のファンアウト数の期
待値で置換える（図１８（Ｂ））。
想配線長の期待値とする２次元平面上のグラフを作成す
る（図１８（Ａ））。ファンアウト数の増加に対して、
ネットの仮想配線長の期待値が単調増加するようにグラ
フを作成し直す。具体的には、あるファンアウト数の期
待値とあるファンアウト数から１減じた他のファンアウ
ト数の期待値とを比較し、あるファンアウト数の期待値
が他のファンアウト数の期待値よりも小さい場合には、
あるファンアウト数の期待値を他のファンアウト数の期
待値で置換える（図１８（Ｂ））。
【００９２】新たなグラフに基づいて、仮想配線長テー
ブルを作成し、仮想配線長テーブルを、仮想配線長テー
ブル出力装置５４を介して出力し、仮想配線長テーブル
記憶装置５２に記憶する（ＳＴ４８）。
ブルを作成し、仮想配線長テーブルを、仮想配線長テー
ブル出力装置５４を介して出力し、仮想配線長テーブル
記憶装置５２に記憶する（ＳＴ４８）。
【００９３】以上のような仮想配線長テーブル作成装置
５００により、ファンアウト数毎に分類したネットの仮
想配線長に基づき、ファンアウト数毎のネットの仮想配
線長の期待値が高精度に算出される。算出結果に基づ
き、高精度な仮想配線長のテーブルが作成される。
５００により、ファンアウト数毎に分類したネットの仮
想配線長に基づき、ファンアウト数毎のネットの仮想配
線長の期待値が高精度に算出される。算出結果に基づ
き、高精度な仮想配線長のテーブルが作成される。
【００９４】なお、実施の形態１〜４では、マクロセル
の代わりに、１つ以上のマクロセルより構成されるモジ
ュールに対して、仮想配線長等を求め、それをユーザに
提示してもよい。こうすることにより、モジュール間の
仮想配線長等を見積ることができ、ユーザは、高効率で
フロアプランを作成することができる。
の代わりに、１つ以上のマクロセルより構成されるモジ
ュールに対して、仮想配線長等を求め、それをユーザに
提示してもよい。こうすることにより、モジュール間の
仮想配線長等を見積ることができ、ユーザは、高効率で
フロアプランを作成することができる。
【００９５】
【発明の効果】請求項１〜５のいずれかに記載の発明に
よると、ネットの仮想配線長を高精度で見積ることがで
きる。請求項６〜７のいずれかに記載の発明によると、
信号遅延時間を高精度で見積ることができる。
よると、ネットの仮想配線長を高精度で見積ることがで
きる。請求項６〜７のいずれかに記載の発明によると、
信号遅延時間を高精度で見積ることができる。
【００９６】請求項８に記載の発明によると、ネットの
消費電力を高精度で見積ることができる。
消費電力を高精度で見積ることができる。
【００９７】請求項９に記載の発明によると、マクロセ
ルを配置配線可能な最小面積を高精度に見積ることがで
きる。
ルを配置配線可能な最小面積を高精度に見積ることがで
きる。
【００９８】請求項１０に記載の発明によると、ファン
アウト数に基づいたネットの仮想配線長の期待値を高精
度に算出することができる。
アウト数に基づいたネットの仮想配線長の期待値を高精
度に算出することができる。
【図１】 実施の形態１に係る仮想配線長見積り装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 仮想配線長見積り装置の処理を示すフローチ
ャートである。
ャートである。
【図３】 見積り対象のネットをピンペアに展開する処
理を示すフローチャートである。
理を示すフローチャートである。
【図４】 見積り対象のネットをピンペアに展開する処
理を説明する図である。
理を説明する図である。
【図５】 サブ回路を抽出する処理を示すフローチャー
トである。
トである。
【図６】 サブ回路を抽出する処理を説明する図であ
る。
る。
【図７】 ネットの仮想配線長を見積る処理を示すフロ
ーチャートである。
ーチャートである。
【図８】 ネットの仮想配線長を見積る式の導出過程を
説明する図である。
説明する図である。
【図９】 実施の形態２に係るタイミング検証装置の構
成を示すブロック図である。
成を示すブロック図である。
【図１０】 タイミング検証装置の処理を示すフローチ
ャートである。
ャートである。
【図１１】 実施の形態３に係る消費電力見積り装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図１２】 消費電力見積り装置の処理を示すフローチ
ャートである。
ャートである。
【図１３】 実施の形態４に係る配置配線可能最小面積
見積り装置の構成を示すブロック図である。
見積り装置の構成を示すブロック図である。
【図１４】 配置配線可能最小面積見積り装置の処理を
示すフローチャートである。
示すフローチャートである。
【図１５】 実施の形態５に係る仮想配線長テーブル作
成装置の構成を示すブロック図である。
成装置の構成を示すブロック図である。
【図１６】 仮想配線長テーブル作成装置の処理を示す
フローチャートである。
フローチャートである。
【図１７】 ネットの仮想配線長に対するヒストグラム
である。
である。
【図１８】 ファンアウト数に対するネットの仮想配線
長の期待値を示すグラフである。
長の期待値を示すグラフである。
【図１９】 従来のネットの仮想配線長見積りを説明す
る図である。
る図である。
２ ＣＰＵ、６ 見積り対象ネット選択部、８ 接続情
報記憶装置、１０ 見積り結果記憶装置、１２ 見積り
結果出力装置、１００ 仮想配線長見積り装置。
報記憶装置、１０ 見積り結果記憶装置、１２ 見積り
結果出力装置、１００ 仮想配線長見積り装置。
Claims (10)
- 【請求項１】 半導体集積回路上のネットをピンペアに
展開するステップと、 各前記ピンペア毎に仮想配線長を見積るステップと、 各前記ピンペア毎に見積られた仮想配線長に基づいて前
記ネットの仮想配線長を見積るステップとを含み、 ピンペア毎に仮想配線長を見積る前記ステップは、 処理対象のピンペアと所定の関係を満たすサブ回路を抽
出するステップと、 前記サブ回路の特性に基づいて、前記処理対象のピンペ
アの仮想配線長を見積るステップとを含む、仮想配線長
見積り方法。 - 【請求項２】 前記サブ回路を抽出する前記ステップ
は、 前記処理対象のピンペアと、前記処理対象のピンペアに
接続されるマクロセルとをサブ回路として抽出するステ
ップと、前記サブ回路は、前記サブ回路外のピンペアに
接続される外周セルを含み、 前記外周セルに接続されるマクロセルを抽出するステッ
プと、 前記外周セルに接続されるマクロセルを、既探索のマク
ロセルと未探索のマクロセルとに分類するステップと、 前記既探索のマクロセルの個数と前記未探索のマクロセ
ルの個数とが所定の関係にあるか否かを判定するステッ
プと、 前記所定の関係が成立すれば、探索済みのマクロセルと
ピンペアとを前記処理対象のピンペアに対するサブ回路
と定めて処理を終了するステップと、 前記所定の関係が成立しなければ、前記未探索に分類さ
れたマクロセルと前記サブ回路内の外周セルとを接続す
るピンペア、および前記未探索に分類されたマクロセル
を前記サブ回路に追加して、前記抽出するステップに処
理を戻すステップとを含む、請求項１に記載の仮想配線
長見積り方法。 - 【請求項３】 前記判定する前記ステップは、 前記既探索のマクロセルの個数が前記未探索のマクロセ
ルの個数よりも多い場合に前記所定の関係が成立すると
し、 前記既探索のマクロセルの個数が前記未探索のマクロセ
ルの個数以下の場合に前記所定の関係が成立しないとす
る、請求項２に記載の仮想配線長見積り方法。 - 【請求項４】 前記処理対象のピンペアの仮想配線長を
見積る前記ステップは、 前記サブ回路内のネット中のピンペアの数および前記サ
ブ回路内のマクロセルの面積の総和に基づき、前記サブ
回路内の前記マクロセルの配置配線が可能な最小面積を
算出するステップと、 前記最小面積に基づき、前記最小面積を有する矩形の周
囲長に比例して変化する値を前記処理対象のピンペアの
仮想配線長とするステップとを含む、請求項１に記載の
仮想配線長見積り方法。 - 【請求項５】 前記ネットの仮想配線長を見積る前記ス
テップは、 前記ネットを構成するピンペアのうち、実際には対応の
配線が存在しないピンペアを取除くステップと、 配線が存在しない前記ピンペアを取除いた後の前記ネッ
トを構成する前記ピンペアの仮想配線長の総和を見積る
ステップと、 前記ピンペアの仮想配線長の総和より、重複計測された
前記ピンペア同士で共有される配線部分の仮想配線長を
除去するステップとを含む、請求項１に記載の仮想配線
長見積り方法。 - 【請求項６】 前記ピンペアの仮想配線長に基づき、前
記ピンペアの仮想配線抵抗値を算出するステップと、 前記ネットの仮想配線長に基づき、前記ネットの仮想配
線容量値を算出するステップと、 前記ピンペアの仮想配線抵抗値および前記ネットの仮想
配線容量値に基づき、前記ネット上の信号経路を信号が
通過する際の遅延時間を算出するステップとをさらに含
む、請求項１に記載の仮想配線長見積り方法。 - 【請求項７】 前記遅延時間と設計仕様に基づいて定め
られた制約値とを比較し、設計仕様を満たさない信号経
路を抽出するステップをさらに含む、請求項６に記載の
仮想配線長見積り方法。 - 【請求項８】 前記ネットの仮想配線長に基づき、前記
ネットの仮想配線容量値を算出するステップと、 前記ネットの仮想配線容量値と所定のネット信号変化率
とに基づき、前記ネットの消費電力を算出するステップ
とをさらに含む、請求項１に記載の仮想配線長見積り方
法。 - 【請求項９】 前記半導体集積回路内に存在する前記ネ
ットの仮想配線長の総和を求めるステップと、 前記ネットの仮想配線長の総和と前記半導体集積回路内
のマクロセルが占めるアルミパターンの面積に基づき、
前記半導体集積回路内の前記マクロセルを配置配線可能
な最小面積を算出するステップとをさらに含む、請求項
１に記載の仮想配線長見積り方法。 - 【請求項１０】 前記ネットを前記ネットのファンアウ
ト数に応じて分類するステップと、 前記ファンアウト数毎に、所定の規則に従い、前記ネッ
トの仮想配線長の期待値を算出するステップとをさらに
含む、請求項１に記載の仮想配線長見積り方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9228243A JPH1167922A (ja) | 1997-08-25 | 1997-08-25 | 仮想配線長見積り方法 |
| US09/033,934 US6099578A (en) | 1997-08-25 | 1998-03-02 | Method of estimating wire length including correction and summation of estimated wire length of every pin pair |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9228243A JPH1167922A (ja) | 1997-08-25 | 1997-08-25 | 仮想配線長見積り方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167922A true JPH1167922A (ja) | 1999-03-09 |
Family
ID=16873412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9228243A Withdrawn JPH1167922A (ja) | 1997-08-25 | 1997-08-25 | 仮想配線長見積り方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6099578A (ja) |
| JP (1) | JPH1167922A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2011059767A (ja) * | 2009-09-07 | 2011-03-24 | Toshiba Corp | タイミングライブラリ検査装置、タイミングライブラリ検査方法、及びタイミングライブラリ検査プログラムを格納する記憶媒体 |
| CN117634414A (zh) * | 2024-01-26 | 2024-03-01 | 上海合见工业软件集团有限公司 | 不同元器件之间的飞线互连方法、电子设备及存储介质 |
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|---|---|---|---|---|
| US6804810B1 (en) * | 2000-02-21 | 2004-10-12 | Hewlett-Packard Development Company, L.P. | Resistance and capacitance estimation |
| JP2004062598A (ja) * | 2002-07-30 | 2004-02-26 | Seiko Epson Corp | 半導体装置、半導体装置の設計方法及び設計装置、並びに半導体装置の設計プログラム |
| US10192019B2 (en) * | 2013-09-25 | 2019-01-29 | Synopsys, Inc. | Separation and minimum wire length constrained maze routing method and system |
| CN112399152B (zh) * | 2020-09-27 | 2025-01-21 | 中国电力科学研究院有限公司 | 一种输电线路建设导线长度估算方法及系统 |
Family Cites Families (9)
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|---|---|---|---|---|
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| US5311443A (en) * | 1992-08-13 | 1994-05-10 | Motorola Inc. | Rule based floorplanner |
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| US5550748A (en) * | 1994-03-22 | 1996-08-27 | Cadence Design Systems, Inc. | Region search for delay routing and signal net matching |
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| JPH0981621A (ja) * | 1995-09-19 | 1997-03-28 | Nec Eng Ltd | 遅延解析システム |
| JP3908303B2 (ja) * | 1996-08-27 | 2007-04-25 | 株式会社ルネサステクノロジ | 配線遅延計算装置及びパス遅延値検証装置 |
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1997
- 1997-08-25 JP JP9228243A patent/JPH1167922A/ja not_active Withdrawn
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1998
- 1998-03-02 US US09/033,934 patent/US6099578A/en not_active Expired - Fee Related
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