JPH1168110A

JPH1168110A - 表示装置の作製方法

Info

Publication number: JPH1168110A
Application number: JP23172497A
Authority: JP
Inventors: Kouyuu Chiyou; 宏勇張; Jun Koyama; 潤小山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1997-08-13
Filing date: 1997-08-13
Publication date: 1999-03-09

Abstract

(57)【要約】【課題】アクティブマトリクス型の表示装置の作製工程
における歩留りおよび信頼性の向上。【解決手段】パネルの多面取り工程において、ショート
リングをパネル毎に独立に設け、それぞれを抵抗（不純
物のドーピングされた半導体）で接続することで、作製
工程における突発的な静電気パルスを吸収し、隣会う素
子が破壊することを防ぐ。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）を用いたアクティブマトリクス型の液晶表示
装置およびその作製方法に関し、特に工程中に発生する
静電気とプラズマ放電による破壊防止に関する。

【０００２】

【従来の技術】従来より、周辺駆動回路を内蔵したアク
ティブマトリクス型の液晶表示装置が知られている。こ
れは、薄膜トランジスタ（ＴＦＴ）で構成される画素領
域でなるアクティブマトリクス回路と、同様に薄膜トラ
ンジスタ（ＴＦＴ）で構成される周辺駆動回路とを基板
上に集積化した構成を有している。

【０００３】年々、生産性を上げるために、加工基板の
大型化が進み、最近では５５０×６５０ｍｍのガラス基
板が主流になっている。今後もさらなる基板の大型化が
進むと考えられている。基板が大型化することで、１枚
の大型基板（シート）で複数のパネルが作製できる（多
面取り）ため、生産性が向上する。基板にガラス基板や
石英基板を用いる場合、その絶縁性が高く、プラズマＣ
ＶＤ成膜、スパッタ成膜、ドライエッチング等の工程に
おいて、アンテナ効果により各層間、パターン間での電
位差が生じやすい。また、基板位置決めや、搬送するだ
けでも静電気が発生してしまい、素子が破壊される。

【０００４】従来のアクティブマトリクス型の液晶表示
装置を作製する際において、基板上に形成された配線パ
ターンの構成を図１に示す。従来では、図１のように、
上記静電破壊を防止する目的で、全てのゲート走査線
（または信号線）を低抵抗の共通配線でショートさせる
方法（いわゆるショートリング）が使われている。通
常、ショートリングは、個々のパネルに分割する際に除
去する。

【０００５】図１のような構成をとることで、基板の位
置決めや、基板を搬送する際の摩擦等による蓄積型の静
電気に対して十分な吸収効果が望める。しかしながら、
プラズマ工程等において、突発的な静電気が発生した場
合、従来のショートリング構造では素子の破壊が十分防
止できず、隣合うパネルのショートリングが共通配線で
接続されているので、複数のパネルが連続的に破壊され
ることが問題となっている。

【０００６】

【発明が解決しようとする課題】アクティブマトリクス
型の液晶表示装置を作製する際において、静電気の発生
の代表的な形態としては、以下の３つが挙げられる。

【０００７】第１の形態は、摩擦等の蓄積型静電気によ
るものである。アクティブマトリクス型の液晶表示装置
を作製する際においては、使用される基板の絶縁性が高
いため、基板の位置決めや、基板を搬送する際に摩擦が
生じて静電気が蓄積される。また、装置の帯電している
部分に基板が接触した時にも静電気が発生する。このよ
うに基板の端部から静電気が発生するので、基板の中央
部よりも基板の端部に近いパネルが破壊されやすい。

【０００８】第２の形態は、外部からの静電パルスによ
るものである。まず、プラズマＣＶＤ法による薄膜の成
膜時やＲＩＥ法によるプラズマエッチング時において、
局在的な放電が起こる。この局在的な放電の結果、特定
の微小な部分に高電圧が瞬間的に加わる。この時、配線
の一部分に局在的に電圧が誘起され、静電パルスが発生
する。この静電パルスは瞬間的に発生するものであり、
その誘起される静電パルスは急峻なものとなる。また、
プラズマ装置のＲＦ電源をＯＮ／ＯＦＦする瞬間にも静
電気は発生する。

【０００９】第３の形態は、プラズマ誘起による静電気
の発生によるものである。これは、成膜やエッチング等
のプラズマが用いられる工程において、プラズマの状態
（プラズマ電位、自己バイアス、基板電位）、基板上の
配線の導電性、配線パターン形状の不均一性（面積の違
いや段差）に起因する。特に、配線面積の大きな箇所に
プラズマアンテナ効果による静電気が発生しやすいた
め、隣合う配線間に電位差を生じる。また、プラズマ
放電中に隣合う配線同士間、または異なる積層間形成さ
れた配線間に局在的な電位差が蓄積的または瞬間的に誘
起される。また、プラズマ放電が不安定な時にも、ア─
ク放電等が生じて静電気が発生する。

【００１０】以上３つの主な静電気発生形態により、静
電破壊が引き起こされて素子が破壊される。その素子破
壊の形態としては以下に詳述する。

【００１１】第１の破壊形態は、コンタクト不良であ
る。発生した静電パルスに起因して、薄膜トランジスタ
と配線（または電極）のコンタクト部分に瞬間的に大電
流が流れる。この瞬間的な大電流が流れることにより、
コンタクト部分が高い温度に発熱する。そしてこのこと
により、コンタクトが破壊される。このコンタクトの破
壊は永久的なものであり、一般には修復は困難である。

【００１２】第２の破壊形態は、絶縁膜の破壊である。
絶縁膜の破壊は、静電パルスに起因する瞬間的な大電流
が配線や電極に流れることにより、本来絶縁機能を維持
しなければならない絶縁膜に局在的な強電界が加わり、
その部分において絶縁性が局在的に破壊されることによ
る。この絶縁性の破壊も永久的なものであり、一般には
修復が困難である。

【００１３】第３の破壊形態は、薄膜トランジスタのジ
ャンクション（ＰＩ接合やＮＩ接合）に対する損傷であ
る。この局在的な電位差は、同一層の導電性パターン同
士間、または、導電性パターンと他の積層の導電性のパ
ターンとの間、または、導電性パターンと絶縁基板との
間で局在的な放電を引き起こす。そしてこのことに起因
して薄膜トランジスタのソース／ドレインジャンクショ
ンに損傷が与えられ、薄膜トランジスタの動作不良また
は信頼性劣化が生じる。

【００１４】この局在的な放電による薄膜トランジスタ
のジャンクションに対する損傷は、加熱処理等によって
修復することができる場合がある。従ってこの場合の不
良は半永久的なものと見ることができる。

【００１５】以下に示すように、静電破壊された程度に
よっても、３つの現象がある。一般的には修復が困難である永久的な破壊現象加熱処理等によって修復する半永久的な破壊現象時間の経過により破壊する潜在的な破壊現象これらの破壊現象は、いずれも動作不良、ＴＦＴ特性劣
化、装置の信頼性の低下を引き起こしている。

【００１６】また、上記静電気による破壊は、アクティ
ブマトリクス型の液晶表示装置の生産歩留まりを低下さ
せる大きな要因となっている。

【００１７】本発明は上記問題点を解決し、アクティブ
マトリクス型の液晶表示装置の生産歩留まり及び信頼性
を向上させることを課題とする。

【００１８】

【課題を解決するための手段】本発明で開示する表示装
置の作製方法の構成は、アクティブマトリクス回路と、
該アクティブマトリクス回路を駆動するための周辺駆動
回路と、が同一基板上に配置された表示装置を作製する
方法であって、ショートリングを複数形成する工程と、
同一基板上に前記ショートリングで囲まれたアクティブ
マトリクス回路でなるパネルを複数有し、前記ショート
リングが、少なくとも前記アクティブマトリクス回路を
構成する全てのゲイト配線または全てのソ─ス配線に接
続する工程と、前記パネルを個別に分断する工程とを有
することを特徴とする。

【００１９】上記工程において、ショートリングは薄膜
半導体層に接続していることを特徴としている。

【００２０】また、本発明の他の構成は、アクティブマ
トリクス回路と、該アクティブマトリクス回路を駆動す
るための周辺駆動回路と、が同一基板上に配置された表
示装置を作製する方法であって、薄膜半導体層と接続し
たショートリングを複数形成し、該ショートリングに囲
まれた前記アクティブマトリクス回路及び前記周辺駆動
回路を複数形成する工程と、アクティブマトリクス回路
に配置される薄膜トランジスタの不純物領域を形成する
工程と同時に前記薄膜半導体層に不純物を選択的に注入
する工程と前記ショートリングに囲まれた前記アクティ
ブマトリクス回路及び前記周辺駆動回路を複数有する基
板を個々のパネルに分割する工程と、を有することを特
徴とする。

【００２１】また、本発明の他の構成は、アクティブマ
トリクス回路と、該アクティブマトリクス回路を駆動す
るための周辺駆動回路と、が同一基板上に配置された表
示装置を作製する方法であって、薄膜半導体層と接続し
たショートリングを複数形成し、該ショートリングが、
前記アクティブマトリクス回路及び前記周辺駆動回路を
囲んで形成される工程と、前記薄膜半導体層を利用して
前記ショートリング下部に容量を形成する工程と、前記
ショートリングに囲まれた前記アクティブマトリクス回
路及び前記周辺駆動回路を複数有する基板を個々のパネ
ルに分割する工程と、を有することを特徴としている。

【００２２】上記構成において、ショートリングは、ア
ルミニウムを主成分とする材料からなることを特徴とし
ている。

【００２３】上記構成において、容量は、ショートリン
グと、該ショートリング下の絶縁膜と、前記絶縁膜下の
薄膜半導体層とで構成され、前記薄膜半導体層は、アク
ティブマトリクス回路に配置される薄膜トランジスタの
チャネル領域と同じ材料で構成されていることを特徴と
している。

【００２４】また、本発明の他の構成としては、アクテ
ィブマトリクス回路と、該アクティブマトリクス回路を
駆動するための周辺駆動回路と、が同一基板上に配置さ
れた表示装置を作製する方法であって、ショートリング
は薄膜半導体層と接続され、前記ショートリングが、前
記アクティブマトリクス回路及び前記周辺駆動回路を囲
んで形成される工程と、を有することを特徴としてい
る。

【００２５】本発明においては、パネルの多面取り工程
における静電パルスによる素子の破壊を防止するための
構成として、図２で示すようにシ─ト内の各パネルのシ
ョートリングを独立させる。つまり、本発明は、従来例
（図１）のように配線面積の大きい共通配線で各パネル
のショートリングを接続させない構成（図２）とする。
ここで独立したショートリングとは、隣合うショートリ
ングを直接接続する共通配線がないことを意味する。本
発明は、多面取り工程において、基板における配線パタ
ーン面積の小さいショートリングを独立させることで、
静電パルスの発生を抑え、複数のパネルが連続的に破壊
されることを防ぐものである。

【００２６】また、本発明のショートリングは、基板の
縁からできる限り離すことが望ましい。好ましくは、シ
ョートリング配線を基板の縁から１ｃｍ以上離す。なぜ
なら、従来のものも基板の縁から僅かに離して設計して
いるが、ショートリング形成時に、レジスト工程、ＭＰ
Ａ工程等において、ショートリング配線が、設計通りに
ならず、所々基板の縁に導電体材料が残り、配線と基板
の縁がつながることにより静電破壊が生じ易くなってい
たからである。

【００２７】また、静電パルスによる素子の破壊を防止
するための他の構成として、図３（ａ）で示すようにシ
─ト内の各パネルの隣合うショートリングの間を高抵抗
な材料（例えば、シート抵抗が数ｋΩ／□のドープＳ
ｉ）からなる放電バーで接続する構成とする。

【００２８】上記構成とすることで、独立したショート
リングに蓄積された静電気は、接続部を介してショート
リングと接続された高抵抗な材料からなる放電バーによ
って、放電させることができる。また、同時に容量も形
成されるため、外部からの静電気パルスを吸収できる。

【００２９】また、静電気パルスによる素子の破壊を防
止するための他の構成として、図４（ａ）で示すように
シ─ト内の各パネルのショートリングの下部に容量を配
置する構成とする。上記構成においては、図４（ｂ）に
示すように、絶縁膜４０５を介して電極４０２（ショー
トリング）と半導体領域４１４、４１３とが対向する部
分で容量が形成される。この容量は、静電気パルスを吸
収するための保護容量として機能する。

【００３０】

【実施例】

〔実施例１〕本実施例では、本明細書に開示する発明を
利用したアクティブマトリクス型の液晶表示装置のアク
ティブマトリクス回路が形成される基板側の作製工程の
概略を示す。なお、本実施例は、図３と対応している。

【００３１】図５〜６にアクティブマトリクス基板側の
作製工程の概略を示す。図５には、画素部及び周辺回路
に配置されるＰまたはＮチャネル型の薄膜トランジスタ
と、各ショートリング配線を連結する部分に配置される
抵抗（例えば、ド─ピングされたＳｉ層）と、を同一基
板上に同時に形成する工程が示されている。ただし、薄
膜トランジスタは、ショートリング配線と比べ実際は非
常に小さいので、便宜上図面上では、同程度のサイズに
した。

【００３２】まず、図５（Ａ）に示すガラス基板３０１
上に下地膜として図示しない酸化珪素膜、または酸化窒
化珪素膜を成膜する。基板としては、石英基板を利用す
ることもできる。

【００３３】図示しない下地膜を成膜したら、後に薄膜
トランジスタの活性層や抵抗を構成することになる珪素
膜の形成を行う。

【００３４】ここでは、プラズマＣＶＤ法または減圧熱
ＣＶＤ法により、まず非晶質珪素膜を成膜する。さら
に、加熱処理及び／またはレーザー光の照射により、こ
の非晶質珪素膜を結晶化させ、結晶性珪素膜３１０を得
る。（図５（Ａ））

【００３５】そしてこの結晶性珪素膜をパターニングす
ることにより、３１１、５１１で示されるパターンを形
成する。

【００３６】ここで、３１１は接続部を介して各ショー
トリング配線と接続される抵抗を構成することになる半
導体パターンである。

【００３７】また、５１１が画素部及び周辺回路に配置
されるＰまたはＮチャネル型の薄膜トランジスタの活性
層となる半導体パターンである。この薄膜トランジスタ
を画素部に配置する場合は、マトリクス状に配置された
画素電極のそれぞれにスイッチング用に配置される。

【００３８】こうして図５（Ｂ）に示す状態を得る。次
にゲイト絶縁膜および絶縁膜３０５を成膜する。ここで
は、絶縁膜３０５として酸化珪素膜を１０００Åの厚さ
にプラズマＣＶＤ法を用いて成膜する。

【００３９】次にゲイト電極を構成するための図示しな
いアルミニウム膜をスパッタ法でもって成膜する。ここ
では、アルミニウム膜でもってゲイト電極を構成する例
を示すが、他の金属材料や合金、さらに各種シリサイド
材料を用いることもできる。

【００４０】このアルミニウム膜中には、スカンジウム
を0.1 重量％含有させる。これは、後の加熱が行われる
工程において、アルミニウムの異常成長に起因するヒロ
ックやウィスカーの発生を抑制するためである。ヒロッ
クやウィスカーというのは、アルミニウムの異常成長に
よって形成される針状あるいは刺状の突起物のことであ
る。

【００４１】そしてこのアルミニウム膜をパターニング
することによって、図５（Ｃ）に示すアルミニウムでな
るパターン３０２（３）、３０２（４）、５０２を形成
する。

【００４２】ここで、３０２（３）、３０２（４）はシ
ョートリング配線を構成するパターンである。即ち、３
０２（３）、３０２（４）は隣合うショートリング配線
の断面を示すものといえる。

【００４３】５０２は画素部及び周辺回路に配置される
ＰまたはＮチャネル型の薄膜トランジスタのゲイト電極
を構成するパターンである。

【００４４】ここで、５０２で示されるアルミニウム膜
を物理的および電気的に保護するために陽極酸化膜を形
成してもよい。この陽極酸化工程においては、電解溶液
として酒石酸を含んだエチレングリコール溶液をアンモ
ニア水で中和したものを用いる。この工程において形成
される陽極酸化膜は、緻密な膜質を有し、アルミニウム
膜の表面を物理的および電気的に保護する機能を有して
いる。また、この陽極酸化膜は、物理的にはヒロックや
ウィスカーの発生を抑制する機能を有し、さらに、電気
的にはアルミニウムでなるパターンの周囲からの絶縁性
を高める機能を有している。

【００４５】次いで、不純物イオンの注入を行う。画素
部においては、Ｎチャネル型の薄膜トランジスタで構成
される。しかし、周辺回路においては、Ｐチャネル型の
薄膜トランジスタとＮチャネル型の薄膜トランジスタで
構成されるため、不純物イオンの注入を２度行う必要が
ある。

【００４６】活性層５１１が形成された部分を図示しな
いレジストマスクで覆った状態において、Ｐ（リン）イ
オンの注入をプラズマドーピング法でもって行った場
合、ソース及びドレイン領域として機能するＮ型を有す
る不純物領域５１３と５１４、が形成される。この場
合、３０３の領域もＮ型を有する不純物領域として形成
される。こうしてＰイオンのドープされた抵抗がＮ型の
薄膜トランジスタの形成と同時に自己整合的に形成され
る。

【００４７】また、Ｂ（ボロン）イオンの注入をプラズ
マドーピング法でもって行った場合、Ｐ（リン）イオン
の注入を行った場合と同様に、Ｐチャネル型の薄膜トラ
ンジスタのソース領域５０３及びドレイン領域５１４、
抵抗３０３が自己整合的に形成される。

【００４８】こうして図５（Ｄ）に示す状態を得る。不
純物イオンの注入が終了したら、レーザー光の照射を行
い、不純物イオンの注入が行われた領域の活性化を行
う。

【００４９】その後、層間絶縁膜３０７として酸化珪素
膜、または窒化珪素膜と酸化珪素膜の積層膜、またはこ
れらの膜と樹脂膜との積層膜を成膜する。図６（Ａ）

【００５０】次にコンタクトホールの形成を行い、薄膜
トランジスタのソース電極５２０とドレイン電極５２１
を形成する。また同時にショートリング配線３０２
（３）、３０２（４）と抵抗３０３とを接続させる接続
部３２４、３２５を形成する。これらの電極はチタン膜
とアルミニウム膜の積層でもって構成する。

【００５１】図６（Ｃ）に示すような薄膜トランジスタ
を画素部に用いた場合は、マトリクス状に配置された数
百万以上の各画素においてそれぞれ同時に形成する。

【００５２】以上の工程により、素子基板を作製する。
そして以下のようなセル組み工程によりパネルを完成さ
せる。まず、この形成された素子基板と対向基板との間
をスペーサ等で基板間隔を保ち、シール材等の接着剤で
貼り合わせる。そして、複数のパネルに個別に分断して
ショ─トリングを切り離して表示装置を完成させる。

【００５３】本発明は、ショートリングを切り離す工程
までに発生する静電破壊を防止するものである。例え
ば、本実施例の工程において、パネル４（図３）の位置
で静電気が発生しても、接続部３２５を介してショート
リング配線３０２（４）と接している抵抗３０３によ
り、ある程度は吸収することができる。また、ショート
リングは独立しているので、パネル４が静電破壊されて
も隣合うパネル２、３は連続的に破壊されない。

【００５４】〔実施例２〕本実施例では、本明細書に開
示する発明を利用したアクティブマトリクス型の液晶表
示装置のアクティブマトリクス回路が形成される基板側
の作製工程の概略を示す。なお、本実施例は、図４に対
応している。

【００５５】図７〜８にアクティブマトリクス基板側の
作製工程の概略を示す。図７には、画素部及び周辺回路
に配置されるＰまたはＮチャネル型の薄膜トランジスタ
と、ショートリング配線が形成される部分に配置される
保護容量（電気パルスを吸収するための容量）と、を同
一基板上に同時に形成する工程が示されている。ただ
し、実施例１と同様に、薄膜トランジスタは、ショート
リング配線と比べ実際は非常に小さいので、便宜上図面
上では、同程度のサイズにした。

【００５６】まず図７（Ａ）に示すガラス基板４０１上
に下地膜として図示しない酸化珪素膜、または酸化窒化
珪素膜を成膜する。基板としては、石英基板を利用する
こともできる。

【００５７】図示しない下地膜を成膜したら、後に薄膜
トランジスタの活性層や容量を構成することになる珪素
膜の形成を行う。

【００５８】ここでは、プラズマＣＶＤ法または減圧熱
ＣＶＤ法により、まず非晶質珪素膜を成膜する。さら
に、加熱処理及び／またはレーザー光の照射により、こ
の非晶質珪素膜を結晶化させ、結晶性珪素膜４１０を得
る。

【００５９】そしてこの結晶性珪素膜をパターニングす
ることにより、４１１、５１１で示されるパターンを形
成する。（図７（Ａ））

【００６０】ここで、４１１、５１１はショートリング
配線下部に形成される保護容量の一方の電極を構成する
ことになる半導体パターンである。

【００６１】また、５１１が薄膜トランジスタの活性層
となる半導体パターンである。こうして図７（Ｂ）に示
す状態を得る。次にゲイト絶縁膜および他部において電
気パルス吸収用の保護容量の誘電体を構成する絶縁膜４
０５を成膜する。ここでは、絶縁膜４０５として酸化珪
素膜を１０００Åの厚さにプラズマＣＶＤ法を用いて成
膜する。

【００６２】次にゲイト電極を構成するための図示しな
いアルミニウム膜をスパッタ法でもって成膜する。ここ
では、アルミニウム膜でもってゲイト電極を構成する例
を示すが、他の金属材料や合金、さらに各種シリサイド
材料を用いることもできる。

【００６３】このアルミニウム膜中には、スカンジウム
を0.1 重量％含有させる。これは、後の加熱が行われる
工程において、アルミニウムの異常成長に起因するヒロ
ックやウィスカーの発生を抑制するためである。ヒロッ
クやウィスカーというのは、アルミニウムの異常成長に
よって形成される針状あるいは刺状の突起物のことであ
る。

【００６４】そしてこのアルミニウム膜をパターニング
することによって、図７（Ｃ）に示すアルミニウムでな
るパターン４０２（３）、４０２（４）を形成する。

【００６５】ここでパターン４０２（３）、４０２
（４）、はショートリングを構成するパターンである。
即ち４０２（３）、４０２（４）は隣合うショートリン
グ配線の断面を示すものといえる。

【００６６】５１１は画素部及び周辺回路に配置される
ＰまたはＮチャネル型の薄膜トランジスタのゲイト電極
を構成するパターンである。

【００６７】ここで、５１１で示されるアルミニウム膜
を物理的および電気的に保護するために陽極酸化膜を形
成してもよい。この陽極酸化工程においては、電解溶液
として酒石酸を含んだエチレングリコール溶液をアンモ
ニア水で中和したものを用いる。この工程において形成
される陽極酸化膜は、緻密な膜質を有し、アルミニウム
膜の表面を物理的および電気的に保護する機能を有して
いる。また、この陽極酸化膜は、物理的にはヒロックや
ウィスカーの発生を抑制する機能を有し、さらに、電気
的にはアルミニウムでなるパターンの周囲からの絶縁性
を高める機能を有している。

【００６８】次いで、不純物イオンの注入を行う。画素
部においては、Ｎチャネル型の薄膜トランジスタで構成
される。しかし、周辺回路においては、Ｐチャネル型の
薄膜トランジスタとＮチャネル型の薄膜トランジスタで
構成されるため、不純物イオンの注入を２度行う必要が
ある。

【００６９】活性層５１１が形成された部分を図示しな
いレジストマスクで覆った状態において、Ｐ（リン）イ
オンの注入をプラズマドーピング法でもって行った場
合、ソース及びドレイン領域として機能するＮ型を有す
る不純物領域５１３と５１４、が形成される。この場
合、４０３の領域もＮ型を有する不純物領域として形成
される。こうしてＰイオンのドープされた抵抗がＮ型の
薄膜トランジスタの形成と同時に自己整合的に形成され
る。

【００７０】また、Ｂ（ボロン）イオンの注入をプラズ
マドーピング法でもって行った場合、Ｐ（リン）イオン
の注入を行った場合と同様に、Ｐチャネル型の薄膜トラ
ンジスタのソース領域５１３及びドレイン領域５１４、
抵抗４０３が自己整合的に形成される。

【００７１】こうして図７（Ｄ）に示す状態を得る。不
純物イオンの注入が終了したら、レーザー光の照射を行
い、不純物イオンの注入が行われた領域の活性化を行
う。

【００７２】その後、層間絶縁膜４０７として酸化珪素
膜、または窒化珪素膜と酸化珪素膜の積層膜、またはこ
れらの膜と樹脂膜との積層膜を成膜する。

【００７３】次にコンタクトホールの形成を行い、薄膜
トランジスタのソース電極５１４とドレイン電極５１３
を形成する。

【００７４】図８（Ｄ）に示すような薄膜トランジスタ
を画素部に用いた場合は、マトリクス状に配置された数
百万以上の各画素においてそれぞれ同時に形成する。

【００７５】以上の工程により、素子基板を作製する。
そして以下のようなセル組み工程によりパネルを完成さ
せる。まず、この形成された素子基板と対向基板との間
をスペーサ等で基板間隔を保ち、シール材等の接着剤で
貼り合わせる。そして、複数のパネルに個別に分断して
ショ─トリングを切り離して表示装置を完成させる。

【００７６】本発明は、ショートリングを切り離す工程
までに発生する静電破壊を防止するものである。例え
ば、本実施例の工程において、パネル４（図４）の位置
で静電気が発生しても、ショートリング配線４０２
（４）と、絶縁層４０５と、半導体層（真性半導体）４
１４によりＭＯＳ容量を形成し、ある程度は吸収するこ
とができる。また、ショートリングは独立しているの
で、パネル４が静電破壊されても隣合うパネル２、３は
連続的に破壊されない。

【００７７】〔実施例３〕他のショートリング配線パタ
ーンとして、図９に示すように、アクティブマトリクス
回路の全てのソース配線と接続されるショートリング９
０２を独立に形成する構成としてもよい。また、アクテ
ィブマトリクス回路の全てのゲイト配線と接続されるシ
ョートリングを独立に形成する構成としてもよい。

【００７８】〔実施例４〕他のパネル構成として、図１
０に示すように、周辺駆動回路をアクティブマトリクス
回路の３辺に設けたパネル構成とし、アクティブマトリ
クス回路の全てのゲイト配線と接続されるショートリン
グ１００２を独立に形成する構成としてもよい。

【００７９】

【発明の効果】本発明に開示する発明を利用することに
より、各種静電気による素子破壊を防ぎ、液晶パネルの
生産歩留り及び信頼性を向上させることができる。この
技術は、特にアクティブマトリクス型の液晶表示装置に
限定されることはなく、フラットパネルディスプレイ全
般に利用することが可能である。

【図面の簡単な説明】

【図１】従来のショートリング配線パターン図

【図２】本発明のショートリング配線パターン図

【図３】実施例１における構成図

【図４】実施例２における構成図

【図５】実施例１における作製工程断面図

【図６】実施例１における作製工程断面図

【図７】実施例２における作製工程断面図

【図８】実施例２における作製工程断面図

【図９】実施例３のショートリング配線パターン図

【図１０】実施例４のショートリング配線パターン図

【符号の説明】

１０１基板１０２ショートリング２０１基板２０２ショートリング３０１基板３０２（１）パネル１のショートリング３０２（２）パネル２のショートリング３０２（３）パネル３のショートリング３０２（４）パネル４のショートリング３０３抵抗（不純物ドープされたＳｉ）３０４接続配線３０５絶縁膜３０７層間絶縁膜３１０珪素膜３１１島状半導体層３１３半導体層３１４半導体層３２４接続配線３２５接続配線４０１基板４０２（１）パネル１のショートリング４０２（２）パネル２のショートリング４０２（３）パネル３のショートリング４０２（４）パネル４のショートリング４０３抵抗（不純物ドープされたＳｉ）４０５絶縁膜４０７層間絶縁膜４１１抵抗（不純物ドープされたＳｉ）４１２抵抗（不純物ドープされたＳｉ）４１３半導体層４１４半導体層５０２ゲイト電極５１１島状半導体層５１３ドレイン領域５１４ソース領域５１５チャネル領域５２０ドレイン電極５２１ソース電極９０１基板９０２ショートリング１００１基板１００２ショートリング

Claims

【特許請求の範囲】

【請求項１】アクティブマトリクス回路と、該アクティ
ブマトリクス回路を駆動するための周辺駆動回路と、が
同一基板上に配置された表示装置を作製する方法であっ
て、ショートリングを複数形成する工程と、同一基板上に前記ショートリングで囲まれたアクティブ
マトリクス回路でなるパネルを複数有し、前記ショートリングが、少なくとも前記アクティブマト
リクス回路を構成する全てのゲイト配線または全てのソ
─ス配線に接続する工程と、前記パネルを個別に分断する工程とを有することを特徴
とする表示装置の作製方法。
【請求項２】請求項１において、ショートリングは薄膜
半導体層に接続していることを特徴とする表示装置の作
製方法。
【請求項３】アクティブマトリクス回路と、該アクティ
ブマトリクス回路を駆動するための周辺駆動回路と、が
同一基板上に配置された表示装置を作製する方法であっ
て、薄膜半導体層と接続したショートリングを複数形成し、
該ショートリングに囲まれた前記アクティブマトリクス
回路及び前記周辺駆動回路を複数形成する工程と、アクティブマトリクス回路に配置される薄膜トランジス
タの不純物領域を形成する工程と同時に前記薄膜半導体
層に不純物を選択的に注入する工程と前記ショートリン
グに囲まれた前記アクティブマトリクス回路及び前記周
辺駆動回路を複数有する基板を個々のパネルに分割する
工程と、を有することを特徴とする表示装置の作製方
法。
【請求項４】アクティブマトリクス回路と、該アクティ
ブマトリクス回路を駆動するための周辺駆動回路と、が
同一基板上に配置された表示装置を作製する方法であっ
て、薄膜半導体層と接続したショートリングを複数形成し、
該ショートリングが、前記アクティブマトリクス回路及
び前記周辺駆動回路を囲んで形成される工程と、前記薄膜半導体層を利用して前記ショートリング下部に
容量を形成する工程と、前記ショートリングに囲まれた前記アクティブマトリク
ス回路及び前記周辺駆動回路を複数有する基板を個々の
パネルに分割する工程と、を有することを特徴とする表
示装置の作製方法。
【請求項５】請求項１乃至４において、ショートリング
はアルミニウムを主成分とする材料からなることを特徴
とする表示装置の作製方法。
【請求項６】請求項４において、容量は、ショートリン
グと、該ショートリング下の絶縁膜と、前記絶縁膜下の
薄膜半導体層とで構成され、前記薄膜半導体層は、アクティブマトリクス回路に配置
される薄膜トランジスタのチャネル領域と同じ材料で構
成されていることを特徴とする表示装置の作製方法。
【請求項７】アクティブマトリクス回路と、該アクティ
ブマトリクス回路を駆動するための周辺駆動回路と、が
同一基板上に配置された表示装置を作製する方法であっ
て、ショートリングは薄膜半導体層と接続され、前記ショー
トリングが、前記アクティブマトリクス回路及び前記周
辺駆動回路を囲んで形成される工程と、を有することを
特徴とする表示装置の作製方法。