JPH1168879A - 通信回路及び通信回路制御プログラム - Google Patents
通信回路及び通信回路制御プログラムInfo
- Publication number
- JPH1168879A JPH1168879A JP9224099A JP22409997A JPH1168879A JP H1168879 A JPH1168879 A JP H1168879A JP 9224099 A JP9224099 A JP 9224099A JP 22409997 A JP22409997 A JP 22409997A JP H1168879 A JPH1168879 A JP H1168879A
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- JP
- Japan
- Prior art keywords
- communication
- signal
- timing
- microcomputer
- communication circuit
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- Withdrawn
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- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 同期信号の異なる複数のモードにおいて、通
信速度を低下させることなく、マイクロコンピュータな
どの外部回路との間の情報信号の通信を行うことができ
るようになされた通信回路を提供する。 【解決手段】 同期信号の周期が異なる複数のモードに
対して、タイミングジェネレータ７によって、内部のデ
ータラッチタイミングを変えることにより、一定の通信
タイミングを維持して通信する。
信速度を低下させることなく、マイクロコンピュータな
どの外部回路との間の情報信号の通信を行うことができ
るようになされた通信回路を提供する。 【解決手段】 同期信号の周期が異なる複数のモードに
対して、タイミングジェネレータ７によって、内部のデ
ータラッチタイミングを変えることにより、一定の通信
タイミングを維持して通信する。
Description
【０００１】
【発明の属する技術分野】本発明は、外部の電子回路と
の間で情報信号の送受信を行うための通信回路及び通信
回路制御プログラムに関する。
の間で情報信号の送受信を行うための通信回路及び通信
回路制御プログラムに関する。
【０００２】
【従来の技術】従来、回転ヘッド装置を用いて磁気テー
プに対するデジタル信号の記録及び再生を行う、いわゆ
るデジタルビデオカムコーダ（ＤＶＣ）が提案されてい
る。このデジタルビデオカムコーダの回転ヘッド装置
は、一対の磁気ヘッドが回転ドラム上に１８０度対向す
る状態で配置されて構成されている。
プに対するデジタル信号の記録及び再生を行う、いわゆ
るデジタルビデオカムコーダ（ＤＶＣ）が提案されてい
る。このデジタルビデオカムコーダの回転ヘッド装置
は、一対の磁気ヘッドが回転ドラム上に１８０度対向す
る状態で配置されて構成されている。
【０００３】このデジタルビデオカムコーダにおいて
は、動作モードがＳＤ（Standard Difinition）モード
である場合においては、回転ヘッド装置の２つの磁気ヘ
ッドを切り替える信号として、１５０ＨｚのＳＷＰ（Sw
itching Position）信号を用いている。そして、このデ
ジタルビデオカムコーダ用の通信回路化された通信回路
では、デジタルビデオカムコーダの制御回路となるマイ
クロコンピュータとの通信において、ＳＷＰ信号を同期
信号として、内部データのラッチ及びマイクロコンピュ
ータとの通信を行っている。マイクロコンピュータは、
ＳＷＰ信号と等しい位相差と周波数を持つマイクロコン
ピュータの内部同期信号に基づいて、通信回路との通信
を行っている。
は、動作モードがＳＤ（Standard Difinition）モード
である場合においては、回転ヘッド装置の２つの磁気ヘ
ッドを切り替える信号として、１５０ＨｚのＳＷＰ（Sw
itching Position）信号を用いている。そして、このデ
ジタルビデオカムコーダ用の通信回路化された通信回路
では、デジタルビデオカムコーダの制御回路となるマイ
クロコンピュータとの通信において、ＳＷＰ信号を同期
信号として、内部データのラッチ及びマイクロコンピュ
ータとの通信を行っている。マイクロコンピュータは、
ＳＷＰ信号と等しい位相差と周波数を持つマイクロコン
ピュータの内部同期信号に基づいて、通信回路との通信
を行っている。
【０００４】
【発明が解決しようとする課題】ところで、上述のよう
なデジタルビデオカムコーダにおいては、動作モードが
ＳＤＬ（高圧縮ＳＤ）モードとなされると、ＳＷＰ信号
の周波数が、ＳＤモードにおけるＳＷＰ信号の周波数の
１／２の７５Ｈｚとなる。このとき、通信回路が、ＳＤ
モードにおけると同様に通信回路側のＳＷＰ信号の片エ
ッジを基準にして通信を行うと、マイクロコンピュータ
側から見た通信タイミングは、２周期のマイクロコンピ
ュータの内部同期信号に１回となるので、通信速度が低
下することとなる。これにより、通信回路及びマイクロ
コンピュータ間の応答性が低下する。
なデジタルビデオカムコーダにおいては、動作モードが
ＳＤＬ（高圧縮ＳＤ）モードとなされると、ＳＷＰ信号
の周波数が、ＳＤモードにおけるＳＷＰ信号の周波数の
１／２の７５Ｈｚとなる。このとき、通信回路が、ＳＤ
モードにおけると同様に通信回路側のＳＷＰ信号の片エ
ッジを基準にして通信を行うと、マイクロコンピュータ
側から見た通信タイミングは、２周期のマイクロコンピ
ュータの内部同期信号に１回となるので、通信速度が低
下することとなる。これにより、通信回路及びマイクロ
コンピュータ間の応答性が低下する。
【０００５】そこで、本発明は、上述の実情に鑑みて提
案されるものであって、同期信号の異なる複数のモード
において、通信速度を低下させることなく、マイクロコ
ンピュータなどの外部回路との間の情報信号の通信を行
うことができるようになされた通信回路及びこのような
通信回路を実現するための通信回路制御プログラムを提
供しようとするものである。
案されるものであって、同期信号の異なる複数のモード
において、通信速度を低下させることなく、マイクロコ
ンピュータなどの外部回路との間の情報信号の通信を行
うことができるようになされた通信回路及びこのような
通信回路を実現するための通信回路制御プログラムを提
供しようとするものである。
【０００６】
【課題を解決するための手段】上述の課題を解決するた
め、本発明に係る通信回路は、同期信号の周期が異なる
複数のモードに対して、内部のデータラッチタイミング
を変えることによって、一定の通信タイミングを維持し
て通信することを特徴とするものである。
め、本発明に係る通信回路は、同期信号の周期が異なる
複数のモードに対して、内部のデータラッチタイミング
を変えることによって、一定の通信タイミングを維持し
て通信することを特徴とするものである。
【０００７】また、本発明に係る通信回路制御プログラ
ムは、同期信号の周期に応じて通信回路の内部のデータ
ラッチタイミングを変えさせ、同期信号の周期の異なる
複数のモードにおいて該通信回路により一定の通信タイ
ミングを維持して通信させることを特徴とするものであ
る。
ムは、同期信号の周期に応じて通信回路の内部のデータ
ラッチタイミングを変えさせ、同期信号の周期の異なる
複数のモードにおいて該通信回路により一定の通信タイ
ミングを維持して通信させることを特徴とするものであ
る。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。
を参照しながら説明する。
【０００９】この実施の形態は、本発明に係る通信回路
をいわゆるデジタルビデオカムコーダに実装した場合の
ものである。この通信回路は、図１に示すように、ＩＣ
（集積回路）に内蔵されており、外部のマイクロコンピ
ュータ１０１と第２のモジュール２との通信を執り行う
第１のモジュール（ＭＣＩ）１である。この第１のモジ
ュール１の役割は、図２に示すように、マイクロコンピ
ュータ１０１からのデータを、通信レジスタ（入力）３
及び入力レジスタ４を介して第２のモジュール２に渡
し、同時に、第２のモジュール２からのデータを、出力
レジスタ５及び通信レジスタ（出力）６を介してマイク
ロコンピュータ１０１に送るというものである。また、
この第１のモジュール１は、マイクロコンピュータ１０
１の信号及び入力レジスタ４の制御に基づいてこの入力
レジスタ４及び出力レジスタ５にラッチタイミングを指
示するラッチタイミングジェネレータ７を有している。
をいわゆるデジタルビデオカムコーダに実装した場合の
ものである。この通信回路は、図１に示すように、ＩＣ
（集積回路）に内蔵されており、外部のマイクロコンピ
ュータ１０１と第２のモジュール２との通信を執り行う
第１のモジュール（ＭＣＩ）１である。この第１のモジ
ュール１の役割は、図２に示すように、マイクロコンピ
ュータ１０１からのデータを、通信レジスタ（入力）３
及び入力レジスタ４を介して第２のモジュール２に渡
し、同時に、第２のモジュール２からのデータを、出力
レジスタ５及び通信レジスタ（出力）６を介してマイク
ロコンピュータ１０１に送るというものである。また、
この第１のモジュール１は、マイクロコンピュータ１０
１の信号及び入力レジスタ４の制御に基づいてこの入力
レジスタ４及び出力レジスタ５にラッチタイミングを指
示するラッチタイミングジェネレータ７を有している。
【００１０】通信回路の第１のモジュール１における通
信は、図３に示すように、マイクロコンピュータ１０１
から非同期で送られるチップセレクト信号（ＣＳ）とシ
リアルロック信号（ＳＣＫ）により制御される。
信は、図３に示すように、マイクロコンピュータ１０１
から非同期で送られるチップセレクト信号（ＣＳ）とシ
リアルロック信号（ＳＣＫ）により制御される。
【００１１】マイクロコンピュータ１０１からのデータ
が第２のモジュール２に送られるまでの順序を説明す
る。マイクロコンピュータ１０１からのデータは、チッ
プセレクト信号が“Ｌ”レベルであるときに、シリアル
クロック信号に同期して、通信レジスタ（入力）３にシ
リアルで取り込まれる。このデータは、デジタルビデオ
カムコーダにおいて回転ヘッド装置の２つの磁気ヘッド
を切り替える信号である１５０ＨｚのＳＷＰ信号の立ち
上がりに同期して、通信レジスタ（入力）３から入力レ
ジスタ４に取り込まれ、パラレルに第２のモジュール２
に分配される。
が第２のモジュール２に送られるまでの順序を説明す
る。マイクロコンピュータ１０１からのデータは、チッ
プセレクト信号が“Ｌ”レベルであるときに、シリアル
クロック信号に同期して、通信レジスタ（入力）３にシ
リアルで取り込まれる。このデータは、デジタルビデオ
カムコーダにおいて回転ヘッド装置の２つの磁気ヘッド
を切り替える信号である１５０ＨｚのＳＷＰ信号の立ち
上がりに同期して、通信レジスタ（入力）３から入力レ
ジスタ４に取り込まれ、パラレルに第２のモジュール２
に分配される。
【００１２】次に、第２のモジュール２からのデータが
マイクロコンピュータ１０１に取り込まれるまでのデー
タの流れを説明する。この通信回路では、ＳＷＰ信号の
“Ｈ”レベル、“Ｌ”レベルで異なる処理をする。すな
わち、ＳＷＰ信号が“Ｈ”レベルの間のデータをＳＷＰ
信号の立ち下がりに同期して出力レジスタ５に取り込
み、“Ｌ”レベルの間のデータをＳＷＰ信号の立ち下が
りに同期して出力レジスタ５に取り込む。また、ＳＷＰ
信号に関係のないデータについては、ＳＷＰ信号の立ち
上がりに同期して取り込むものとする。第２のモジュー
ル２からは、パラレルデータが出力されている。出力レ
ジスタ５から通信レジスタ（出力）６へは、例えば、チ
ップセレクト信号の立ち下がりに同期してラッチする。
通信レジスタ（出力）６のデータは、チップセレクト信
号が“Ｌ”レベルのときに、シリアルクロック信号に同
期させてマイクロコンピュータ１０１にシリアルで転送
される。
マイクロコンピュータ１０１に取り込まれるまでのデー
タの流れを説明する。この通信回路では、ＳＷＰ信号の
“Ｈ”レベル、“Ｌ”レベルで異なる処理をする。すな
わち、ＳＷＰ信号が“Ｈ”レベルの間のデータをＳＷＰ
信号の立ち下がりに同期して出力レジスタ５に取り込
み、“Ｌ”レベルの間のデータをＳＷＰ信号の立ち下が
りに同期して出力レジスタ５に取り込む。また、ＳＷＰ
信号に関係のないデータについては、ＳＷＰ信号の立ち
上がりに同期して取り込むものとする。第２のモジュー
ル２からは、パラレルデータが出力されている。出力レ
ジスタ５から通信レジスタ（出力）６へは、例えば、チ
ップセレクト信号の立ち下がりに同期してラッチする。
通信レジスタ（出力）６のデータは、チップセレクト信
号が“Ｌ”レベルのときに、シリアルクロック信号に同
期させてマイクロコンピュータ１０１にシリアルで転送
される。
【００１３】そして、この通信回路は、マイクロコンピ
ュータ１０１の制御によりデジタルビデオコーダの動作
モードがＳＤモードとＳＤＬモードとの間で切り替えら
れても、マイクロコンピュータ１０１からのデータによ
り、デジタルビデオコーダ動作モードに拘わらず、一定
の通信タイミングによる通信が実現されている。
ュータ１０１の制御によりデジタルビデオコーダの動作
モードがＳＤモードとＳＤＬモードとの間で切り替えら
れても、マイクロコンピュータ１０１からのデータによ
り、デジタルビデオコーダ動作モードに拘わらず、一定
の通信タイミングによる通信が実現されている。
【００１４】すなわち、マイクロコンピュータ１０１か
ら送られるシリアルデータの一部に、ＳＤモード及びＳ
ＤＬモードのいずれかを指定するビットを割り当てる。
そして、入力レジスタ４のモード指定ビットの出力を第
１のモジュール１の内部のタイミングジェネレータ７に
入力する。これにより、ＳＤＬモード時の入力レジスタ
４のラッチタイミングは、図４に示すように、ＳＷＰ信
号の両エッジを基準とするタイミングになる。同様に、
出力レジスタ５のラッチタイミングは、以下の理論に従
うようにする。すなわち、ＳＷＰ信号が“Ｈ”レベルの
間のデータは、ＳＷＰ信号の立ち下がりを基準として出
力レジスタ５に取り込むこととする。ＳＷＰ信号が
“Ｌ”レベルの間のデータは、ＳＷＰの立ち上がりを基
準として出力レジスタ５に取り込むこととする。ＳＷＰ
信号が“Ｈ”レベルか“Ｌ”レベルかに依存しないデー
タについては、ＳＷＰ信号の両エッジを基準として取り
込むこととする。
ら送られるシリアルデータの一部に、ＳＤモード及びＳ
ＤＬモードのいずれかを指定するビットを割り当てる。
そして、入力レジスタ４のモード指定ビットの出力を第
１のモジュール１の内部のタイミングジェネレータ７に
入力する。これにより、ＳＤＬモード時の入力レジスタ
４のラッチタイミングは、図４に示すように、ＳＷＰ信
号の両エッジを基準とするタイミングになる。同様に、
出力レジスタ５のラッチタイミングは、以下の理論に従
うようにする。すなわち、ＳＷＰ信号が“Ｈ”レベルの
間のデータは、ＳＷＰ信号の立ち下がりを基準として出
力レジスタ５に取り込むこととする。ＳＷＰ信号が
“Ｌ”レベルの間のデータは、ＳＷＰの立ち上がりを基
準として出力レジスタ５に取り込むこととする。ＳＷＰ
信号が“Ｈ”レベルか“Ｌ”レベルかに依存しないデー
タについては、ＳＷＰ信号の両エッジを基準として取り
込むこととする。
【００１５】ＳＤモードに対してＳＤＬモードでは、Ｓ
ＷＰ信号の周波数が１／２となる。しかし、マイクロコ
ンピュータ１０１は、ＳＤＬモード時においても、ＳＤ
モード時のＳＷＰ信号と周波数が等しいマイクロコンピ
ュータ１０１の内部同期信号に同期している。通信回路
のシリアル通信のタイミングはマイクロコンピュータ１
０１から供給される非同期信号であるチップセレクト信
号、シリアルクロック信号で制御される。通信回路のラ
ッチタイミングをＳＤＬモードとＳＤモードで切り替え
ることにより、これらの動作モードによらずに、マイク
ロコンピュータ１０１との通信タイミングは一定にする
ことができる。
ＷＰ信号の周波数が１／２となる。しかし、マイクロコ
ンピュータ１０１は、ＳＤＬモード時においても、ＳＤ
モード時のＳＷＰ信号と周波数が等しいマイクロコンピ
ュータ１０１の内部同期信号に同期している。通信回路
のシリアル通信のタイミングはマイクロコンピュータ１
０１から供給される非同期信号であるチップセレクト信
号、シリアルクロック信号で制御される。通信回路のラ
ッチタイミングをＳＤＬモードとＳＤモードで切り替え
ることにより、これらの動作モードによらずに、マイク
ロコンピュータ１０１との通信タイミングは一定にする
ことができる。
【００１６】
【発明の効果】上述のように、本発明に係る通信回路に
おいては、マイクロコンピュータの如き外部回路側で動
作モードを判別して通信タイミングを切り替える必要が
なく、そのような切り替えのためのプログラムを格納す
るメモリを削減しコストダウンが可能となる。
おいては、マイクロコンピュータの如き外部回路側で動
作モードを判別して通信タイミングを切り替える必要が
なく、そのような切り替えのためのプログラムを格納す
るメモリを削減しコストダウンが可能となる。
【００１７】例えば、デジタルビデオカムコーダにおい
ては、通信タイミングをＳＷＰ信号の両エッジを基準と
するものとすることで、ＳＤＬモード時のマイクロコン
ピュータの指示に対するＩＣの応答を早くできる。ま
た、通信タイミングをＳＷＰ信号の両エッジを基準とす
るものとすることで、ＳＤＬモード時のＩＣの内部状態
をマイクロコンピュータの動作に素早く反映できる。
ては、通信タイミングをＳＷＰ信号の両エッジを基準と
するものとすることで、ＳＤＬモード時のマイクロコン
ピュータの指示に対するＩＣの応答を早くできる。ま
た、通信タイミングをＳＷＰ信号の両エッジを基準とす
るものとすることで、ＳＤＬモード時のＩＣの内部状態
をマイクロコンピュータの動作に素早く反映できる。
【００１８】すなわち、本発明は、同期信号の異なる複
数のモードにおいて、通信速度を低下させることなく、
マイクロコンピュータなどの外部回路との間の情報信号
の通信を行うことができるようになされた通信回路及び
このような通信回路を実現するための通信回路制御プロ
グラムを提供することができるものである。
数のモードにおいて、通信速度を低下させることなく、
マイクロコンピュータなどの外部回路との間の情報信号
の通信を行うことができるようになされた通信回路及び
このような通信回路を実現するための通信回路制御プロ
グラムを提供することができるものである。
【図１】本発明に係る通信回路の構成を示すブロック図
である。
である。
【図２】上記通信回路の第１のモジュールの構成を示す
ブロック図である。
ブロック図である。
【図３】上記通信回路のＳＤモードにおける動作を示す
タイムチャートである。
タイムチャートである。
【図４】上記通信回路のＳＤＬモードにおける動作を示
すタイムチャートである。
すタイムチャートである。
１ 第１のモジュール、２ 第２のモジュール、７ タ
イミングジェネレータ、１０１ マイクロコンピュータ
イミングジェネレータ、１０１ マイクロコンピュータ
Claims (3)
- 【請求項１】 同期信号の周期が異なる複数のモードに
対して、内部のデータラッチタイミングを変えることに
よって、一定の通信タイミングを維持して通信すること
を特徴とする通信回路。 - 【請求項２】 第１のモードに対しては同期信号の片エ
ッジに対応したデータラッチタイミングを採用し、第２
のモードに対しては同期信号の両エッジに対応したデー
タラッチタイミングを採用することを特徴とする請求項
１記載の通信回路。 - 【請求項３】 同期信号の周期に応じて、通信回路の内
部のデータラッチタイミングを変えさせ、 同期信号の周期の異なる複数のモードにおいて、上記通
信回路により一定の通信タイミングを維持して通信させ
ることを特徴とする通信回路制御プログラム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9224099A JPH1168879A (ja) | 1997-08-20 | 1997-08-20 | 通信回路及び通信回路制御プログラム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9224099A JPH1168879A (ja) | 1997-08-20 | 1997-08-20 | 通信回路及び通信回路制御プログラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168879A true JPH1168879A (ja) | 1999-03-09 |
Family
ID=16808539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9224099A Withdrawn JPH1168879A (ja) | 1997-08-20 | 1997-08-20 | 通信回路及び通信回路制御プログラム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6795906B2 (en) | 2000-06-16 | 2004-09-21 | Nec Corporation | Memory controller, interface device and method using a mode selection signal to support different types of memories |
-
1997
- 1997-08-20 JP JP9224099A patent/JPH1168879A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6795906B2 (en) | 2000-06-16 | 2004-09-21 | Nec Corporation | Memory controller, interface device and method using a mode selection signal to support different types of memories |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |