JPH1174383A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH1174383A JPH1174383A JP9234166A JP23416697A JPH1174383A JP H1174383 A JPH1174383 A JP H1174383A JP 9234166 A JP9234166 A JP 9234166A JP 23416697 A JP23416697 A JP 23416697A JP H1174383 A JPH1174383 A JP H1174383A
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Abstract
(57)【要約】
【課題】不揮発性半導体記憶装置の安定した消去動作を
得る。 【解決手段】半導体基板１上に第１ののゲート絶縁膜２
を形成し、その上にフローティングゲート１５を形成す
る。フローティングゲート１５の上部を選択酸化し、そ
の酸化物を等方性エッチングし、形状がフローティング
ゲート１５より小さいＬＯＣＯＳ酸化膜１７を形成す
る。その上から全面に第２のゲート絶縁膜１８を形成
し、フローティングゲート１５の側部に第２のゲート絶
縁膜１８を介してスペーサー１９を形成する。さらに、
フローティングゲート１５の一部と重なって下方へ延在
されるコントロールゲート９を形成する。ＬＯＣＯＳ酸
化膜１７をフローティングゲート１５より小さく形成す
ることにより、フローティングゲート１５の上部外側に
形成される突起物１６がコントロールゲート９に入り込
むように形成される。
得る。 【解決手段】半導体基板１上に第１ののゲート絶縁膜２
を形成し、その上にフローティングゲート１５を形成す
る。フローティングゲート１５の上部を選択酸化し、そ
の酸化物を等方性エッチングし、形状がフローティング
ゲート１５より小さいＬＯＣＯＳ酸化膜１７を形成す
る。その上から全面に第２のゲート絶縁膜１８を形成
し、フローティングゲート１５の側部に第２のゲート絶
縁膜１８を介してスペーサー１９を形成する。さらに、
フローティングゲート１５の一部と重なって下方へ延在
されるコントロールゲート９を形成する。ＬＯＣＯＳ酸
化膜１７をフローティングゲート１５より小さく形成す
ることにより、フローティングゲート１５の上部外側に
形成される突起物１６がコントロールゲート９に入り込
むように形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、保持された情報の
消去特性を向上させた不揮発性半導体記憶装置及びその
製造方法に関する。
消去特性を向上させた不揮発性半導体記憶装置及びその
製造方法に関する。
【０００２】
【従来の技術】不揮発性半導体メモリであるＥＥＰＲＯ
Ｍまたはフラッシュメモリでは、スタック型やスプリッ
トゲート型等が一般的に採用されている。このスプリッ
トゲート型のフラッシュメモリのメモリ構造は図１１に
示されている。図１１に示されるようにコントロールゲ
ート９が絶縁膜１０を介してフローティングゲート８の
上部から側部にかけて延在されて形成されて成るスプリ
ットゲート型フラッシュメモリが知られている。このス
プリットゲート型フラッシュメモリは以下に説明する製
造方法によって形成され、製造方法を図８乃至図１１を
用いて説明する。
Ｍまたはフラッシュメモリでは、スタック型やスプリッ
トゲート型等が一般的に採用されている。このスプリッ
トゲート型のフラッシュメモリのメモリ構造は図１１に
示されている。図１１に示されるようにコントロールゲ
ート９が絶縁膜１０を介してフローティングゲート８の
上部から側部にかけて延在されて形成されて成るスプリ
ットゲート型フラッシュメモリが知られている。このス
プリットゲート型フラッシュメモリは以下に説明する製
造方法によって形成され、製造方法を図８乃至図１１を
用いて説明する。
【０００３】まず、半導体基板１上に約１００Åの膜厚
の第１のゲート酸化膜２を熱酸化により形成し、さらに
約１５００Åの膜厚のシリコン膜３を例えばＣＶＤで成
膜し形成する。シリコン膜３は、単結晶シリコン膜でも
適用可能であるが、ここではポリシリコン膜で説明す
る。さらにポリシリコン膜３上に約５００Åの膜厚の耐
酸化膜（シリコン窒化膜）４を形成する。このシリコン
窒化膜４には、周知のパターニング技術により、図示し
ないホトレジストを介して約０．５〜０．７μｍの開口
部が形成される。開口部の形成によりＬＯＣＯＳ酸化膜
の形成予定部のポリシリコン膜が露出される（以上、図
８参照）。
の第１のゲート酸化膜２を熱酸化により形成し、さらに
約１５００Åの膜厚のシリコン膜３を例えばＣＶＤで成
膜し形成する。シリコン膜３は、単結晶シリコン膜でも
適用可能であるが、ここではポリシリコン膜で説明す
る。さらにポリシリコン膜３上に約５００Åの膜厚の耐
酸化膜（シリコン窒化膜）４を形成する。このシリコン
窒化膜４には、周知のパターニング技術により、図示し
ないホトレジストを介して約０．５〜０．７μｍの開口
部が形成される。開口部の形成によりＬＯＣＯＳ酸化膜
の形成予定部のポリシリコン膜が露出される（以上、図
８参照）。
【０００４】次に、シリコン窒化膜４をマスクにして、
開口部５に露出されるポリシリコン膜３を酸化してＬＯ
ＣＯＳ酸化膜６を形成する。このＬＯＣＯＳ酸化膜６の
膜厚は、最大となる中央部が約１５００Åとなり、その
外周部に向かって薄くなる。この外周部では、ＬＯＣＯ
Ｓ酸化膜６はシリコン窒化膜４を持ち上げながらその下
面にバーズビーク状に入り込む。その為、ＬＯＣＯＳ酸
化膜６の周辺の膜厚は薄く形成される（図９参照）。
開口部５に露出されるポリシリコン膜３を酸化してＬＯ
ＣＯＳ酸化膜６を形成する。このＬＯＣＯＳ酸化膜６の
膜厚は、最大となる中央部が約１５００Åとなり、その
外周部に向かって薄くなる。この外周部では、ＬＯＣＯ
Ｓ酸化膜６はシリコン窒化膜４を持ち上げながらその下
面にバーズビーク状に入り込む。その為、ＬＯＣＯＳ酸
化膜６の周辺の膜厚は薄く形成される（図９参照）。
【０００５】続いて、シリコン窒化膜４をエッチング
し、除去する。次に、Ｂｕｆｆｅｒｅｄフッ酸（例え
ば、ＨＦ：Ｈ2Ｏ：ＮＨ4Ｆ＝１：４０：２０）でエッチ
ングし、このＬＯＣＯＳ酸化膜６の上面を約１００Å〜
３００Åだけ削り、露出したＬＯＣＯＳ酸化膜６をマス
クにして、露出されたポリシリコン膜６を異方性エッチ
ングにより除去する。これにより、図１０のようなフロ
ーティングゲート８を得る。尚、上記のように加工され
たＬＯＣＯＳ酸化膜には異なる符号「７」を付している
（図１０参照）。
し、除去する。次に、Ｂｕｆｆｅｒｅｄフッ酸（例え
ば、ＨＦ：Ｈ2Ｏ：ＮＨ4Ｆ＝１：４０：２０）でエッチ
ングし、このＬＯＣＯＳ酸化膜６の上面を約１００Å〜
３００Åだけ削り、露出したＬＯＣＯＳ酸化膜６をマス
クにして、露出されたポリシリコン膜６を異方性エッチ
ングにより除去する。これにより、図１０のようなフロ
ーティングゲート８を得る。尚、上記のように加工され
たＬＯＣＯＳ酸化膜には異なる符号「７」を付している
（図１０参照）。
【０００６】次いで、フッ酸でフローティングゲート７
直下以外の第１のゲート酸化膜をすライトエッチングし
た後、全面を例えばＣＶＤによりシリコン酸化膜を成膜
し、第２のゲート絶縁膜１０が形成される。最後に、１
５００Åのドープしたポリシリコン膜、１５００ÅのＷ
Ｓｉｘ膜を順次形成し、第２のゲート絶縁膜１０を介し
てフローティングゲート８の上部から側部にかけて延在
するようにコントロールゲート９を形成する。次いで、
フローティングゲート８及びコントロールゲート９をマ
スクにして不純物を半導体基板上に注入してソース領域
１１を形成した後、さらにもう一度不純物を注入してド
レイン領域を形成し、図１１のようなスプリットゲート
型フラッシュメモリが形成される。上述の如くフラッシ
ュメモリを生成することにより、図１１の点線で囲まれ
た領域ではフローティングゲート８の先が突き出た形と
なる。
直下以外の第１のゲート酸化膜をすライトエッチングし
た後、全面を例えばＣＶＤによりシリコン酸化膜を成膜
し、第２のゲート絶縁膜１０が形成される。最後に、１
５００Åのドープしたポリシリコン膜、１５００ÅのＷ
Ｓｉｘ膜を順次形成し、第２のゲート絶縁膜１０を介し
てフローティングゲート８の上部から側部にかけて延在
するようにコントロールゲート９を形成する。次いで、
フローティングゲート８及びコントロールゲート９をマ
スクにして不純物を半導体基板上に注入してソース領域
１１を形成した後、さらにもう一度不純物を注入してド
レイン領域を形成し、図１１のようなスプリットゲート
型フラッシュメモリが形成される。上述の如くフラッシ
ュメモリを生成することにより、図１１の点線で囲まれ
た領域ではフローティングゲート８の先が突き出た形と
なる。
【０００７】次に図１１のメモリセルの消去及び書き込
みの原理について簡単に説明する。図１１のフラッシュ
メモリにおいて、書き込み対象のメモリセル（以下、選
択セルと称する）のトランジスタをオンさせて、電子を
フローティングゲート８に注入することによりプログラ
ムの書き込みを行っていた。また、図１１の点線で囲ん
だ領域では、フローティングゲート８の上面のポリシリ
コン膜３を酸化して、ポリシリコン膜３上にＬＯＣＯＳ
酸化膜７を形成することにより、バーズビーク先端部に
突起部１４を形成していた。フローティングゲート８に
蓄積された情報を消去する際、ソース１１をアースし、
コントロールゲート９に例えば１５Ｖの電圧を印加する
ことにより、この突起部１４に電界集中を発生させ、こ
の電界集中を利用しフローティングゲート８からコント
ロールゲート９へ電子を引き抜き、消去を行っていた。
みの原理について簡単に説明する。図１１のフラッシュ
メモリにおいて、書き込み対象のメモリセル（以下、選
択セルと称する）のトランジスタをオンさせて、電子を
フローティングゲート８に注入することによりプログラ
ムの書き込みを行っていた。また、図１１の点線で囲ん
だ領域では、フローティングゲート８の上面のポリシリ
コン膜３を酸化して、ポリシリコン膜３上にＬＯＣＯＳ
酸化膜７を形成することにより、バーズビーク先端部に
突起部１４を形成していた。フローティングゲート８に
蓄積された情報を消去する際、ソース１１をアースし、
コントロールゲート９に例えば１５Ｖの電圧を印加する
ことにより、この突起部１４に電界集中を発生させ、こ
の電界集中を利用しフローティングゲート８からコント
ロールゲート９へ電子を引き抜き、消去を行っていた。
【０００８】
【発明が解決しようとする課題】上記のようにフローテ
ィングゲート８の上部外側に突起部１４を形成すること
により電界集中を起こさせ、フローティングゲート８か
らコントロールゲート９へのトンネリング電流を流れや
すくさせていた。しかしながら、従来の製造方法で形成
された突起物１４の形状ではトンネリング電流の流れが
不十分であった。つまり、従来の方法で突起物１４を製
造すると、突起物１４は図１１のようにフローティング
ゲート８の幅がＬＯＣＯＳ酸化膜７より狭くなり、ＬＯ
ＣＯＳ酸化膜７を介するため、突起物１４とコントロー
ルゲート９との間にある程度の距離ができる。電界強度
は電極間の距離に反比例するため、フローティングゲー
ト８及びコントロールゲート間の電界集中が十分に発生
せず、トンネリング電流も十分に発生するとは言えなか
った。
ィングゲート８の上部外側に突起部１４を形成すること
により電界集中を起こさせ、フローティングゲート８か
らコントロールゲート９へのトンネリング電流を流れや
すくさせていた。しかしながら、従来の製造方法で形成
された突起物１４の形状ではトンネリング電流の流れが
不十分であった。つまり、従来の方法で突起物１４を製
造すると、突起物１４は図１１のようにフローティング
ゲート８の幅がＬＯＣＯＳ酸化膜７より狭くなり、ＬＯ
ＣＯＳ酸化膜７を介するため、突起物１４とコントロー
ルゲート９との間にある程度の距離ができる。電界強度
は電極間の距離に反比例するため、フローティングゲー
ト８及びコントロールゲート間の電界集中が十分に発生
せず、トンネリング電流も十分に発生するとは言えなか
った。
【０００９】本発明の目的は、電界集中をより一層起こ
させ、トンネリング電流を発生させることにより、消去
動作を安定して動作させることを目的とする。
させ、トンネリング電流を発生させることにより、消去
動作を安定して動作させることを目的とする。
【００１０】
【課題を解決するための手段】本発明は、フローティン
グゲートの上部外側に形成される突起物がコントロール
ゲートに囲まれるように形成されることを特徴とする。
また、ＬＯＣＯＳ酸化膜を形成した後、ＬＯＣＯＳ酸化
膜をマスクにして前記第１の酸化膜をエッチングしてフ
ローティングゲートを形成し、ＬＯＣＯＳ酸化膜の形状
がフローティングゲートの形状より小さくなるようにエ
ッチングすることを特徴とする。
グゲートの上部外側に形成される突起物がコントロール
ゲートに囲まれるように形成されることを特徴とする。
また、ＬＯＣＯＳ酸化膜を形成した後、ＬＯＣＯＳ酸化
膜をマスクにして前記第１の酸化膜をエッチングしてフ
ローティングゲートを形成し、ＬＯＣＯＳ酸化膜の形状
がフローティングゲートの形状より小さくなるようにエ
ッチングすることを特徴とする。
【００１１】本発明によれば、ＬＯＣＯＳ酸化膜をフロ
ーティングゲートより小さくなるように形成することに
よって、フローティングゲートの上部外側の突起物がコ
ントロールゲートに囲まれるように形成されるので、こ
の形状により突起物とコントロールゲートとの間に電界
集中がより起こりやすくなる。
ーティングゲートより小さくなるように形成することに
よって、フローティングゲートの上部外側の突起物がコ
ントロールゲートに囲まれるように形成されるので、こ
の形状により突起物とコントロールゲートとの間に電界
集中がより起こりやすくなる。
【００１２】
【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置の製造方法の第１の実施の形態について説明す
る。尚、図８の半導体基板１に第１のゲート酸化膜２を
形成する工程から図１０のように予定されるフローティ
ングゲートの形状に合わせてポリシリコン膜３をエッチ
ングする工程までは従来と同一の工程になるので、説明
を省略する。
憶装置の製造方法の第１の実施の形態について説明す
る。尚、図８の半導体基板１に第１のゲート酸化膜２を
形成する工程から図１０のように予定されるフローティ
ングゲートの形状に合わせてポリシリコン膜３をエッチ
ングする工程までは従来と同一の工程になるので、説明
を省略する。
【００１３】図１０のようにエッチング加工して形成さ
れたＬＯＣＯＳ酸化膜７をマスクして、ポリシリコン酸
化膜３をエッチングしてフローティングゲート８を形成
する工程の後、フッ酸（ＨＦ：Ｈ2Ｏ）で全面を等方性
エッチングし、フローティングゲート８の上のＬＯＣＯ
Ｓ酸化膜７が削られるのと同時に、露出される第１のゲ
ート酸化膜２及びフローティングゲート８の下面の第１
のゲート酸化膜２の一部を削られる。このエッチングに
より、図１のように、ＬＯＣＯＳ酸化膜７の形状がフロ
ーティングゲート８の形状よりも小さくなる。尚、上記
のように削られたフローティングゲート、その突起部及
びＬＯＣＯＳ酸化膜は従来の形状と異なるため、これよ
りフローティングゲート１５、突起部１６及びＬＯＣＯ
Ｓ酸化膜１７と称する（以上、図１参照）。次いで、全
面を例えばＣＶＤによりシリコン酸化膜を全面に成膜
し、第２のゲート絶縁膜１０が形成される（以上、図２
参照）。
れたＬＯＣＯＳ酸化膜７をマスクして、ポリシリコン酸
化膜３をエッチングしてフローティングゲート８を形成
する工程の後、フッ酸（ＨＦ：Ｈ2Ｏ）で全面を等方性
エッチングし、フローティングゲート８の上のＬＯＣＯ
Ｓ酸化膜７が削られるのと同時に、露出される第１のゲ
ート酸化膜２及びフローティングゲート８の下面の第１
のゲート酸化膜２の一部を削られる。このエッチングに
より、図１のように、ＬＯＣＯＳ酸化膜７の形状がフロ
ーティングゲート８の形状よりも小さくなる。尚、上記
のように削られたフローティングゲート、その突起部及
びＬＯＣＯＳ酸化膜は従来の形状と異なるため、これよ
りフローティングゲート１５、突起部１６及びＬＯＣＯ
Ｓ酸化膜１７と称する（以上、図１参照）。次いで、全
面を例えばＣＶＤによりシリコン酸化膜を全面に成膜
し、第２のゲート絶縁膜１０が形成される（以上、図２
参照）。
【００１４】続いて、シリコン窒化膜を例えばＣＶＤに
より成膜し、成膜されたシリコン窒化膜を異方性エッチ
ングする。異方性エッチングは、フローティングゲート
１５及びＬＯＣＯＳ酸化膜１７の上面に形成される第２
のゲート絶縁膜１８と、シリコン基板１上の第２のゲー
ト絶縁膜１０とが露出するように行われる。この異方性
エッチングによって、フローティングゲート１５の側部
にスペーサー１９が形成される（以上、図３参照）。
より成膜し、成膜されたシリコン窒化膜を異方性エッチ
ングする。異方性エッチングは、フローティングゲート
１５及びＬＯＣＯＳ酸化膜１７の上面に形成される第２
のゲート絶縁膜１８と、シリコン基板１上の第２のゲー
ト絶縁膜１０とが露出するように行われる。この異方性
エッチングによって、フローティングゲート１５の側部
にスペーサー１９が形成される（以上、図３参照）。
【００１５】スペーサー１９の形成後、第２のゲート絶
縁膜１０を介してフローティングゲート１５の上部から
側部にかけて延在するようにコントロールゲート９を形
成する。さらに、フローティングゲート８及びコントロ
ールゲート９をマスクにして不純物を半導体基板上に注
入してソース領域１１及びドレイン領域を形成する。図
４のようなスプリットゲート型フラッシュメモリが形成
される。
縁膜１０を介してフローティングゲート１５の上部から
側部にかけて延在するようにコントロールゲート９を形
成する。さらに、フローティングゲート８及びコントロ
ールゲート９をマスクにして不純物を半導体基板上に注
入してソース領域１１及びドレイン領域を形成する。図
４のようなスプリットゲート型フラッシュメモリが形成
される。
【００１６】本発明の製造方法では、突起部１６が露出
するように形成されるため、第２のゲート酸化膜１８及
びコントロールゲート９が突起部１６を覆うように形成
される。つまり、突起部１６の突出部を囲むように第２
ゲート酸化膜１８及びコントロールゲート９が形成され
る。その結果、従来の第１１図と比べ、フローティング
ゲート１５の突起部とコントロールゲート９との距離が
近くなり、突起部１６の突出部がより先鋭となるので、
突起部１６の先端からコントロールゲート９に発生する
電気力線の間隔が狭くなり、電界集中がより起こりやす
くなる。よって、消去動作の際、ソースに０Ｖを、コン
トロールゲート９に１５Ｖを印加すると、より大きな電
界集中によりトンネル電流が発生しやすくなる。その
為、フローティングゲート１５からコントロールゲート
９へ電子を引き抜きやすくなり、より安定した消去動作
を行うことができる。
するように形成されるため、第２のゲート酸化膜１８及
びコントロールゲート９が突起部１６を覆うように形成
される。つまり、突起部１６の突出部を囲むように第２
ゲート酸化膜１８及びコントロールゲート９が形成され
る。その結果、従来の第１１図と比べ、フローティング
ゲート１５の突起部とコントロールゲート９との距離が
近くなり、突起部１６の突出部がより先鋭となるので、
突起部１６の先端からコントロールゲート９に発生する
電気力線の間隔が狭くなり、電界集中がより起こりやす
くなる。よって、消去動作の際、ソースに０Ｖを、コン
トロールゲート９に１５Ｖを印加すると、より大きな電
界集中によりトンネル電流が発生しやすくなる。その
為、フローティングゲート１５からコントロールゲート
９へ電子を引き抜きやすくなり、より安定した消去動作
を行うことができる。
【００１７】また、フローティングゲート１５の側面に
スペーサー１９を形成することにより、コントロールゲ
ート８からフローティングゲート９へ電子が移動すると
いう誤動作、即ちリバーストンネリング現象を防止する
ことができる。つまり、図２において、フローティング
ゲート１５の下部で第１のゲート絶縁膜２が削れた部分
（点線で囲まれた部分）では、第２のゲート絶縁膜１８
が入り込んで形成されている。もしこの上に直接コント
ロールゲートを形成すると、コントロールゲートの一部
に先端が先鋭となる突起物が生成されるので、この突起
物に電界集中が発生し、この突起物からフローティング
ゲート８へ電子が移動する恐れがある。しかし、第１の
実施形態ではスペーサーを形成することにより、図２の
点線中の入り込んだ部分がスペーサーによって埋められ
る。その為、コントロールゲートを形成しても、コント
ロールゲート９の内部に突起物が生成されないので、電
界集中は発生せず、コントロールゲートからフローティ
ングゲートへの電子の移動は防止される。
スペーサー１９を形成することにより、コントロールゲ
ート８からフローティングゲート９へ電子が移動すると
いう誤動作、即ちリバーストンネリング現象を防止する
ことができる。つまり、図２において、フローティング
ゲート１５の下部で第１のゲート絶縁膜２が削れた部分
（点線で囲まれた部分）では、第２のゲート絶縁膜１８
が入り込んで形成されている。もしこの上に直接コント
ロールゲートを形成すると、コントロールゲートの一部
に先端が先鋭となる突起物が生成されるので、この突起
物に電界集中が発生し、この突起物からフローティング
ゲート８へ電子が移動する恐れがある。しかし、第１の
実施形態ではスペーサーを形成することにより、図２の
点線中の入り込んだ部分がスペーサーによって埋められ
る。その為、コントロールゲートを形成しても、コント
ロールゲート９の内部に突起物が生成されないので、電
界集中は発生せず、コントロールゲートからフローティ
ングゲートへの電子の移動は防止される。
【００１８】次に、本発明の第２の実施の形態について
説明する。尚、第１の実施の形態とと同様に、半導体基
板１に第１のゲート酸化膜２を形成する工程から図１０
のように予定されるフローティングゲートの形状に合わ
せてポリシリコン膜３をエッチングする工程までは従来
と同一の工程になるので、説明を省略する。図１０のよ
うにエッチング加工して形成されたＬＯＣＯＳ酸化膜７
をマスクとして、ポリシリコン酸化膜３をエッチングし
てフローティングゲート８を形成する工程の後、露出さ
れた第１のゲート絶縁膜２と、ＬＯＣＯＳ酸化膜７とを
異方性エッチングする。異方性エッチングにより、第１
のゲート絶縁膜が全て削られるとともに、ＬＯＣＯＳ酸
化膜７はその幅サイズがフローティングゲート８の幅サ
イズよりも小さくなるように削られる。尚、上記のよう
に削られたフローティングゲート、その突起部及びＬＯ
ＣＯＳ酸化膜は従来の形状と異なるため、これよりフロ
ーティングゲート２０、突起部２１及びＬＯＣＯＳ酸化
膜２２と称する（以上、図５参照）。
説明する。尚、第１の実施の形態とと同様に、半導体基
板１に第１のゲート酸化膜２を形成する工程から図１０
のように予定されるフローティングゲートの形状に合わ
せてポリシリコン膜３をエッチングする工程までは従来
と同一の工程になるので、説明を省略する。図１０のよ
うにエッチング加工して形成されたＬＯＣＯＳ酸化膜７
をマスクとして、ポリシリコン酸化膜３をエッチングし
てフローティングゲート８を形成する工程の後、露出さ
れた第１のゲート絶縁膜２と、ＬＯＣＯＳ酸化膜７とを
異方性エッチングする。異方性エッチングにより、第１
のゲート絶縁膜が全て削られるとともに、ＬＯＣＯＳ酸
化膜７はその幅サイズがフローティングゲート８の幅サ
イズよりも小さくなるように削られる。尚、上記のよう
に削られたフローティングゲート、その突起部及びＬＯ
ＣＯＳ酸化膜は従来の形状と異なるため、これよりフロ
ーティングゲート２０、突起部２１及びＬＯＣＯＳ酸化
膜２２と称する（以上、図５参照）。
【００１９】続いて、フッ酸（例えば、ＨＦ：Ｈ2Ｏ＝
１：２５）でフローティングゲート７直下以外の第１の
ゲート絶縁膜２をエッチングし、前の工程の異方性エッ
チングにより発生したダメージを除去した後、例えばＣ
ＶＤ法によりシリコン酸化膜を全面に成膜し、第２のゲ
ート絶縁膜２３を形成する。最後に、１５００Åのドー
プされたポリシリコン膜、１５００ÅのＷＳｉｘ膜を順
次形成する（以上、図６参照）。
１：２５）でフローティングゲート７直下以外の第１の
ゲート絶縁膜２をエッチングし、前の工程の異方性エッ
チングにより発生したダメージを除去した後、例えばＣ
ＶＤ法によりシリコン酸化膜を全面に成膜し、第２のゲ
ート絶縁膜２３を形成する。最後に、１５００Åのドー
プされたポリシリコン膜、１５００ÅのＷＳｉｘ膜を順
次形成する（以上、図６参照）。
【００２０】次いで、第２のゲート絶縁膜２３の形成
後、第２のゲート絶縁膜２３を介してフローティングゲ
ート８の上部から側部にかけて延在するようにコントロ
ールゲート９を形成する。さらに、フローティングゲー
ト２０及びコントロールゲート９をマスクにして不純物
を半導体基板上に注入してソース領域１１及びドレイン
領域を形成し、図７のようなスプリットゲート型フラッ
シュメモリが形成される。
後、第２のゲート絶縁膜２３を介してフローティングゲ
ート８の上部から側部にかけて延在するようにコントロ
ールゲート９を形成する。さらに、フローティングゲー
ト２０及びコントロールゲート９をマスクにして不純物
を半導体基板上に注入してソース領域１１及びドレイン
領域を形成し、図７のようなスプリットゲート型フラッ
シュメモリが形成される。
【００２１】第２の実施形態においても、突起部２１が
露出するように形成されるため、第２のゲート酸化膜２
３及びコントロールゲート９が突起部２１を囲みかつ覆
うように形成される。これにより、従来よりも突起部２
１の先端で電界集中が起こりやすくなるので、フローテ
ィングゲート２０からコントロールゲート９へのトンネ
ル電流が発生しやすくなる。その為、フローティングゲ
ート２０からコントロールゲートへ電子を引き抜きやす
くなり、より安定した消去動作を行うことができる。
露出するように形成されるため、第２のゲート酸化膜２
３及びコントロールゲート９が突起部２１を囲みかつ覆
うように形成される。これにより、従来よりも突起部２
１の先端で電界集中が起こりやすくなるので、フローテ
ィングゲート２０からコントロールゲート９へのトンネ
ル電流が発生しやすくなる。その為、フローティングゲ
ート２０からコントロールゲートへ電子を引き抜きやす
くなり、より安定した消去動作を行うことができる。
【００２２】第２の実施形態では、ＬＯＣＯＳ酸化膜２
２を削る工程において、異方性エッチングするため、フ
ローティングゲート２０の下部の第１のゲート絶縁膜２
の一部をエッチングするということは行われない。その
為、図４のように第２のゲート絶縁膜１８がフローティ
ングゲート１５の下部に入り込むことはない。その結
果、第２のゲート絶縁膜２０の上に直接コントロールゲ
ート９を形成しても電界集中が発生しリバーストンネリ
ング現象を抑制することができる。よって、スペーサー
の形成を省略することができ、この場合スペーサーを形
成する工程を省略でき、工程を簡略化することができ
る。
２を削る工程において、異方性エッチングするため、フ
ローティングゲート２０の下部の第１のゲート絶縁膜２
の一部をエッチングするということは行われない。その
為、図４のように第２のゲート絶縁膜１８がフローティ
ングゲート１５の下部に入り込むことはない。その結
果、第２のゲート絶縁膜２０の上に直接コントロールゲ
ート９を形成しても電界集中が発生しリバーストンネリ
ング現象を抑制することができる。よって、スペーサー
の形成を省略することができ、この場合スペーサーを形
成する工程を省略でき、工程を簡略化することができ
る。
【００２３】
【発明の効果】本発明によれば、ＬＯＣＯＳ酸化膜をフ
ローティングゲートより小さくなるように形成すること
によって、フローティングゲートの上部外側の突起部が
コントロールゲートに入り込み、囲まれるように形成さ
れるので、前記突起部の先端に電界集中がより起こりや
すくなる。その為、トンネリング電流がより発生しやす
くなり、フローティングゲートからコントロールゲート
へ電子をより一層引き抜きやすくなる。よって、消去動
作を安定して起こさせ、消去特性を向上させることがで
きる。また、電界集中がより発生しやすくなるため、消
去の際、コントロールゲートに印加する電圧を低下させ
ることも可能になり、半導体記憶装置の耐圧特性も改善
することができる。
ローティングゲートより小さくなるように形成すること
によって、フローティングゲートの上部外側の突起部が
コントロールゲートに入り込み、囲まれるように形成さ
れるので、前記突起部の先端に電界集中がより起こりや
すくなる。その為、トンネリング電流がより発生しやす
くなり、フローティングゲートからコントロールゲート
へ電子をより一層引き抜きやすくなる。よって、消去動
作を安定して起こさせ、消去特性を向上させることがで
きる。また、電界集中がより発生しやすくなるため、消
去の際、コントロールゲートに印加する電圧を低下させ
ることも可能になり、半導体記憶装置の耐圧特性も改善
することができる。
【００２４】また、フローティングゲートの側部にスペ
ーサーを形成するので、リバーストンネリング現象を防
止することができる。さらに、ＬＯＣＯＳ酸化膜をフロ
ーティングゲートより小さくする工程を導入するだけ
で、簡単に前記突起部がコントロールゲートに入り込む
ように形成することができ、上記効果を奏することがで
きる。
ーサーを形成するので、リバーストンネリング現象を防
止することができる。さらに、ＬＯＣＯＳ酸化膜をフロ
ーティングゲートより小さくする工程を導入するだけ
で、簡単に前記突起部がコントロールゲートに入り込む
ように形成することができ、上記効果を奏することがで
きる。
【図１】第１の実施の形態である不揮発性半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図２】第１の実施の形態である不揮発性半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図３】第１の実施の形態である不揮発性半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図４】第１の実施の形態である不揮発性半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図５】第１の実施の形態である不揮発性半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図６】第２の実施の形態である不揮発性半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図７】第２の実施の形態である不揮発性半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図８】第２の実施の形態である不揮発性半導体記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図９】従来の不揮発性半導体記憶装置の製造方法を示
す断面図である。
す断面図である。
【図１０】従来の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図１１】従来の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
【図１２】従来の不揮発性半導体記憶装置の製造方法を
示す断面図である。
示す断面図である。
Claims (7)
- 【請求項１】 一導電型の半導体基板上のゲート絶縁膜
上に形成されたシリコン膜より成るフローティングゲー
トと、前記フローティングゲート上に形成されたＬＯＣ
ＯＳ酸化膜と、フローティングゲートの一部に重なって
下方へ延在されるコントロールゲートと、前記コントロ
ールゲートの端部及び前記フローティングゲートの端部
とオーバーラップするように前記半導体基板上に形成さ
れた逆導電型の拡散領域とを有する不揮発性半導体記憶
装置において、 前記フローティングゲートの上部外側に形成される突起
物が前記コントロールゲートに囲まれるように形成され
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記コントロールゲートの側面にスペー
サーを形成することを特徴とする請求項１記載の不揮発
性半導体記憶装置。 - 【請求項３】 前記ＬＯＣＯＳ膜の形状を前記フローテ
ィングゲートより小さくすることを特徴とする請求項１
または２記載の不揮発性半導体記憶装置。 - 【請求項４】 一導電型の半導体基板にゲート絶縁膜を
形成する工程と、 前記ゲート絶縁膜上に第１のシリコン膜を形成する工程
と、 予定のフローティングゲートに対応する前記第１のシリ
コン膜を露出した耐酸化膜を形成する工程と、 前記耐酸化膜を介して前記第１のシリコン膜を酸化しＬ
ＯＣＯＳ酸化膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜をマスクにして前記第１のシリコ
ン膜をエッチングしてフローティングゲートを形成する
工程と、 前記ＬＯＣＯＳ酸化膜の形状を前記フローティングゲー
トの形状より小さくするエッチング工程と、 全面に第２のゲート絶縁膜を形成する工程と、 前記第２のゲート絶縁膜を介して、前記フローティング
ゲートと重なって下方へ延在されるコントロールゲート
を形成する工程と、 前記コントロールゲートの端部及び前記フローティング
ゲートの端部とにオーバーラップするように前記半導体
基板拡散領域を形成する工程とを有することを特徴とす
る不揮発性半導体記憶装置の製造方法。 - 【請求項５】 前記第２ゲート絶縁膜を形成した後、さ
らに、スペーサーを形成する工程を設けたことを特徴と
する請求項４記載の不揮発性半導体記憶装置の製造方
法。 - 【請求項６】 前記エッチング工程は異方性エッチング
することを特徴とする請求項４記載の不揮発性半導体記
憶装置の製造方法。 - 【請求項７】 前記エッチング工程は等方性エッチング
することを特徴とする請求項４記載の不揮発性半導体記
憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9234166A JPH1174383A (ja) | 1997-08-29 | 1997-08-29 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9234166A JPH1174383A (ja) | 1997-08-29 | 1997-08-29 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174383A true JPH1174383A (ja) | 1999-03-16 |
Family
ID=16966706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9234166A Pending JPH1174383A (ja) | 1997-08-29 | 1997-08-29 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174383A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100665834B1 (ko) * | 2000-12-06 | 2007-01-09 | 삼성전자주식회사 | 스플리트 게이트형 플래시 메모리 소자 제조방법 |
| KR100824400B1 (ko) | 2005-07-08 | 2008-04-22 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 형성 방법 |
-
1997
- 1997-08-29 JP JP9234166A patent/JPH1174383A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100665834B1 (ko) * | 2000-12-06 | 2007-01-09 | 삼성전자주식회사 | 스플리트 게이트형 플래시 메모리 소자 제조방법 |
| KR100824400B1 (ko) | 2005-07-08 | 2008-04-22 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 형성 방법 |
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