JPH1174731A

JPH1174731A - 周波数合成器

Info

Publication number: JPH1174731A
Application number: JP10106669A
Authority: JP
Inventors: Yasuyuki Yoshida; 康幸吉田
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1997-07-04
Filing date: 1998-04-16
Publication date: 1999-03-16

Abstract

(57)【要約】【課題】周波数チャンネル切替え時間を短縮して切替
え時間の高速化を図りつつ、高周波まで出力させること
が困難であった。【解決手段】固定周波数ｆ_Aの第１周波数信号Ａを出
力する、位相同期回路を用いた第１発振部21と、外部か
ら入力される周波数設定データ信号に対応した可変周波
数ｆ_Bの第２周波数信号Ｂを第１周波数信号Ａに同期し
て出力する、ディジタルダイレクト発振器を用いた第２
発振部22と、第１・第２周波数信号Ａ・Ｂが入力され、
固定周波数ｆ_Aと可変周波数ｆ_Bとの和および差の周波
数を有する混合周波数信号Ｃを出力する周波数混合器23
と、混合周波数信号Ｃのうち和または差の周波数の一方
を通過させる帯域通過フィルタ24とから成る周波数合成
器である。チャンネル切替え時間を著しく短縮できると
ともに高周波の出力が可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は複数の周波数の信号
を切り替えて送信受信を行なう無線通信装置に用いられ
る周波数合成器に関するものである。

【０００２】

【従来の技術】近年、携帯電話を初めとする携帯通信機
器等の無線を利用した通信装置の発展が目覚ましく、利
用者の数が急激に増大している。これらの無線通信装置
を使用する通信システムでは複数の無線通信装置で無線
信号の送信受信を行なうために通常は周波数分割方式と
して使用周波数帯域を複数の周波数に分割したチャンネ
ルが用意されており、そのような通信システムで使用さ
れる無線通信装置は他の無線通信装置により使用されて
いるチャンネルを避けて未使用のチャンネルで送信受信
を行なうように設計されている。また、最近では周波数
分割方式に加え、送信受信の時間を区切って通信を行な
う時分割方式も利用され始めている。

【０００３】そのため無線通信装置の無線部には使用周
波数を切り替える回路が組み込まれており、最近ではそ
の回路のほとんどが位相同期回路を用いた周波数合成器
を使用している。

【０００４】図４はそのような位相同期回路を用いた従
来の周波数合成器の構成を示すブロック図である。図４
において、１は基準となる周波数ｆ_rの出力ｃを発生す
る基準周波数信号発生器である。２は位相比較器、３は
ループフィルタ、４は電圧制御発振器、５は可変分周
器、６は制御部である。

【０００５】位相比較器２は、基準周波数信号発生器１
からの出力ｃおよび可変分周器５からの出力ｂの位相差
に応じて、Ｈｉ状態・Ｌｏ状態・Ｈｉインピーダンス状
態の３状態のいずれかの出力ｄを発生する。ループフィ
ルタ３は位相比較器２の出力側に接続され、位相比較器
２の出力ｄに含まれる高調波成分の除去と電圧の直流成
分Ｖ_cの保持を行ない、電圧制御発振器４の制御端子Ｔ
にそのＶ_cを制御端子電圧として入力することにより、
電圧制御発振器４の発振周波数ｆを直接決定するととも
に位相同期ループの応答特性を決定する。電圧制御発振
器４はその制御端子Ｔに加えられた制御端子電圧Ｖ_cに
応じた周波数ｆで発振してその周波数信号を出力する。
可変分周器５は電圧制御発振器４の出力端子に接続さ
れ、その出力の周波数ｆを制御部６からの分周数設定信
号ａによって指定された分周数Ｎで分周して周波数ｆ_p
＝ｆ／Ｎの出力ｂを発生し、その出力ｂが位相比較器２
に入力される。制御部６は可変分周器５に接続され、可
変分周器５の分周数Ｎを設定する分周数設定信号ａを発
生する。

【０００６】以上のような構成の従来の周波数合成器に
おいて、出力ａ〜ｄ、制御端子電圧Ｖ_c、周波数ｆ_r・
ｆ_p・ｆの関係は次のようなものである。

【０００７】図５は位相比較器２に対する出力ｃ・出力
ｂ・出力ｄの各波形のタイミング図であり、可変分周器
５の出力ｂの周波数ｆ_pが基準周波数信号発生器１の出
力ｃの周波数ｆ_rに比べて低いとき、すなわちｆ_r＞ｆ
_pのときの位相比較器２の出力状態を示している。この
ときは同図に示すように、位相比較器２の出力ｄは基準
周波数信号発生器１の出力ｃの立ち上がりでＨｉ状態と
なり、可変分周器５の出力ｄの立ち上がりでリセットさ
れてＨｉインピーダンス状態になる。

【０００８】図６も位相比較器２に対する出力ｃ・出力
ｂ・出力ｄの各波形のタイミング図であり、可変分周器
５の出力ｂの周波数ｆ_pが基準周波数信号発生器１の出
力ｃの周波数ｆ_rに比べて高いとき、すなわちｆ_r＜ｆ
_pのときの位相比較器２の出力状態を示している。この
ときは同図に示すように、位相比較器２の出力ｄは基準
周波数信号発生器１の出力ｃの立ち上がりでＬｏ状態と
なり、可変分周器５の出力ｄの立ち上がりでリセットさ
れてＨｉインピーダンス状態になる。

【０００９】また、図７は制御端子電圧Ｖ_cに対する電
圧制御発振器４の出力周波数ｆの関係を示す電圧−周波
数特性図であり、図８はチャンネル切替え時の制御端子
電圧Ｖ_cの過渡状態を示す時間応答波形図である。図７
において横軸は制御端子電圧Ｖ_cを、縦軸は出力周波数
ｆを表しており、Ａは制御端子電圧Ｖ_cに対する出力周
波数ｆの変化を示す特性曲線である。ここでＶ₁はチャ
ンネル切替え前の電圧、Ｖ₂はチャンネル切替え後の電
圧、ｆ₁はチャンネル切替え前の周波数、ｆ₂はチャン
ネル切替え後の周波数を表しており、このように電圧Ｖ
₁とＶ₂との間の制御端子電圧Ｖ_cにより電圧制御発振
器４の出力周波数ｆは周波数ｆ₁とｆ₂との間で直線的
に変化して制御される。

【００１０】図８において横軸は時間を、縦軸は制御端
子電圧Ｖ_cを表しており、Ｂはチャンネル切替え開始時
Ｔ₀からの制御端子電圧Ｖ_cの変化を示す特性曲線であ
る。

【００１１】ここでは制御端子電圧Ｖ_cが電圧Ｖ₁から
Ｖ₂へ変わる際の時間応答を示している。なお、制御端
子電圧Ｖ_cはループフィルタ３を構成するコンデンサ３
ａの両端の電位差の変化にほぼ等しいものとなる。

【００１２】以上のように構成された位相同期回路を用
いた従来の周波数合成器について、以下その動作を説明
する。

【００１３】まず、定常状態においては電圧制御発振器
４はその制御端子電圧Ｖ_cに従って図７に示す電圧−周
波数特性に応じた周波数ｆで発振を行なう。この電圧制
御発振器４からの周波数ｆの出力は可変分周器５に入力
されてそこで１／Ｎに分周され、可変分周器５からの周
波数ｆ_p（＝ｆ／Ｎ）の出力ｂが基準周波数信号発生器
１からの出力ｃとともに位相比較器２に入力される。位
相比較器２の出力ｄはこれら２つの入力の位相差に応じ
てＨｉインピーダンス状態・Ｈｉ状態・Ｌｏ状態の３状
態のいずれかを示すが、定常状態では２つの入力の位相
差はないので出力ｄはＨｉインピーダンス状態となる。
その結果、ループフィルタ３のコンデンサ３ａでは充放
電は起きず、電圧制御発振器４への制御端子電圧Ｖ_cは
一定に維持され、電圧制御発振器４は一定の周波数ｆで
発振を行なう。

【００１４】ここで、温度変化等の影響により電圧制御
発振器４の出力の周波数ｆが変化したときにおいては、
例えば電圧制御発振器４の出力周波数ｆが低くなった場
合は、可変分周器５の出力ｂの周波数ｆ_pも低くなり、
その結果周波数ｆ_pが基準周波数信号発生器１の出力ｃ
の周波数ｆ_rに比べて低くなると、位相比較器２の出力
ｄは、図５に示すように、出力ｃの周波数ｆ_rの立ち上
がりでＨｉ状態となり、出力ｂの周波数ｆ_pの立ち上が
りでリセットされてＨｉインピーダンス状態となる。ま
た、このように出力ｄがＨｉ状態の間にはループフィル
タ３のコンデンサ３ａが充電されて制御端子電圧Ｖ_cが
上昇する。そのため、電圧制御発振器４の発振周波数ｆ
が制御端子電圧Ｖ_cの上昇につれて元の出力周波数ｆに
向かって徐々に高くなり、周波数ｆの変動分が抑圧され
ていく。

【００１５】一方、電圧制御発振器４の出力周波数ｆが
高くなった場合は、可変分周器５の出力ｂの周波数ｆ_p
も高くなり、その結果周波数ｆ_pが基準周波数信号発生
器１の出力ｃの周波数ｆ_rに比べて高くなると、位相比
較器２の出力ｄは、図６に示すように、出力ｂの周波数
ｆ_pの立ち上がりでＬｏ状態となり、出力ｃの周波数ｆ
_rの立ち上がりでリセットされてＨｉインピーダンス状
態となる。また、このように出力ｄがＬｏ状態の間には
ループフィルタ３のコンデンサ３ａが放電されて制御端
子電圧Ｖ_cが下降する。そのため、電圧制御発振器４の
発振周波数ｆが制御端子電圧Ｖ_cの下降につれて元の出
力周波数ｆに向かって徐々に低くなり、周波数ｆの変動
分が抑圧されていく。

【００１６】また、電圧制御発振器４の出力の周波数ｆ
を変えるチャンネル切替え時においては、まず制御部６
よりチャンネル切替えのための分周数設定信号ａが可変
分周器５に入力され、可変分周器５ではその分周数設定
信号ａに従い分周数Ｎが変えられる。定常状態では可変
分周器５の出力ｂの周波数ｆ_pと電圧制御発振器４の出
力周波数ｆと可変分周器５の分周数Ｎとの間にはｆ_r＝
ｆ／Ｎの関係があり、低い周波数のチャンネルから高い
周波数のチャンネルへ切り替えられるときは分周数Ｎが
増やされて可変分周器５の出力ｂの周波数ｆ_pが低くな
り、その結果周波数ｆ_pが基準周波数信号発生器１の出
力ｃの周波数ｆ_rに比べて低くなると、位相比較器２の
出力ｄは、図５に示すように、出力ｃの周波数ｆ_rの立
ち上がりでＨｉ状態となり、出力ｂの周波数ｆ_pの立ち
上がりでリセットされてＨｉインピーダンス状態とな
り、出力ｄがＨｉ状態の間にはループフィルタ３のコン
デンサ３ａが充電されて制御端子電圧Ｖ_cが上昇するた
め、電圧制御発振器４の発振周波数ｆが制御端子電圧Ｖ
_cの上昇につれて高くなる。

【００１７】他方、高い周波数のチャンネルから低い周
波数のチャンネルへ切り替えられるときは分周数Ｎが減
らされて可変分周器５の出力ｂの周波数ｆ_pが高くな
り、その結果周波数ｆ_pが基準周波数信号発生器１の出
力ｃの周波数ｆ_rに比べて高くなると、位相比較器２の
出力ｄは、図６に示すように、出力ｂの周波数ｆ_pの立
ち上がりでＬｏ状態となり、出力ｃの周波数ｆ_rの立ち
上がりでリセットされてＨｉインピーダンス状態とな
り、出力ｄがＬｏ状態の間にはループフィルタ３のコン
デンサ３ａが放電されて制御端子電圧Ｖ_cが下降するた
め、電圧制御発振器４の発振周波数ｆが制御端子電圧Ｖ
_cの下降につれて低くなる。このようにして電圧制御発
振器４の発振周波数ｆの切替えが行なわれる。

【００１８】ここで、電圧制御発振器４の定常状態にお
ける発振周波数ｆを、チャンネル切替え前をｆ₁、チャ
ンネル切替え後をｆ₂とすると、図７に示したように、
電圧制御発振器４のその時の制御端子電圧Ｖ_cはそれぞ
れＶ₁・Ｖ₂である。このとき、チャンネル切替えに伴
う制御端子電圧Ｖ_cの時間変化波形は図８に示したよう
になり、この波形はループフィルタ３の時定数等によっ
て決定する。

【００１９】次に、チャンネル切替えの高速化を図った
位相同期回路を用いた従来の周波数合成器について、図
９を用いて説明する。図９は図４と同様に周波数合成器
の構成を示すブロック図であり、図９において図４と同
様の作用効果を奏する箇所には同じ符号を付してある。

【００２０】図９において７は制御部であり、分周数設
定信号ａに加えてチャンネル切替え時に切替えのための
フィルタ切替え信号ｅも出力する。８はフィルタ切替え
スイッチであり、制御部７からのフィルタ切替え信号ｅ
に従ってスイッチのオン・オフを行ない、ループフィル
タ３の時定数を変える働きをする。このように構成され
た位相同期回路を用いた周波数合成器では、チャンネル
切替え時にフィルタ切替えスイッチをオンすることによ
りループフィルタ３の時定数を小さくし、チャンネル切
替え時間の短縮を図っていた。

【００２１】また次に、ディジタルダイレクト発振器を
用いた従来の周波数合成器について、図10を用いて説明
する。図10はディジタルダイレクト発振器を用いた従来
の周波数合成器の構成を示すブロック図である。図10に
おいて９はディジタル／アナログ変換器であり、ライト
信号ｇに同期してディジタルのデータが入力され、入力
されたデータに対応する決まったアナログ電位を出力す
る。10はメモリであり、０度から359.9 度までの0.1 度
刻みの正弦波１サイクルの瞬時値のデータをアドレスの
０番から3599番までに記憶しており、リード信号ｈに同
期して入力されるアドレスのデータに従い、そのアドレ
スに記憶された瞬時値のデータがディジタルのデータと
してディジタル／アナログ変換器９に出力される。11は
制御部、12は固定水晶発振器であり、制御部11には周波
数設定データ信号ｉと固定水晶発振器12からのクロック
信号とが入力され、メモリ10にリード信号ｈとアドレス
のデータを、ディジタル／アナログ変換器９にライト信
号ｇを出力し、固定水晶発振器12は制御部11の動作タイ
ミングの基となるクロック信号を発生する。

【００２２】また制御部11はその内部がさらに詳細にブ
ロック図で示すような構成となっている。制御部11にお
いて、13は周波数設定データ信号ｉを制御部11内に取り
込むインターフェイスである。14はバッファであり、制
御部11内に取り込まれた周波数設定データ信号ｉを記憶
保持し、後段に出力する。15は加算器であり、加算命令
信号ｊに同期してバッファ14の出力と自らの出力値のア
ドレスデータを加算し、アドレスデータを出力する。16
はタイミング発生回路であり、固定水晶発振器12から入
力されたクロック信号を基に、ライト信号ｇ・リード信
号ｈ・加算命令信号ｊを発生する。

【００２３】以上のように構成されたディジタルダイレ
クト発振器を用いた従来の周波数合成器によれば、イン
ターフェイス13を介して制御部11に入力された周波数設
定データ信号ｉはバッファ14にて記録保持され、加算器
15に出力される。加算器15では加算命令信号ｊが入力さ
れる度に自らの出力値とバッファ14から入力される周波
数設定データ信号ｉを加算してアドレスデータとして出
力する。例えば、加算器15の出力が1234、周波数設定デ
ータ信号ｉが100 であれば、加算命令信号ｊが入力され
る毎にアドレスデータが1334・1434・1534…と100 ずつ
インクリメントされていき、その値が3600を超えると36
00が引かれるようになっている。メモリ10では制御部11
から与えられたアドレスデータをディジタル／アナログ
変換器９に出力し、ディジタル／アナログ変換器９から
は入力されたアドレスデータに対応する電位が出力され
る。上述のアドレスデータがメモリ10に入力された場合
であれば、ディジタル／アナログ変換器９からは正弦波
133.4 度・143.4 度・153.4 度の瞬時値が順次出力され
る。

【００２４】このような構成の周波数合成器によれば、
（周波数設定データ信号ｉ／10）度毎の正弦波の瞬時値
がクロック信号ごとに出力されることとなり、その結
果、クロック周波数をｆ_cとするとｆ_c／｛360 ／（ｉ
／10）｝＝ｆ_c・ｉ／3600の周波数の正弦波が出力され
ることとなる。

【００２５】なお、図11は図10に示した周波数合成器に
おける各信号波形のタイミング図であり、タイミング発
生回路16からの出力であるライト信号ｇ・リード信号ｈ
・加算命令信号ｊやメモリ10に入出力されるデータの入
出力のタイミングを示している。上記の例では、クロッ
ク信号が入力されるとまず加算命令信号ｊが出力され、
加算器15の出力が確定した後にリード信号ｈが出力さ
れ、さらにメモリ10の出力データが確定した後にライト
信号ｇが出力されることにより、ディジタル／アナログ
変換器９のアナログ電位出力が変化していることが分か
る。

【００２６】

【発明が解決しようとする課題】しかしながら、図４に
示した構成の位相同期回路を用いた従来の周波数合成器
では、周波数の切替え時間がループフィルタ３の時定数
によって左右され、時定数が小さいほど高速な切替えが
可能であるが、時定数を小さくすると位相ノイズの増大
・基準周波数成分のスプリアスの漏れ等が発生するた
め、切替え時間の高速化が妨げられるという問題点があ
った。

【００２７】また、図９に示した構成の位相同期回路を
用いた従来の周波数合成器では、ループフィルタ３の時
定数を可変にして周波数の切替え時間の高速化を図って
いるが、フィルタ切替えスイッチの切替えの際に位相比
較器２の負荷インピーダンスが変化するため、その影響
で電圧制御発振器４の制御端子に加えられる制御電圧が
変化してしまい、切替え時間の高速化が妨げられるとい
う問題点があった。

【００２８】また、図10に示した構成のディジタルダイ
レクト発振器を用いた従来の周波数合成器では、周波数
の切替え時間は周波数設定データ信号ｉの書き込み時間
のみであることから非常に高速であったが、ＥＣＬ（Em
itter Coupled Logic ）等の高速な素子を用いて回路を
構成しても、その最大出力が100 ＭＨｚ程度であるた
め、500 ＭＨｚ以上の周波数を利用する無線通信機器に
は使用することができないという問題点があった。

【００２９】本発明は上記問題点を解決すべく本発明者
が鋭意研究に努めた結果完成されたものであり、その目
的は、チャンネル切替え時間の短縮を図りつつ高周波ま
で出力が可能な、複数の周波数の信号を切り替えて送信
受信を行なう無線通信装置に好適な周波数合成器を提供
することにある。

【００３０】

【課題を解決するための手段】本発明の周波数合成器
は、所定の固定周波数を有する第１周波数信号を出力す
る、位相同期回路を用いた第１発振部と、外部から入力
される周波数設定データ信号に対応した可変周波数を有
する第２周波数信号を前記第１周波数信号に同期して出
力する、ディジタルダイレクト発振器を用いた第２発振
部と、前記第１周波数信号と前記第２周波数信号とが入
力され、前記固定周波数と前記可変周波数との和および
差の周波数を有する混合周波数信号を出力する周波数混
合器と、前記混合周波数信号のうち前記固定周波数と前
記可変周波数との和または差の周波数の一方を通過させ
る帯域通過フィルタとから成ることを特徴とするもので
ある。

【００３１】また、本発明の周波数合成器は、上記構成
において、前記第２発振部が、前記第１周波数信号が入
力され、この第１周波数信号に所定の増幅・逓倍・分周
を行なってクロック信号を生成し出力するクロック生成
器と、正弦波の瞬時値のディジタルデータが所定の順番
で記憶されているメモリと、前記クロック信号および前
記周波数設定データ信号が入力され、この周波数設定デ
ータ信号に対応する前記メモリに記憶された正弦波の瞬
時値のディジタルデータを瞬時値信号として前記クロッ
ク信号に同期して出力する制御部と、前記瞬時値信号が
入力され、この瞬時値信号に対応する正弦波から成る、
前記可変周波数を有する前記第２周波数信号を出力する
ディジタル／アナログ変換器とから成ることを特徴とす
るものである。

【００３２】また、本発明の周波数合成器は、上記構成
において、前記第１発振部が、前記第１周波数信号を出
力する電圧制御発振器と、前記第１周波数信号の一部が
入力される分周器と、この分周器の出力信号および基準
周波数信号発生器の出力信号が入力されて両者の位相差
に応じた出力信号を発生する位相比較器と、この位相比
較器の出力信号に所定の信号処理を行なって前記電圧制
御発振器に入力するループフィルタとから成るととも
に、前記第２発振部が、前記分周器の出力信号の一部が
入力され、その信号に所定の増幅・逓倍・分周を行なっ
てクロック信号を生成し出力するクロック生成器と、正
弦波の瞬時値のディジタルデータが所定の順番で記憶さ
れているメモリと、前記クロック信号および前記周波数
設定データ信号が入力され、該周波数設定データ信号に
対応する前記メモリに記憶された正弦波の瞬時値のディ
ジタルデータを瞬時値信号として前記クロック信号に同
期して出力する制御部と、前記瞬時値信号が入力され、
該瞬時値信号に対応する正弦波から成る、前記可変周波
数を有する前記第２周波数信号を出力するディジタル／
アナログ変換器とから成ることを特徴とするものであ
る。

【００３３】

【発明の実施の形態】以下、本発明の周波数合成器につ
いて図面を参照しながら説明する。

【００３４】本発明の周波数合成器の実施の形態の一例
を図１にブロック図で示す。なお、図１において従来の
周波数合成器と同様の機能を有する箇所には同じ符号を
付してある。

【００３５】図１において21は位相同期回路を用いた第
１発振部であり、所定の固定周波数ｆ_Aを有する第１周
波数信号Ａを出力するものである。22はディジタルダイ
レクト発振器を用いた第２発振部であり、外部から入力
される周波数設定データ信号に対応した可変周波数ｆ_B
を有する第２周波数信号Ｂを第１周波数信号Ａに同期し
て出力するものである。23は周波数混合器であり、第１
発振部21からの第１周波数信号Ａと第２発振部からの第
２周波数信号Ｂとが入力され、第１周波数信号Ａの固定
周波数ｆ_Aと第２周波数信号Ｂの可変周波数ｆ_Bとの和
ｆ_A＋ｆ_Bおよび差ｆ_A−ｆ_Bの周波数を有する混合周
波数信号Ｃを出力するものである。24は帯域通過フィル
タであり、周波数混合器23から入力される混合周波数信
号Ｃのうち固定周波数ｆ_Aと可変周波数ｆ_Bとの和ｆ_A
＋ｆ_Bまたは差ｆ_A−ｆ_Bの周波数の一方を通過させる
ものである。

【００３６】位相同期回路を用いた第１発振部21は、図
４に示した従来の周波数合成器とほぼ同様に、基準周波
数信号発生器１・位相比較器２・ループフィルタ３・電
圧制御発振器４および分周器５’により構成されてお
り、この第１発振部21における分周器５’は電圧制御発
振器４の出力の周波数ｆを予め設定された所定の分周数
Ｎで分周する。これにより、第１の発振部21からは基準
周波数信号発生器１の周波数と分周器５’の分周数Ｎに
よって決められる所定の固定周波数ｆ_Aを有する第１周
波数信号Ａが出力される。

【００３７】なお、この位相同期回路を用いた第１発振
部21の出力である第１周波数信号Ａの一部は、後述する
ディジタルダイレクト発振器を用いた第２発振部22を構
成するクロック生成器12’に入力される。

【００３８】ディジタルダイレクト発振器を用いた第２
発振部22は、図10に示した従来の周波数合成器とほぼ同
様に、ディジタル／アナログ変換器９・メモリ10・制御
部11およびクロック生成器12’により構成されている。
ここで、クロック生成器12’は入力された信号すなわち
第１周波数信号Ａに対して増幅・逓倍・分周等を行な
い、ディジタルダイレクト発振器を用いた第２発振部22
の動作タイミングを決めるための、制御部11のクロック
として適合するレベル・周期を持つクロック信号を生成
し出力する。

【００３９】このような構成の第２発振部22により、こ
の周波数合成器に外部から制御部11を介して入力される
周波数設定データ信号に基づいて、第１周波数信号Ａを
基に生成されたクロック信号に同期して正弦波の瞬時値
のデータが記憶されたメモリ10のアクセスを行ない、そ
の瞬時値のデータを瞬時値信号としてディジタル／アナ
ログ変換器９にクロック信号に同期して入力することに
より、その周波数設定データ信号に対応した可変周波数
ｆ_Bを有する第２周波数信号Ｂをクロック信号により動
作タイミングを制御して出力する。

【００４０】このような本発明の周波数合成器によれ
ば、上記のように第１発振部21の出力である第１周波数
信号Ａの一部を第２発振部22を構成するクロック生成器
12’に入力して、第１周波数信号Ａを第２発振部22の動
作タイミングを決めて同期をとるためのクロックとして
利用するようにしたことから、温度変化に対して出力レ
ベルと不要スプリアスの劣化がなくなって安定に動作さ
せることができるものとなるとともに、従来のような固
定水晶発振器12に代えてクロック発生器12’を用いたこ
とによって周波数合成器の小型化が実現できるものとな
る。

【００４１】次に、本発明の周波数合成器の実施の形態
の他の例を図２にブロック図で示す。なお、図２におい
て図１の周波数合成器と同様の機能を有する箇所には同
じ符号を付してある。

【００４２】図２に示した周波数合成器においては、位
相同期回路を用いた第１発振部21の分周器５’の出力信
号（周波数は所定の固定周波数ｆ_A／所定の分周数Ｎ）
の一部が、ディジタルダイレクト発振器を用いた第２発
振部22を構成するクロック生成器12’に入力される。

【００４３】そして、クロック生成器12’は、入力され
た信号すなわち第１発振部21の分周器５’の周波数がｆ
_A／Ｎの出力信号に対して増幅・逓倍・分周等を行な
い、ディジタルダイレクト発振器を用いた第２発振部22
の動作タイミングを決めるための、制御部11のクロック
として適合するレベル・周期を持つクロック信号を生成
し出力する。

【００４４】このような構成の第２発振部22により、こ
の周波数合成器に外部から制御部11を介して入力される
周波数設定データ信号に基づいて、第１発振部21の分周
器５’の出力信号を基に生成されたクロック信号（図２
の例では周波数ｆ_A／Ｎ）に同期して正弦波の瞬時値の
データが記憶されたメモリ10のアクセスを行ない、その
瞬時値のデータを瞬時値信号としてディジタル／アナロ
グ変換器９にクロック信号に同期して入力することによ
り、その周波数設定データ信号に対応した可変周波数ｆ
_Bを有する第２周波数信号Ｂをクロック信号により動作
タイミングを制御して出力する。

【００４５】このような本発明の周波数合成器によれ
ば、上記のように第１発振部21の分周器５’の出力信号
の一部を第２発振部22を構成するクロック生成器12’に
入力して、分周器５’の出力信号を第２発振部22の動作
タイミングを決めて同期をとるためのクロックとして利
用するようにしたことから、図１に示した本発明の周波
数合成器と同様に、温度変化に対して出力レベルと不要
スプリアスと周波数の劣化がなくなって安定に動作させ
ることができるものとなるとともに、従来のような固定
水晶発振器12に代えてクロック発生器12’を用いたこと
によって周波数合成器の小型化が実現できるものとな
る。

【００４６】図１および図２に示した本発明の周波数合
成器において、周波数混合器23は、例えばトランスとダ
イオードから構成されるダブルバランスミキサにより構
成され、第１発振部21からの第１周波数信号Ａと第２発
振部22からの第２周波数信号Ｂとが入力され、第１周波
数信号Ａの固定周波数ｆ_Aと第２周波数信号Ｂの可変周
波数ｆ_Bとの和ｆ_A＋ｆ_Bおよび差ｆ_A−ｆ_Bの周波数
を有する混合周波数信号Ｃを出力する。

【００４７】また、帯域通過フィルタ24はその通過帯域
が周波数混合器23から入力される混合周波数信号Ｃのう
ち固定周波数ｆ_Aと可変周波数ｆ_Bとの和ｆ_A＋ｆ_Bま
たは差ｆ_A−ｆ_Bの周波数の一方を通過させるように設
定され、これにより、周波数ｆ_A＋ｆ_Bまたは周波数ｆ
_A−ｆ_Bを有する信号が周波数合成器の出力信号として
出力される。この帯域通過フィルタ24の通過帯域の設定
は、例えばスプリアス構成を考慮した上で、和の周波数
を通過させて差の周波数を除去する設定とし、あるいは
差の周波数を通過させて和の周波数を除去する設定とす
ればよい。

【００４８】以上により、本発明の周波数合成器によれ
ば、第１発振部21はチャンネル切替えの必要がなく、ま
た第２発振部22は第１発振部21の出力よりアップコンバ
ートされているため高い周波数を作る必要がないことか
ら、両者の欠点を補い合って高速動作可能な周波数合成
器となる。従って、位相同期回路を用いた周波数合成器
に比べて位相比較器の出力特性やループフィルタの時定
数に無関係に周波数の切替え時間を著しく短縮できるも
のとなる。

【００４９】以上のような構成の本発明の周波数合成器
における周波数配置の一例を図３に示す。図３において
横軸は周波数を、縦軸は出力信号の出力電力を表し、ｆ
_A・ｆ_B・ｆ_A＋ｆ_Bおよびｆ_A−ｆ_Bはそれぞれ前述
の固定周波数・可変周波数・それらの和および差を、各
矢印はそれらの周波数における出力電力の大きさを表し
ている。

【００５０】このように固定周波数ｆ_Aに対して可変周
波数ｆ_Bを周波数設定データ信号に対応して所定の帯域
で変化させることにより、それらの和ｆ_A＋ｆ_Bおよび
差ｆ_A−ｆ_Bの周波数を所望の帯域で変化させることが
できる。そして、それら和または差の一方を帯域通過フ
ィルタ24により通過させることで、本発明の周波数合成
器からの出力信号となる。

【００５１】例えば、固定周波数ｆ_Aを１ＧＨｚとし、
可変周波数ｆ_Bを300 ＭＨｚ〜400ＭＨｚとした場合、
周波数混合器23の混合周波数信号Ｃの周波数は600 ＭＨ
ｚ〜700 ＭＨｚおよび1300ＭＨｚ〜1400ＭＨｚとなる。
そして、帯域通過フィルタ24の通過帯域を600 ＭＨｚ〜
700 ＭＨｚか1300ＭＨｚ〜1400ＭＨｚかのいずれかに設
定することにより、いずれか一方の周波数帯域の出力信
号を取り出すことができる。

【００５２】

【発明の効果】本発明の周波数合成器によれば、位相同
期回路を用いた第１発振部により所定の固定周波数を有
する第１周波数信号を出力し、外部から入力される周波
数設定データ信号に対応して周波数を高速に切り替える
ことができるディジタルダイレクト発振器を用いた第２
発振部により可変周波数を有する第２周波数信号を出力
して、それら第１周波数信号と第２周波数信号とを周波
数混合器により混合して固定周波数と可変周波数との和
または差の周波数の一方を帯域通過フィルタによって取
り出すことから、ディジタルダイレクト発振器を用いた
従来の周波数合成器に比べてより高周波の出力が可能と
なり、また、ディジタルダイレクト発振器へのデータ書
き込みの時間のみで周波数の切替えが可能であるため、
位相同期回路を用いた周波数合成器に比べて位相比較器
の出力特性やループフィルタの時定数に無関係に周波数
の切替え時間を著しく短縮することが可能となった。

【００５３】また、ディジタルダイレクト発振器を用い
た第２発振部による可変周波数を有する第２周波数信号
を、位相同期回路を用いた第１発振部により所定の固定
周波数を有する第１周波数信号に同期して出力するよう
にしたことから、温度変化に対して出力レベルと不要ス
プリアスの劣化がなくなり、周波数合成器を安定に動作
させることが可能となった。

【００５４】さらに、第２周波数信号を第１周波数信号
に同期して出力するための構成として、前述のクロック
生成器と制御部とメモリとディジタル／アナログ変換器
とから成る構成とした場合には、従来のように固定水晶
発振器に代えてクロック発生器を用いたことにより、周
波数合成器の小型化が実現できるものとなった。

【００５５】さらにまた、第２周波数信号を第１周波数
信号を分周した信号に同期して出力するための構成とし
て、前述のクロック生成器と制御部とメモリとディジタ
ル／アナログ変換器とから成る構成とした場合にも、従
来のように固定水晶発振器に代えてクロック発生器を用
いたことにより、周波数合成器の小型化が実現できるも
のとなった。

【００５６】以上により本発明の周波数合成器によれ
ば、チャンネル切替え時間の短縮を図りつつ高周波まで
出力が可能な、複数の周波数の信号を切り替えて送信受
信を行なう無線通信装置に好適な周波数合成器を提供す
ることができた。

【図面の簡単な説明】

【図１】本発明の周波数合成器の実施の形態の一例を示
すブロック図である。

【図２】本発明の周波数合成器の実施の形態の他の例を
示すブロック図である。

【図３】本発明の周波数合成器における周波数配置の一
例を示す線図である。

【図４】位相同期回路を用いた従来の周波数合成器の構
成を示すブロック図である。

【図５】図４の周波数合成器において出力ｂの周波数ｆ
_pが出力ｃの周波数ｆ_rに比べて低いときの位相比較器
に対する出力ｃ・出力ｂ・出力ｄの各波形のタイミング
図である。

【図６】図４の周波数合成器において出力ｂの周波数ｆ
_pが出力ｃの周波数ｆ_rに比べて高いときの位相比較器
に対する出力ｃ・出力ｂ・出力ｄの各波形のタイミング
図である。

【図７】図４の周波数合成器における制御端子電圧Ｖ_c
に対する電圧制御発振器４の出力周波数ｆの関係を示す
電圧−周波数特性図である。

【図８】図４の周波数合成器におけるチャンネル切替え
時の制御端子電圧Ｖ_cの過渡状態を示す時間応答波形図
である。

【図９】チャンネル切替えの高速化を図った位相同期回
路を用いた従来の周波数合成器の構成を示すブロック図
である。

【図１０】ディジタルダイレクト発振器を用いた従来の
周波数合成器の構成を示すブロック図である。

【図１１】図10に示した周波数合成器における各信号波
形のタイミング図である。

【符号の説明】

第１発振部・・・・・・21 第２発振部・・・・・・22 ディジタル／アナログ変換器・・・９メモリ・・・・・・・・・・・・・10 制御部・・・・・・・・・・・・・11 クロック生成器・・・・・・・・・12’ 周波数混合器・・・・・23 帯域通過フィルタ・・・24 固定周波数・・・・・・ｆ_A 可変周波数・・・・・・ｆ_B 第１周波数信号・・・・Ａ第２周波数信号・・・・Ｂ混合周波数信号・・・・Ｃ

Claims

【特許請求の範囲】

【請求項１】所定の固定周波数を有する第１周波数信
号を出力する、位相同期回路を用いた第１発振部と、外
部から入力される周波数設定データ信号に対応した可変
周波数を有する第２周波数信号を前記第１周波数信号に
同期して出力する、ディジタルダイレクト発振器を用い
た第２発振部と、前記第１周波数信号と前記第２周波数
信号とが入力され、前記固定周波数と前記可変周波数と
の和および差の周波数を有する混合周波数信号を出力す
る周波数混合器と、前記混合周波数信号のうち前記固定
周波数と前記可変周波数との和または差の周波数の一方
を通過させる帯域通過フィルタとから成ることを特徴と
する周波数合成器。
【請求項２】前記第２発振部が、前記第１周波数信号
が入力され、該第１周波数信号に所定の増幅・逓倍・分
周を行なってクロック信号を生成し出力するクロック生
成器と、正弦波の瞬時値のディジタルデータが所定の順
番で記憶されているメモリと、前記クロック信号および
前記周波数設定データ信号が入力され、該周波数設定デ
ータ信号に対応する前記メモリに記憶された正弦波の瞬
時値のディジタルデータを瞬時値信号として前記クロッ
ク信号に同期して出力する制御部と、前記瞬時値信号が
入力され、該瞬時値信号に対応する正弦波から成る、前
記可変周波数を有する前記第２周波数信号を出力するデ
ィジタル／アナログ変換器とから成ることを特徴とする
請求項１記載の周波数合成器。
【請求項３】前記第１発振部が、前記第１周波数信号
を出力する電圧制御発振器と、前記第１周波数信号の一
部が入力される分周器と、該分周器の出力信号および基
準周波数信号発生器の出力信号が入力されて両者の位相
差に応じた出力信号を発生する位相比較器と、該位相比
較器の出力信号に所定の信号処理を行なって前記電圧制
御発振器に入力するループフィルタとから成るととも
に、前記第２発振部が、前記分周器の出力信号の一部が
入力され、その信号に所定の増幅・逓倍・分周を行なっ
てクロック信号を生成し出力するクロック生成器と、正
弦波の瞬時値のディジタルデータが所定の順番で記憶さ
れているメモリと、前記クロック信号および前記周波数
設定データ信号が入力され、該周波数設定データ信号に
対応する前記メモリに記憶された正弦波の瞬時値のディ
ジタルデータを瞬時値信号として前記クロック信号に同
期して出力する制御部と、前記瞬時値信号が入力され、
該瞬時値信号に対応する正弦波から成る、前記可変周波
数を有する前記第２周波数信号を出力するディジタル／
アナログ変換器とから成ることを特徴とする請求項１記
載の周波数合成器。