JPH1174773A - 半導体回路 - Google Patents
半導体回路Info
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- JPH1174773A JPH1174773A JP10139753A JP13975398A JPH1174773A JP H1174773 A JPH1174773 A JP H1174773A JP 10139753 A JP10139753 A JP 10139753A JP 13975398 A JP13975398 A JP 13975398A JP H1174773 A JPH1174773 A JP H1174773A
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- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 オフ時の入出力間遮断特性を大きく劣化させ
ることなく、部品点数を減少させることができる半導体
回路を提供する。 【解決手段】 ＮＭＯＳＦＥＴ１，２のソ−ス端子同士
及びゲ−ト端子同士が接続され、ＮＭＯＳＦＥＴ１，２
のソ−ス端子に負極が接続され、ゲ−ト端子に正極が接
続されるように太陽電池３が設けられ、太陽電池３に光
学的に結合されるように発光ダイオ−ド４が設けられて
いる。また、ＮＭＯＳＦＥＴ１，２のソ−ス端子及びゲ
−ト端子にそれぞれソ−ス端子及びゲ−ト端子が接続さ
れるようにＰＭＯＳＦＥＴ５が設けられている。ここ
で、発光ダイオ−ド４のアノ−ド端子及びカソ−ド端子
はそれぞれ１次側入力端子Ｉ１ａ，Ｉ１ｂとされ、ＮＭ
ＯＳＦＥＴ１のドレイン端子は２次側入力端子Ｉ２とさ
れ、ＮＭＯＳＦＥＴ２のドレイン端子は２次側出力端子
Ｏ２とされ、ＰＭＯＳＦＥＴ５のドレイン端子は２次側
共通端子ＩＯとされている。
ることなく、部品点数を減少させることができる半導体
回路を提供する。 【解決手段】 ＮＭＯＳＦＥＴ１，２のソ−ス端子同士
及びゲ−ト端子同士が接続され、ＮＭＯＳＦＥＴ１，２
のソ−ス端子に負極が接続され、ゲ−ト端子に正極が接
続されるように太陽電池３が設けられ、太陽電池３に光
学的に結合されるように発光ダイオ−ド４が設けられて
いる。また、ＮＭＯＳＦＥＴ１，２のソ−ス端子及びゲ
−ト端子にそれぞれソ−ス端子及びゲ−ト端子が接続さ
れるようにＰＭＯＳＦＥＴ５が設けられている。ここ
で、発光ダイオ−ド４のアノ−ド端子及びカソ−ド端子
はそれぞれ１次側入力端子Ｉ１ａ，Ｉ１ｂとされ、ＮＭ
ＯＳＦＥＴ１のドレイン端子は２次側入力端子Ｉ２とさ
れ、ＮＭＯＳＦＥＴ２のドレイン端子は２次側出力端子
Ｏ２とされ、ＰＭＯＳＦＥＴ５のドレイン端子は２次側
共通端子ＩＯとされている。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波信号をオン
・オフする回路に用いる半導体回路に関するものであ
る。
・オフする回路に用いる半導体回路に関するものであ
る。
【０００２】
【従来の技術】高周波信号のオン・オフを行うためのス
イッチとして、一般的には出力端子間容量の小さい金属
接点リレ−が使用されるが、接点の信頼性の向上、小型
化、チャタリングの防止等のために、図１３に示すよう
な半導体回路が知られている。
イッチとして、一般的には出力端子間容量の小さい金属
接点リレ−が使用されるが、接点の信頼性の向上、小型
化、チャタリングの防止等のために、図１３に示すよう
な半導体回路が知られている。
【０００３】この半導体回路は、３つの半導体システム
Ａ〜Ｃで構成されている。なお、半導体システムＡ〜Ｃ
の構成は同じであるので、サフィックスａ，ｂ，ｃを付
して、半導体システムＡについてのみ説明を行う。
Ａ〜Ｃで構成されている。なお、半導体システムＡ〜Ｃ
の構成は同じであるので、サフィックスａ，ｂ，ｃを付
して、半導体システムＡについてのみ説明を行う。
【０００４】半導体システムＡは、ソ−ス端子及びゲ−
ト端子が互いに接続された２つのNMOSFET１１ａ，１２
ａと、NMOSFET１１ａ，１２ａのソ−ス端子及びゲ−ト
端子にそれぞれアノ−ド及びカソ−ドが接続された太陽
電池１３ａと、太陽電池１３ａに光学的に結合された発
光ダイオ−ド１４ａとで構成され、発光ダイオ−ド１４
ａのアノ−ド端子及びカソ−ド端子はそれぞれ１次側入
力端子１５ａ，１６ａに接続されている。このとき、NM
OSFET１１ａ，１２ａのドレイン端子は２次側端子とな
る。
ト端子が互いに接続された２つのNMOSFET１１ａ，１２
ａと、NMOSFET１１ａ，１２ａのソ−ス端子及びゲ−ト
端子にそれぞれアノ−ド及びカソ−ドが接続された太陽
電池１３ａと、太陽電池１３ａに光学的に結合された発
光ダイオ−ド１４ａとで構成され、発光ダイオ−ド１４
ａのアノ−ド端子及びカソ−ド端子はそれぞれ１次側入
力端子１５ａ，１６ａに接続されている。このとき、NM
OSFET１１ａ，１２ａのドレイン端子は２次側端子とな
る。
【０００５】そして、３つの半導体システムＡ〜Ｃの一
方の２次側端子を接続し、他方の２次側端子をそれぞれ
２次側入力端子Ｉ２，２次側出力端子Ｏ２及び２次側共
通端子ＩＯとする。
方の２次側端子を接続し、他方の２次側端子をそれぞれ
２次側入力端子Ｉ２，２次側出力端子Ｏ２及び２次側共
通端子ＩＯとする。
【０００６】このような半導体回路で半導体システム
Ａ，Ｂを同時にオン・オフさせ、半導体システムＣを半
導体システムＡ，Ｂと相補的にオフ・オンさせることに
よって効果的に高周波信号の遮断ゲインを高めている。
Ａ，Ｂを同時にオン・オフさせ、半導体システムＣを半
導体システムＡ，Ｂと相補的にオフ・オンさせることに
よって効果的に高周波信号の遮断ゲインを高めている。
【０００７】以下、従来例に係る半導体回路の動作につ
いて図面に基づき説明する。図１４は、上図に係る半導
体回路の電流経路図であり、（ａ）は信号伝達時の電流
経路図であり、（ｂ）は信号遮断時の電流経路図であ
る。信号伝達時には、半導体システムＡ，Ｂをオンさせ
るために１次側入力端子１５ａ，１６ａ間及び１５ｂ，
１６ｂ間に電流を流し、半導体システムＣをオフさせる
ために１次側入力端子１５ｃ，１６ｃ間には電流を流さ
ない。この状態では、高周波入力信号Ｓ１はオン状態に
ある半導体システムＡ，Ｂを通過して２次側出力端子Ｏ
２に出力され（出力信号Ｓ２ａ）、オフ状態にある半導
体システムＣの出力容量を通して２次側共通端子ＩＯに
流れる信号成分は微少である。
いて図面に基づき説明する。図１４は、上図に係る半導
体回路の電流経路図であり、（ａ）は信号伝達時の電流
経路図であり、（ｂ）は信号遮断時の電流経路図であ
る。信号伝達時には、半導体システムＡ，Ｂをオンさせ
るために１次側入力端子１５ａ，１６ａ間及び１５ｂ，
１６ｂ間に電流を流し、半導体システムＣをオフさせる
ために１次側入力端子１５ｃ，１６ｃ間には電流を流さ
ない。この状態では、高周波入力信号Ｓ１はオン状態に
ある半導体システムＡ，Ｂを通過して２次側出力端子Ｏ
２に出力され（出力信号Ｓ２ａ）、オフ状態にある半導
体システムＣの出力容量を通して２次側共通端子ＩＯに
流れる信号成分は微少である。
【０００８】信号遮断時には、半導体システムＡ，Ｂを
オフさせるために１次側入力端子１５ａ，１６ａ間及び
１５ｂ，１６ｂ間には電流を流さず、半導体システムＣ
をオンさせるために１次側入力端子１５ｃ，１６ｃ間に
電流を流す。この状態では、高周波入力信号Ｓ１（周波
数をｆとする）はオフ状態にある半導体システムＡの出
力容量１１ａ’，１２ａ’（各々の寄生容量をＣとす
る）を通過し、その多くはオン状態にある半導体システ
ムＣ（オン抵抗をＲとする）に流れて、半導体システム
Ｂの出力容量１１ｂ’，１２ｂ’（各々の寄生容量をＣ
とする）を流れて２次側出力端子Ｏ２に到達する信号成
分は微少（出力信号Ｓ２ｂ）である。この場合、負荷抵
抗ＲＬを有する場合の入出力間の遮断特性は、
オフさせるために１次側入力端子１５ａ，１６ａ間及び
１５ｂ，１６ｂ間には電流を流さず、半導体システムＣ
をオンさせるために１次側入力端子１５ｃ，１６ｃ間に
電流を流す。この状態では、高周波入力信号Ｓ１（周波
数をｆとする）はオフ状態にある半導体システムＡの出
力容量１１ａ’，１２ａ’（各々の寄生容量をＣとす
る）を通過し、その多くはオン状態にある半導体システ
ムＣ（オン抵抗をＲとする）に流れて、半導体システム
Ｂの出力容量１１ｂ’，１２ｂ’（各々の寄生容量をＣ
とする）を流れて２次側出力端子Ｏ２に到達する信号成
分は微少（出力信号Ｓ２ｂ）である。この場合、負荷抵
抗ＲＬを有する場合の入出力間の遮断特性は、
【０００９】
【数１】
【００１０】で表される。ここで、図１３は、図１５に
示す単純な半導体回路の特性を改善したものである。動
作についてはここでは省略するが、図１５に示す構成の
半導体回路の場合、入出力間の遮断特性は、
示す単純な半導体回路の特性を改善したものである。動
作についてはここでは省略するが、図１５に示す構成の
半導体回路の場合、入出力間の遮断特性は、
【００１１】
【数２】
【００１２】となり、例えば、Ｃ＝５ｐＦ，Ｒ＝２０Ω
（１つ分は１０Ω），ＲＬ＝５０Ω，ｆ＝1ＭＨｚとし
た場合、図１５の半導体回路の遮断特性の絶対値は、
（１つ分は１０Ω），ＲＬ＝５０Ω，ｆ＝1ＭＨｚとし
た場合、図１５の半導体回路の遮断特性の絶対値は、
【００１３】
【数３】
【００１４】となり、図１３の半導体回路の遮断特性の
絶対値は、
絶対値は、
【００１５】
【数４】
【００１６】となり、図１３の半導体回路では遮断特性
が３桁改善されている。従って、図１３の構成にするこ
とによって遮断時に信号が出力側に伝送されるのを効率
的に防ぐことができる。
が３桁改善されている。従って、図１３の構成にするこ
とによって遮断時に信号が出力側に伝送されるのを効率
的に防ぐことができる。
【００１７】
【発明が解決しようとする課題】ところが、図１３に示
すような半導体回路では、遮断時に信号が出力側に伝送
されるのを効率的に防ぐことができるが、スイッチ素子
が６個、太陽電池が３個必要であることから、一つの半
導体パッケ−ジに封止することが困難であった。
すような半導体回路では、遮断時に信号が出力側に伝送
されるのを効率的に防ぐことができるが、スイッチ素子
が６個、太陽電池が３個必要であることから、一つの半
導体パッケ−ジに封止することが困難であった。
【００１８】また、発光ダイオ−ドのオン・オフも逆位
相で駆動する必要があり、少なくとも半導体システム
Ａ，Ｂと半導体システムＣの各々の太陽電池１３ａ，１
３ｂと１３ｃとの間では光の干渉が発生しないように光
遮断手段を備える必要があった。
相で駆動する必要があり、少なくとも半導体システム
Ａ，Ｂと半導体システムＣの各々の太陽電池１３ａ，１
３ｂと１３ｃとの間では光の干渉が発生しないように光
遮断手段を備える必要があった。
【００１９】また、半導体システムＡ〜Ｃの全てのパッ
ケ−ジを分離しても前述と同様の動作をするが、部品点
数の増加、コストアップ等の問題があった。
ケ−ジを分離しても前述と同様の動作をするが、部品点
数の増加、コストアップ等の問題があった。
【００２０】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、オフ時の入出力間遮
断特性を大きく劣化させることなく、部品点数を減少さ
せることができる半導体回路を提供することにある。
であり、その目的とするところは、オフ時の入出力間遮
断特性を大きく劣化させることなく、部品点数を減少さ
せることができる半導体回路を提供することにある。
【００２１】
【課題を解決するための手段】請求項１記載の発明は、
入力側の信号に応答して発光する発光ダイオ−ドと、該
発光ダイオ−ドからの光信号を受けて光起電力を発生す
る光電変換素子と、該光電変換素子の光起電力をゲ−ト
・ソ−ス間に印加されてドレイン・ソ−ス間をオン状態
にする第一及び第二のNMOSFETと、該光電変換素子の光
起電力を印加されてオフ状態にするスイッチング素子と
を有して成り、前記NMOSFETのソ−ス端子同士が接続さ
れ、前記NMOSFETのドレイン端子が２次側入力端子及び
２次側出力端子にそれぞれ接続され、前記スイッチング
素子の一方の端子が前記NMOSFETのソ−ス端子に接続さ
れ、他方の端子が２次側入出力端子に接続され、前記NM
OSFETと前記スイッチング素子とは前記発光ダイオ−ド
への信号入力によって相補的にオン・オフするようにし
たことを特徴とするものである。
入力側の信号に応答して発光する発光ダイオ−ドと、該
発光ダイオ−ドからの光信号を受けて光起電力を発生す
る光電変換素子と、該光電変換素子の光起電力をゲ−ト
・ソ−ス間に印加されてドレイン・ソ−ス間をオン状態
にする第一及び第二のNMOSFETと、該光電変換素子の光
起電力を印加されてオフ状態にするスイッチング素子と
を有して成り、前記NMOSFETのソ−ス端子同士が接続さ
れ、前記NMOSFETのドレイン端子が２次側入力端子及び
２次側出力端子にそれぞれ接続され、前記スイッチング
素子の一方の端子が前記NMOSFETのソ−ス端子に接続さ
れ、他方の端子が２次側入出力端子に接続され、前記NM
OSFETと前記スイッチング素子とは前記発光ダイオ−ド
への信号入力によって相補的にオン・オフするようにし
たことを特徴とするものである。
【００２２】請求項２記載の発明は、請求項１記載の半
導体回路において、前記スイッチング素子として、PMOS
FETを用い、該PMOSFETのソ−ス端子が前記NMOSFETのソ
−ス端子に接続され、前記PMOSFETのドレイン端子が前
記２次側入出力端子に接続されたことを特徴とするもの
である。
導体回路において、前記スイッチング素子として、PMOS
FETを用い、該PMOSFETのソ−ス端子が前記NMOSFETのソ
−ス端子に接続され、前記PMOSFETのドレイン端子が前
記２次側入出力端子に接続されたことを特徴とするもの
である。
【００２３】請求項３記載の発明は、請求項１記載の半
導体回路において、前記スイッチング素子として、PJFE
Tを用い、該PJFETのソ−ス端子が前記NMOSFETのソ−ス
端子に接続され、前記PJFETのドレイン端子が前記２次
側入出力端子に接続されたことを特徴とするものであ
る。
導体回路において、前記スイッチング素子として、PJFE
Tを用い、該PJFETのソ−ス端子が前記NMOSFETのソ−ス
端子に接続され、前記PJFETのドレイン端子が前記２次
側入出力端子に接続されたことを特徴とするものであ
る。
【００２４】請求項４記載の発明は、請求項２記載の半
導体回路において、前記PMOSFETのドレイン端子と前記
２次側入出力端子との間にコンデンサを介在させたこと
を特徴とするものである。
導体回路において、前記PMOSFETのドレイン端子と前記
２次側入出力端子との間にコンデンサを介在させたこと
を特徴とするものである。
【００２５】請求項５記載の発明は、請求項２記載の半
導体回路において、前記PMOSFETのドレイン端子と前記
２次側入出力端子との間に、ドレイン端子から２次側入
出力端子の方向が順方向となるようにダイオードを介在
させたことを特徴とするものである。
導体回路において、前記PMOSFETのドレイン端子と前記
２次側入出力端子との間に、ドレイン端子から２次側入
出力端子の方向が順方向となるようにダイオードを介在
させたことを特徴とするものである。
【００２６】請求項６記載の発明は、請求項３記載の半
導体回路において、前記PJFETのドレイン端子と前記２
次側入出力端子との間にコンデンサを介在させたことを
特徴とするものである。
導体回路において、前記PJFETのドレイン端子と前記２
次側入出力端子との間にコンデンサを介在させたことを
特徴とするものである。
【００２７】請求項７記載の発明は、請求項３記載の半
導体回路において、前記PJFETのドレイン端子と前記２
次側入出力端子との間に、ドレイン端子から２次側入出
力端子の方向が順方向となるようにダイオードを介在さ
せたことを特徴とするものである。
導体回路において、前記PJFETのドレイン端子と前記２
次側入出力端子との間に、ドレイン端子から２次側入出
力端子の方向が順方向となるようにダイオードを介在さ
せたことを特徴とするものである。
【００２８】請求項８記載の発明は、請求項１乃至請求
項７のいずれかに記載の半導体回路において、前記NMOS
FETとして、ボディフロ−ティング構造のものを用いた
ことを特徴とするものである。
項７のいずれかに記載の半導体回路において、前記NMOS
FETとして、ボディフロ−ティング構造のものを用いた
ことを特徴とするものである。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に基づき説明する。
て図面に基づき説明する。
【００３０】＝実施の形態１＝ 図１は、本発明の一実施の形態に係る半導体回路図であ
り、図２は、上図に係る半導体回路の電流経路図であ
り、（ａ）は信号伝達時の電流経路図であり、（ｂ）は
信号遮断時の電流経路図である。本実施の形態に係る半
導体回路は、２つのエンハンスメント型のNMOSFET１，
２のソ−ス端子同士及びゲ−ト端子同士が接続され、NM
OSFET１，２のソ−ス端子にアノ−ドが接続され、ゲ−
ト端子にカソ−ドが接続されるように光電変換素子とし
ての太陽電池３が設けられ、太陽電池３に光学的に結合
されるように発光ダイオ−ド４が設けられている。
り、図２は、上図に係る半導体回路の電流経路図であ
り、（ａ）は信号伝達時の電流経路図であり、（ｂ）は
信号遮断時の電流経路図である。本実施の形態に係る半
導体回路は、２つのエンハンスメント型のNMOSFET１，
２のソ−ス端子同士及びゲ−ト端子同士が接続され、NM
OSFET１，２のソ−ス端子にアノ−ドが接続され、ゲ−
ト端子にカソ−ドが接続されるように光電変換素子とし
ての太陽電池３が設けられ、太陽電池３に光学的に結合
されるように発光ダイオ−ド４が設けられている。
【００３１】また、NMOSFET１，２のソ−ス端子及びゲ
−ト端子にそれぞれソ−ス端子及びゲ−ト端子が接続さ
れるようにスイッチング素子としてのデプレッション型
のPMOSFET５が設けられている。
−ト端子にそれぞれソ−ス端子及びゲ−ト端子が接続さ
れるようにスイッチング素子としてのデプレッション型
のPMOSFET５が設けられている。
【００３２】ここで、発光ダイオ−ド４のアノ−ド端子
及びカソ−ド端子はそれぞれ１次側入力端子Ｉ１ａ，Ｉ
１ｂに接続され、NMOSFET１のドレイン端子は２次側入
力端子Ｉ２に接続され、NMOSFET２のドレイン端子は２
次側出力端子Ｏ２に接続され、PMOSFET５のドレイン端
子は２次側共通端子ＩＯに接続されている。本実施の形
態では、発光ダイオ−ド４への信号入力によって、NMOS
FET１，２とPMOSFET５とが相補的にオン／オフするよう
にしたものである。
及びカソ−ド端子はそれぞれ１次側入力端子Ｉ１ａ，Ｉ
１ｂに接続され、NMOSFET１のドレイン端子は２次側入
力端子Ｉ２に接続され、NMOSFET２のドレイン端子は２
次側出力端子Ｏ２に接続され、PMOSFET５のドレイン端
子は２次側共通端子ＩＯに接続されている。本実施の形
態では、発光ダイオ−ド４への信号入力によって、NMOS
FET１，２とPMOSFET５とが相補的にオン／オフするよう
にしたものである。
【００３３】以下、本実施の形態に係る半導体回路の動
作について図２に基づき説明する。先ず、信号伝達（オ
ン）時には、NMOSFET１，２をオンさせるために１次側
入力端子Ｉ１ａ，Ｉ１ｂに電流を入力し、発光ダイオ−
ド４を発光させる。この時、太陽電池３からそれぞれNM
OSFET１，２とPMOSFET５のゲ−ト端子に駆動電圧が印加
され、NMOSFET１，２は共にオン状態に、PMOSFET５はオ
フ状態になる。この状態では、高周波入力信号Ｓ１はオ
ン状態にあるNMOSFET１，２を通過して２次側出力端子
Ｏ２に出力され（出力信号Ｓ２ａ）、オフ状態にあるPM
OSFET５の出力容量５ａ（ここで、出力容量はドレイン
・ソ−ス間の寄生容量とゲ−ト・ドレイン間の寄生容量
の和である）を通して２次側共通端子ＩＯに流れる信号
成分は微少である。
作について図２に基づき説明する。先ず、信号伝達（オ
ン）時には、NMOSFET１，２をオンさせるために１次側
入力端子Ｉ１ａ，Ｉ１ｂに電流を入力し、発光ダイオ−
ド４を発光させる。この時、太陽電池３からそれぞれNM
OSFET１，２とPMOSFET５のゲ−ト端子に駆動電圧が印加
され、NMOSFET１，２は共にオン状態に、PMOSFET５はオ
フ状態になる。この状態では、高周波入力信号Ｓ１はオ
ン状態にあるNMOSFET１，２を通過して２次側出力端子
Ｏ２に出力され（出力信号Ｓ２ａ）、オフ状態にあるPM
OSFET５の出力容量５ａ（ここで、出力容量はドレイン
・ソ−ス間の寄生容量とゲ−ト・ドレイン間の寄生容量
の和である）を通して２次側共通端子ＩＯに流れる信号
成分は微少である。
【００３４】次に、信号遮断（オフ）時には、NMOSFET
１，２をオフさせ、PMOSFET５をオンさせるために１次
側入力端子Ｉ１ａ，Ｉ１ｂには電流を流さず、発光ダイ
オ−ド４を発光させない。この時、太陽電池３の出力は
０となり、NMOSFET１，２は共にオフ状態に、PMOSFET５
はオン状態になる。この状態では、高周波入力信号Ｓ１
（周波数をｆとする）はオフ状態にあるNMOSFET１の出
力容量１ａ（出力容量をＣとする）を通過し、その多く
はオン状態にあるPMOSFET５（オン抵抗をＲとする）に
流れて、NMOSFET２の出力容量２ａを流れて２次側出力
端子Ｏ２に到達する信号成分は微少（出力信号Ｓ２ｂ）
である。この場合、負荷抵抗ＲＬを有する場合の入出力
間の遮断特性は、
１，２をオフさせ、PMOSFET５をオンさせるために１次
側入力端子Ｉ１ａ，Ｉ１ｂには電流を流さず、発光ダイ
オ−ド４を発光させない。この時、太陽電池３の出力は
０となり、NMOSFET１，２は共にオフ状態に、PMOSFET５
はオン状態になる。この状態では、高周波入力信号Ｓ１
（周波数をｆとする）はオフ状態にあるNMOSFET１の出
力容量１ａ（出力容量をＣとする）を通過し、その多く
はオン状態にあるPMOSFET５（オン抵抗をＲとする）に
流れて、NMOSFET２の出力容量２ａを流れて２次側出力
端子Ｏ２に到達する信号成分は微少（出力信号Ｓ２ｂ）
である。この場合、負荷抵抗ＲＬを有する場合の入出力
間の遮断特性は、
【００３５】
【数５】
【００３６】で表される。遮断特性の絶対値は、
【００３７】
【数６】
【００３８】となり、従来例として図１３に示す半導体
回路より遮断利得が約２倍になり、遮断特性が若干劣化
しているが、桁が変わる程度の変化はない。
回路より遮断利得が約２倍になり、遮断特性が若干劣化
しているが、桁が変わる程度の変化はない。
【００３９】従って、本実施の形態の構成にすることに
よって、オフ時の入出力間遮断特性を大きく劣化させる
ことなく、使用しているスイッチング素子が３つ（NMOS
FET１，２とPMOSFET５）、太陽電池が１つ（太陽電池
３）ですみ、発光ダイオ−ド４からの同一の信号で前記
スイッチング素子が相補スイッチング動作をするので信
号源も１つですみ、部品点数を減少させ、単純な構成で
パッケ−ジングすることができる。
よって、オフ時の入出力間遮断特性を大きく劣化させる
ことなく、使用しているスイッチング素子が３つ（NMOS
FET１，２とPMOSFET５）、太陽電池が１つ（太陽電池
３）ですみ、発光ダイオ−ド４からの同一の信号で前記
スイッチング素子が相補スイッチング動作をするので信
号源も１つですみ、部品点数を減少させ、単純な構成で
パッケ−ジングすることができる。
【００４０】ここで、本実施の形態においては、NMOSFE
T１及びPMOSFET５の内蔵ダイオ−ド（ボディダイオ−
ド）によって、信号電位が共通電位よりも低くなると
（例えば２次側入力端子Ｉ２の電位が２次側共通端子Ｉ
Ｏの端子電圧よりも低くなると）、２次側共通端子ＩＯ
から２次側入力端子Ｉ２側に電流が流れてしまうという
問題があるので、信号電位に予めバイアス直流電圧を重
畳した上で使用しなければならない。
T１及びPMOSFET５の内蔵ダイオ−ド（ボディダイオ−
ド）によって、信号電位が共通電位よりも低くなると
（例えば２次側入力端子Ｉ２の電位が２次側共通端子Ｉ
Ｏの端子電圧よりも低くなると）、２次側共通端子ＩＯ
から２次側入力端子Ｉ２側に電流が流れてしまうという
問題があるので、信号電位に予めバイアス直流電圧を重
畳した上で使用しなければならない。
【００４１】なお、NMOSFET１，２としてボディフロ−
ティング構造のものを用いれば、信号電位に予めバイア
ス直流電圧を重畳させる必要はない。
ティング構造のものを用いれば、信号電位に予めバイア
ス直流電圧を重畳させる必要はない。
【００４２】＝実施の形態２＝ 図３は、本発明の他の実施の形態に係る半導体回路図で
あり、図４は、上図に係る半導体回路の電流経路図であ
り、（ａ）は信号伝達時の電流経路図であり、（ｂ）は
信号遮断時の電流経路図である。本実施の形態に係る半
導体回路は、実施の形態１として図１に示す半導体回路
図において、NMOSFET１，２の代わりにボディフロ−テ
ィング構造を有するエンハンスメント型のNMOSFET６，
７を用い、PMOSFET５の代わりにスイッチング素子とし
てのＰ型接合型ＦＥＴ（PJFET）８を用いた構成であ
る。つまり、PJFET８のゲ−ト端子及びソ−ス端子がそ
れぞれNMOSFET６，７のゲ−ト端子及びソ−ス端子に接
続され、PJFET８のドレイン端子が２次側共通端子ＩＯ
に接続され、発光ダイオ−ド４への信号入力によってNM
OSFET６，７とPJFET８とが相補的にオン／オフするよう
にしたものである。
あり、図４は、上図に係る半導体回路の電流経路図であ
り、（ａ）は信号伝達時の電流経路図であり、（ｂ）は
信号遮断時の電流経路図である。本実施の形態に係る半
導体回路は、実施の形態１として図１に示す半導体回路
図において、NMOSFET１，２の代わりにボディフロ−テ
ィング構造を有するエンハンスメント型のNMOSFET６，
７を用い、PMOSFET５の代わりにスイッチング素子とし
てのＰ型接合型ＦＥＴ（PJFET）８を用いた構成であ
る。つまり、PJFET８のゲ−ト端子及びソ−ス端子がそ
れぞれNMOSFET６，７のゲ−ト端子及びソ−ス端子に接
続され、PJFET８のドレイン端子が２次側共通端子ＩＯ
に接続され、発光ダイオ−ド４への信号入力によってNM
OSFET６，７とPJFET８とが相補的にオン／オフするよう
にしたものである。
【００４３】なお、動作については実施の形態１と略同
様なので、ここでは説明を省略する。
様なので、ここでは説明を省略する。
【００４４】本実施の形態の構成にすることによって、
オフ時の入出力間遮断特性を大きく劣化させることな
く、使用しているスイッチング素子が３つ（NMOSFET
６，７とPJFET８）、太陽電池が１つ（太陽電池３）で
すみ、発光ダイオ−ド４からの同一の信号で前記スイッ
チング素子が相補スイッチング動作をするので信号源も
１つですみ、部品点数を減少させ、単純な構成でパッケ
−ジングすることができる。
オフ時の入出力間遮断特性を大きく劣化させることな
く、使用しているスイッチング素子が３つ（NMOSFET
６，７とPJFET８）、太陽電池が１つ（太陽電池３）で
すみ、発光ダイオ−ド４からの同一の信号で前記スイッ
チング素子が相補スイッチング動作をするので信号源も
１つですみ、部品点数を減少させ、単純な構成でパッケ
−ジングすることができる。
【００４５】なお、本実施の形態においても実施の形態
１に用いたNMOSFET１，２を用いてもよく、その場合、
信号電位に予めバイアス直流電圧を重畳した上で使用し
なければならない。
１に用いたNMOSFET１，２を用いてもよく、その場合、
信号電位に予めバイアス直流電圧を重畳した上で使用し
なければならない。
【００４６】＝実施の形態３＝ 図５は、本発明の他の実施の形態に係る半導体回路図で
あり、図６は、上図に係る半導体回路の電流経路図であ
り、（ａ）は信号伝達時の電流経路図であり、（ｂ）は
信号遮断時の電流経路図である。本実施の形態に係る半
導体回路は、実施の形態１として図１に示す半導体回路
図において、PMOSFET５のドレイン端子と２次側共通端
子ＩＯとの間にコンデンサ９を介在させた構成である。
あり、図６は、上図に係る半導体回路の電流経路図であ
り、（ａ）は信号伝達時の電流経路図であり、（ｂ）は
信号遮断時の電流経路図である。本実施の形態に係る半
導体回路は、実施の形態１として図１に示す半導体回路
図において、PMOSFET５のドレイン端子と２次側共通端
子ＩＯとの間にコンデンサ９を介在させた構成である。
【００４７】なお、動作については実施の形態１と略同
様なので、ここでは説明を省略する。
様なので、ここでは説明を省略する。
【００４８】ここで、コンデンサ９の容量をＣ２とし、
負荷抵抗ＲＬを有する場合の入出力間の遮断特性は、
負荷抵抗ＲＬを有する場合の入出力間の遮断特性は、
【００４９】
【数７】
【００５０】で表される。Ｃ＝2.5ｐＦ，Ｃ２＝10ｐ
Ｆ，Ｒ＝４０Ω，ＲＬ＝50Ωとした時の遮断特性の絶対
値は、
Ｆ，Ｒ＝４０Ω，ＲＬ＝50Ωとした時の遮断特性の絶対
値は、
【００５１】
【数８】
【００５２】となり、従来例として図１３に示す半導体
回路より遮断利得が約520倍になり、遮断特性がかなり
劣化しているが、従来例として図１５に示す単純な半導
体回路に比べて１桁以上遮断特性が向上している。
回路より遮断利得が約520倍になり、遮断特性がかなり
劣化しているが、従来例として図１５に示す単純な半導
体回路に比べて１桁以上遮断特性が向上している。
【００５３】なお、本実施の形態においては、コンデン
サ９の耐圧の許容範囲において、任意の電位を２次側入
力端子Ｉ２と２次側共通端子ＩＯ間に印加することがで
きる。
サ９の耐圧の許容範囲において、任意の電位を２次側入
力端子Ｉ２と２次側共通端子ＩＯ間に印加することがで
きる。
【００５４】実施の形態１では、NMOSFET１及びPMOSFET
５の内蔵ダイオード（ボディダイオード）によって、信
号電位が共通電位よりも低くなると（例えば、２次側入
力端子Ｉ２の電位が２次側共通端子ＩＯの端子電圧より
も低くなる）、２次側共通端子ＩＯから２次側入力端子
Ｉ２側に電流が流れてしまうという問題があるが、実施
の形態２においても、NMOSFET６，７の代わりにNMOSFET
１，２を用いた場合には、同様の問題が生じる。
５の内蔵ダイオード（ボディダイオード）によって、信
号電位が共通電位よりも低くなると（例えば、２次側入
力端子Ｉ２の電位が２次側共通端子ＩＯの端子電圧より
も低くなる）、２次側共通端子ＩＯから２次側入力端子
Ｉ２側に電流が流れてしまうという問題があるが、実施
の形態２においても、NMOSFET６，７の代わりにNMOSFET
１，２を用いた場合には、同様の問題が生じる。
【００５５】従って、本実施の形態の構成にすることに
より、オフ時の入出力間遮断特性を従来例として図１５
に示す半導体回路よりも低減させつつ、信号電圧をコン
デンサ９の耐圧の許容範囲まで任意に変動させることが
でき、使用しているスイッチング素子が３つ（NMOSFET
１，２とPMOSFET５）、太陽電池が１つ（太陽電池３）
ですみ、発光ダイオ−ド４からの同一の信号で前記スイ
ッチング素子が相補スイッチング動作をするので信号源
も１つですみ、部品点数を減少させ、単純な構成でパッ
ケ−ジングすることができる。
より、オフ時の入出力間遮断特性を従来例として図１５
に示す半導体回路よりも低減させつつ、信号電圧をコン
デンサ９の耐圧の許容範囲まで任意に変動させることが
でき、使用しているスイッチング素子が３つ（NMOSFET
１，２とPMOSFET５）、太陽電池が１つ（太陽電池３）
ですみ、発光ダイオ−ド４からの同一の信号で前記スイ
ッチング素子が相補スイッチング動作をするので信号源
も１つですみ、部品点数を減少させ、単純な構成でパッ
ケ−ジングすることができる。
【００５６】なお、本実施の形態で用いるコンデンサ９
は、半導体基板上に形成する場合、一般的に酸化膜で構
成することが多く、その場合の耐圧は酸化膜の絶縁耐圧
に依存することになる。
は、半導体基板上に形成する場合、一般的に酸化膜で構
成することが多く、その場合の耐圧は酸化膜の絶縁耐圧
に依存することになる。
【００５７】＝実施の形態４＝ 図７は、本発明の他の実施の形態に係る半導体回路図で
あり、図８は、上図に係る半導体回路の電流経路図であ
り、（ａ）は信号伝達時の電流経路図であり、（ｂ）は
信号遮断時の電流経路図である。本実施の形態に係る半
導体回路は、実施の形態３として図５に示す半導体回路
図において、PMOSFET５の代わりにPJFET８を用いた構成
である。つまり、PJFET８のゲート端子及びソース端子
がそれぞれNMOSFET１，２のゲート端子及びソース端子
に接続され、ドレイン端子がコンデンサ９の一方の端子
に接続されている。
あり、図８は、上図に係る半導体回路の電流経路図であ
り、（ａ）は信号伝達時の電流経路図であり、（ｂ）は
信号遮断時の電流経路図である。本実施の形態に係る半
導体回路は、実施の形態３として図５に示す半導体回路
図において、PMOSFET５の代わりにPJFET８を用いた構成
である。つまり、PJFET８のゲート端子及びソース端子
がそれぞれNMOSFET１，２のゲート端子及びソース端子
に接続され、ドレイン端子がコンデンサ９の一方の端子
に接続されている。
【００５８】なお、動作については実施の形態１と略同
様なので、ここでは説明を省略する。
様なので、ここでは説明を省略する。
【００５９】本実施の形態の構成にすることによって、
オフ時の入出力間遮断特性を従来例として図１５に示す
半導体回路よりも低減させつつ、信号電圧をコンデンサ
９の耐圧とPJFET８のゲート電圧の和の範囲まで任意に
変動させることができ、使用しているスイッチング素子
が３つ（NMOSFET１，２とPJFET８）、太陽電池が１つ
（太陽電池３）ですみ、発光ダイオ−ド４からの同一の
信号で前記スイッチング素子が相補スイッチング動作を
するので信号源も１つですみ、部品点数を減少させ、単
純な構成でパッケ−ジングすることができる。
オフ時の入出力間遮断特性を従来例として図１５に示す
半導体回路よりも低減させつつ、信号電圧をコンデンサ
９の耐圧とPJFET８のゲート電圧の和の範囲まで任意に
変動させることができ、使用しているスイッチング素子
が３つ（NMOSFET１，２とPJFET８）、太陽電池が１つ
（太陽電池３）ですみ、発光ダイオ−ド４からの同一の
信号で前記スイッチング素子が相補スイッチング動作を
するので信号源も１つですみ、部品点数を減少させ、単
純な構成でパッケ−ジングすることができる。
【００６０】＝実施の形態５＝ 図９は、本発明の他の実施の形態に係る半導体回路図で
あり、図１０は、上図に係る半導体回路の電流経路図で
あり、（ａ）は信号伝達時の電流経路図であり、（ｂ）
は信号遮断時の電流経路図である。本実施の形態に係る
半導体回路は、実施の形態３として図５に示す半導体回
路図において、コンデンサ９の代わりにダイオード１０
を用い、PMOSFET５のドレイン端子から２次側共通端子
ＩＯの方向に順方向となるようにダイオード１０を接続
した構成である。つまり、PMOSFET５のドレイン端子に
ダイオード１０のアノード端子が接続され、２次側共通
端子ＩＯにカソード端子が接続されている。
あり、図１０は、上図に係る半導体回路の電流経路図で
あり、（ａ）は信号伝達時の電流経路図であり、（ｂ）
は信号遮断時の電流経路図である。本実施の形態に係る
半導体回路は、実施の形態３として図５に示す半導体回
路図において、コンデンサ９の代わりにダイオード１０
を用い、PMOSFET５のドレイン端子から２次側共通端子
ＩＯの方向に順方向となるようにダイオード１０を接続
した構成である。つまり、PMOSFET５のドレイン端子に
ダイオード１０のアノード端子が接続され、２次側共通
端子ＩＯにカソード端子が接続されている。
【００６１】なお、動作については実施の形態１と略同
様なので、ここでは説明を省略する。
様なので、ここでは説明を省略する。
【００６２】本実施の形態の構成にすることによって、
オフ時の入出力間遮断特性を従来例として図１５に示す
半導体回路よりも低減させつつ、信号電圧をダイオード
１０の耐圧の許容範囲まで任意に変動させることがで
き、使用しているスイッチング素子が３つ（NMOSFET
１，２とPMOSFET５）、太陽電池が１つ（太陽電池３）
ですみ、発光ダイオ−ド４からの同一の信号で前記スイ
ッチング素子が相補スイッチング動作をするので信号源
も１つですみ、部品点数を減少させ、単純な構成でパッ
ケ−ジングすることができる。
オフ時の入出力間遮断特性を従来例として図１５に示す
半導体回路よりも低減させつつ、信号電圧をダイオード
１０の耐圧の許容範囲まで任意に変動させることがで
き、使用しているスイッチング素子が３つ（NMOSFET
１，２とPMOSFET５）、太陽電池が１つ（太陽電池３）
ですみ、発光ダイオ−ド４からの同一の信号で前記スイ
ッチング素子が相補スイッチング動作をするので信号源
も１つですみ、部品点数を減少させ、単純な構成でパッ
ケ−ジングすることができる。
【００６３】なお、本実施の形態に用いるダイオード１
０は、半導体基板上に形成する場合、一般的に接合によ
って構成し、その場合の耐圧は接合耐圧に依存すること
になり、酸化膜により構成する場合よりも自由に耐圧設
計を行うことができる。
０は、半導体基板上に形成する場合、一般的に接合によ
って構成し、その場合の耐圧は接合耐圧に依存すること
になり、酸化膜により構成する場合よりも自由に耐圧設
計を行うことができる。
【００６４】＝実施の形態６＝ 図１１は、本発明の他の実施の形態に係る半導体回路図
であり、図１２は、上図に係る半導体回路の電流経路図
であり、（ａ）は信号伝達時の電流経路図であり、
（ｂ）は信号遮断時の電流経路図である。本実施の形態
に係る半導体回路は、実施の形態４として図７に示す半
導体回路図において、コンデンサ９の代わりにダイオー
ド１０を用い、PJFET８のドレイン端子から２次側共通
端子ＩＯの方向に順方向となるようにダイオード１０を
接続した構成である。つまり、PJFET８のドレイン端子
にダイオード１０のアノード端子が接続され、２次側共
通端子ＩＯにカソード端子が接続されている。
であり、図１２は、上図に係る半導体回路の電流経路図
であり、（ａ）は信号伝達時の電流経路図であり、
（ｂ）は信号遮断時の電流経路図である。本実施の形態
に係る半導体回路は、実施の形態４として図７に示す半
導体回路図において、コンデンサ９の代わりにダイオー
ド１０を用い、PJFET８のドレイン端子から２次側共通
端子ＩＯの方向に順方向となるようにダイオード１０を
接続した構成である。つまり、PJFET８のドレイン端子
にダイオード１０のアノード端子が接続され、２次側共
通端子ＩＯにカソード端子が接続されている。
【００６５】なお、動作については実施の形態１と略同
様なので、ここでは説明を省略する。
様なので、ここでは説明を省略する。
【００６６】本実施の形態の構成にすることによって、
オフ時の入出力間遮断特性を従来例として図１５に示す
半導体回路よりも低減させつつ、信号電圧をダイオード
１０の耐圧とPJFET８のゲート電圧の和の範囲まで任意
に変動させることができ、使用しているスイッチング素
子が３つ（NMOSFET１，２とPJFET８）、太陽電池が１つ
（太陽電池３）ですみ、発光ダイオ−ド４からの同一の
信号で前記スイッチング素子が相補スイッチング動作を
するので信号源も１つですみ、部品点数を減少させ、単
純な構成でパッケ−ジングすることができる。
オフ時の入出力間遮断特性を従来例として図１５に示す
半導体回路よりも低減させつつ、信号電圧をダイオード
１０の耐圧とPJFET８のゲート電圧の和の範囲まで任意
に変動させることができ、使用しているスイッチング素
子が３つ（NMOSFET１，２とPJFET８）、太陽電池が１つ
（太陽電池３）ですみ、発光ダイオ−ド４からの同一の
信号で前記スイッチング素子が相補スイッチング動作を
するので信号源も１つですみ、部品点数を減少させ、単
純な構成でパッケ−ジングすることができる。
【００６７】
【発明の効果】請求項１乃至請求項３記載の発明は、入
力側の信号に応答して発光する発光ダイオ−ドと、発光
ダイオ−ドからの光信号を受けて光起電力を発生する光
電変換素子と、光電変換素子の光起電力をゲ−ト・ソ−
ス間に印加されてドレイン・ソ−ス間をオン状態にする
第一及び第二のNMOSFETと、光電変換素子の光起電力を
印加されてオフ状態にするPMOSFETやPJFET等のスイッチ
ング素子とを有して成り、NMOSFETのソ−ス端子同士が
接続され、NMOSFETのドレイン端子が２次側入力端子及
び２次側出力端子にそれぞれ接続され、スイッチング素
子の一方の端子がNMOSFETのソ−ス端子に接続され、他
方の端子が２次側入出力端子に接続され、NMOSFETとス
イッチング素子とは発光ダイオ−ドへの信号入力によっ
て相補的にオン・オフするようにしたので、オフ時の入
出力間遮断特性を大きく劣化させることなく、部品点数
を減少させることができる半導体回路を提供することが
できた。
力側の信号に応答して発光する発光ダイオ−ドと、発光
ダイオ−ドからの光信号を受けて光起電力を発生する光
電変換素子と、光電変換素子の光起電力をゲ−ト・ソ−
ス間に印加されてドレイン・ソ−ス間をオン状態にする
第一及び第二のNMOSFETと、光電変換素子の光起電力を
印加されてオフ状態にするPMOSFETやPJFET等のスイッチ
ング素子とを有して成り、NMOSFETのソ−ス端子同士が
接続され、NMOSFETのドレイン端子が２次側入力端子及
び２次側出力端子にそれぞれ接続され、スイッチング素
子の一方の端子がNMOSFETのソ−ス端子に接続され、他
方の端子が２次側入出力端子に接続され、NMOSFETとス
イッチング素子とは発光ダイオ−ドへの信号入力によっ
て相補的にオン・オフするようにしたので、オフ時の入
出力間遮断特性を大きく劣化させることなく、部品点数
を減少させることができる半導体回路を提供することが
できた。
【００６８】請求項４記載の発明は、請求項２記載の半
導体回路において、PMOSFETのドレイン端子と前記２次
側入出力端子との間にコンデンサを介在させたので、請
求項２記載の効果に加えて、入力信号電圧をコンデンサ
の耐圧の許容範囲内で任意の電圧を入力することができ
る。
導体回路において、PMOSFETのドレイン端子と前記２次
側入出力端子との間にコンデンサを介在させたので、請
求項２記載の効果に加えて、入力信号電圧をコンデンサ
の耐圧の許容範囲内で任意の電圧を入力することができ
る。
【００６９】請求項５記載の発明は、請求項２記載の半
導体回路において、PMOSFETのドレイン端子と前記２次
側入出力端子との間に、ドレイン端子から２次側入出力
端子の方向が順方向となるようにダイオードを介在させ
たので、請求項２記載の効果に加えて、入力信号電圧を
ダイオードの耐圧の許容範囲内で任意の電圧を入力する
ことができる。
導体回路において、PMOSFETのドレイン端子と前記２次
側入出力端子との間に、ドレイン端子から２次側入出力
端子の方向が順方向となるようにダイオードを介在させ
たので、請求項２記載の効果に加えて、入力信号電圧を
ダイオードの耐圧の許容範囲内で任意の電圧を入力する
ことができる。
【００７０】請求項６記載の発明は、請求項３記載の半
導体回路において、PJFETのドレイン端子と前記２次側
入出力端子との間にコンデンサを介在させたので、請求
項３記載の発明の効果に加えて、入力信号電圧をコンデ
ンサの耐圧とPJFETのゲート電圧の和の範囲で任意の電
圧を入力することができる。
導体回路において、PJFETのドレイン端子と前記２次側
入出力端子との間にコンデンサを介在させたので、請求
項３記載の発明の効果に加えて、入力信号電圧をコンデ
ンサの耐圧とPJFETのゲート電圧の和の範囲で任意の電
圧を入力することができる。
【００７１】請求項７記載の発明は、請求項３記載の半
導体回路において、PJFETのドレイン端子と前記２次側
入出力端子との間に、ドレイン端子から２次側入出力端
子の方向が順方向となるようにダイオードを介在させた
ので、請求項３記載の発明の効果に加えて、入力信号電
圧をコンデンサの耐圧とPJFETのゲート電圧の和の範囲
で任意の電圧を入力することができる。
導体回路において、PJFETのドレイン端子と前記２次側
入出力端子との間に、ドレイン端子から２次側入出力端
子の方向が順方向となるようにダイオードを介在させた
ので、請求項３記載の発明の効果に加えて、入力信号電
圧をコンデンサの耐圧とPJFETのゲート電圧の和の範囲
で任意の電圧を入力することができる。
【００７２】請求項８記載の発明は、請求項１乃至請求
項７のいずれかに記載の半導体回路において、NMOSFET
として、ボディフロ−ティング構造のものを用いたの
で、請求項１乃至請求項７のいずれかに記載の効果に加
えて、信号電位に予めバイアス直流電圧を重畳させる必
要がない。
項７のいずれかに記載の半導体回路において、NMOSFET
として、ボディフロ−ティング構造のものを用いたの
で、請求項１乃至請求項７のいずれかに記載の効果に加
えて、信号電位に予めバイアス直流電圧を重畳させる必
要がない。
【図１】本発明の一実施形態に係る半導体回路図であ
る。
る。
【図２】上図に係る半導体回路の電流経路図であり、
（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号
遮断時の電流経路図である。
（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号
遮断時の電流経路図である。
【図３】本発明の他の実施形態に係る半導体回路図であ
る。
る。
【図４】上図に係る半導体回路の電流経路図であり、
（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号
遮断時の電流経路図である。
（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号
遮断時の電流経路図である。
【図５】本発明の他の実施形態に係る半導体回路図であ
る。
る。
【図６】上図に係る半導体回路の電流経路図であり、
（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号
遮断時の電流経路図である。
（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号
遮断時の電流経路図である。
【図７】本発明の他の実施形態に係る半導体回路図であ
る。
る。
【図８】上図に係る半導体回路の電流経路図であり、
（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号
遮断時の電流経路図である。
（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号
遮断時の電流経路図である。
【図９】本発明の他の実施形態に係る半導体回路図であ
る。
る。
【図１０】上図に係る半導体回路の電流経路図であり、
（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号
遮断時の電流経路図である。
（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号
遮断時の電流経路図である。
【図１１】本発明の他の実施形態に係る半導体回路図で
ある。
ある。
【図１２】上図に係る半導体回路の電流経路図であり、
（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号
遮断時の電流経路図である。
（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号
遮断時の電流経路図である。
【図１３】従来例に係る半導体回路図である。
【図１４】上図に係る半導体回路の電流経路図であり、
（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号
遮断時の電流経路図である。
（ａ）は信号伝達時の電流経路図であり、（ｂ）は信号
遮断時の電流経路図である。
【図１５】従来例に係る半導体回路図である。
Ａ〜Ｃ 半導体システム Ｉ１ａ，Ｉ１ｂ １次側入力端子 Ｉ２ ２次側入力端子 Ｏ２ ２次側出力端子 ＩＯ ２次側共通端子 Ｓ１ 高周波入力信号 Ｓ２ａ，Ｓ２ｂ 出力信号 １ NMOSFET １ａ 出力容量 ２ NMOSFET ２ａ 出力容量 ３ 太陽電池 ４ 発光ダイオ−ド ５ PMOSFET ５ａ 出力容量 ６ NMOSFET ６ａ 出力容量 ７ NMOSFET ７ａ 出力容量 ８ PJFET ８ａ 出力容量 ９ コンデンサ １０ ダイオード １１ａ〜１１ｃ NMOSFET １１ａ’〜１１ｃ’ 出力容量 １２ａ〜１２ｃ NMOSFET １２ａ’〜１２ｃ’ 出力容量 １３ａ〜１３ｃ 太陽電池 １４ａ〜１４ｃ 発光ダイオ−ド １５ａ〜１５ｃ，１６ａ〜１６ｃ １次側入力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (8)
- 【請求項１】 入力側の信号に応答して発光する発光ダ
イオ−ドと、該発光ダイオ−ドからの光信号を受けて光
起電力を発生する光電変換素子と、該光電変換素子の光
起電力をゲ−ト・ソ−ス間に印加されてドレイン・ソ−
ス間をオン状態にする第一及び第二のNMOSFETと、該光
電変換素子の光起電力を印加されてオフ状態にするスイ
ッチング素子とを有し、前記NMOSFETのソ−ス端子同士
が接続され、前記NMOSFETのドレイン端子が２次側入力
端子及び２次側出力端子にそれぞれ接続され、前記スイ
ッチング素子の一方の端子が前記NMOSFETのソ−ス端子
に接続され、他方の端子が２次側入出力端子に接続さ
れ、前記NMOSFETと前記スイッチング素子とは前記発光
ダイオ−ドへの信号入力によって相補的にオン・オフす
るようにしたことを特徴とする半導体回路。 - 【請求項２】 前記スイッチング素子として、PMOSFET
を用い、該PMOSFETのソ−ス端子が前記NMOSFETのソ−ス
端子に接続され、前記PMOSFETのドレイン端子が前記２
次側入出力端子に接続されたことを特徴とする請求項１
記載の半導体回路。 - 【請求項３】 前記スイッチング素子として、PJFETを
用い、該PJFETのソ−ス端子が前記NMOSFETのソ−ス端子
に接続され、前記PJFETのドレイン端子が前記２次側入
出力端子に接続されたことを特徴とする請求項１記載の
半導体回路。 - 【請求項４】 前記PMOSFETのドレイン端子と前記２次
側入出力端子との間にコンデンサを介在させたことを特
徴とする請求項２記載の半導体装置。 - 【請求項５】 前記PMOSFETのドレイン端子と前記２次
側入出力端子との間に、ドレイン端子から２次側入出力
端子の方向が順方向となるようにダイオードを介在させ
たことを特徴とする請求項２記載の半導体装置。 - 【請求項６】 前記PJFETのドレイン端子と前記２次側
入出力端子との間にコンデンサを介在させたことを特徴
とする請求項３記載の半導体装置。 - 【請求項７】 前記PJFETのドレイン端子と前記２次側
入出力端子との間に、ドレイン端子から２次側入出力端
子の方向が順方向となるようにダイオードを介在させた
ことを特徴とする請求項３記載の半導体装置。 - 【請求項８】 前記NMOSFETとして、ボディフロ−ティ
ング構造のものを用いたことを特徴とする請求項１乃至
請求項７のいずれかに記載の半導体回路。
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|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-174304 | 1997-06-30 | ||
| JP17430497 | 1997-06-30 | ||
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Publications (2)
| Publication Number | Publication Date |
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| JPH1174773A true JPH1174773A (ja) | 1999-03-16 |
| JP3567735B2 JP3567735B2 (ja) | 2004-09-22 |
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| JP13975398A Expired - Fee Related JP3567735B2 (ja) | 1997-06-30 | 1998-05-21 | 半導体回路 |
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| JP (1) | JP3567735B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009158671A (ja) * | 2007-12-26 | 2009-07-16 | Toshiba Corp | 高周波スイッチ |
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| US11206484B2 (en) | 2018-08-28 | 2021-12-21 | Sonos, Inc. | Passive speaker authentication |
-
1998
- 1998-05-21 JP JP13975398A patent/JP3567735B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2009158671A (ja) * | 2007-12-26 | 2009-07-16 | Toshiba Corp | 高周波スイッチ |
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