JPH118245A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH118245A JPH118245A JP17532497A JP17532497A JPH118245A JP H118245 A JPH118245 A JP H118245A JP 17532497 A JP17532497 A JP 17532497A JP 17532497 A JP17532497 A JP 17532497A JP H118245 A JPH118245 A JP H118245A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polysilicon film
- polysilicon
- wiring layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 39
- 229920005591 polysilicon Polymers 0.000 claims abstract description 39
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 125000006850 spacer group Chemical group 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 3
- 238000005530 etching Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
〔目的〕下層膜からのハレーションによるヒューズ配線
層の線幅の細りを軽減した半導体装置の製造方法を提供
する。 〔構成〕本発明の半導体装置の製造方法によれば、第１
のポリシリコン膜(102)、この膜上に形成された酸化シ
リコン膜(103) 及びこれらの膜の側壁を覆うスペーサ(1
04) から成る積層構造の間のシリコン基板の表面上に、
第２のポリシリコン膜(105) 、酸化シリコン膜(106) 、
第３のポリシリコン膜(107) 、窒化シリコン膜(108) 、
BPSG膜(109) 及びヒューズ配線層(110) が形成される。
そして前記第３のポリシリコン膜(107) が前記スペーサ
(104) の間にのみ形成されることにより、下層膜からの
ハレーションによるヒューズ配線層(110) の線幅の細り
を軽減するように構成されている。
層の線幅の細りを軽減した半導体装置の製造方法を提供
する。 〔構成〕本発明の半導体装置の製造方法によれば、第１
のポリシリコン膜(102)、この膜上に形成された酸化シ
リコン膜(103) 及びこれらの膜の側壁を覆うスペーサ(1
04) から成る積層構造の間のシリコン基板の表面上に、
第２のポリシリコン膜(105) 、酸化シリコン膜(106) 、
第３のポリシリコン膜(107) 、窒化シリコン膜(108) 、
BPSG膜(109) 及びヒューズ配線層(110) が形成される。
そして前記第３のポリシリコン膜(107) が前記スペーサ
(104) の間にのみ形成されることにより、下層膜からの
ハレーションによるヒューズ配線層(110) の線幅の細り
を軽減するように構成されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体製造方法に関する
もので、特に下層膜からのハレーションによるヒューズ
配線層の線幅の細りを有効に防ぐことを目的とする。
もので、特に下層膜からのハレーションによるヒューズ
配線層の線幅の細りを有効に防ぐことを目的とする。
【０００２】
【従来技術】ある種の半導体装置では、第１のポリシリ
コン膜と、この膜上に形成された酸化シリコン膜と、こ
れらの膜の側壁を覆うスペーサとから成る積層構造の間
のシリコン基板の表面上に、第２のポリシリコン膜、酸
化シリコン膜、窒化シリコン膜及びBPSG膜が順次積層さ
れ、最後に、最上層のBPSG膜上にフォトリソグラフィー
の手法を用いてヒューズ配線層を形成される。
コン膜と、この膜上に形成された酸化シリコン膜と、こ
れらの膜の側壁を覆うスペーサとから成る積層構造の間
のシリコン基板の表面上に、第２のポリシリコン膜、酸
化シリコン膜、窒化シリコン膜及びBPSG膜が順次積層さ
れ、最後に、最上層のBPSG膜上にフォトリソグラフィー
の手法を用いてヒューズ配線層を形成される。
【０００３】すなわち、まず、図３の（Ａ）に示すよう
に、シリコン半導体基板201 の上に厚さ1000〜2000Åの
ポリシリコン膜202'、厚さ3000〜4000Åの酸化膜203'が
形成される。次に、図３の（Ｂ）に示すように、ポリシ
リコン膜202'と酸化膜203'に対してシリコン基板201 が
露出するまでエッチングが行われ、５μｍ〜10μｍの幅
の第１のポリシリコン膜202 と酸化膜203 とが形成され
る。次に、第１のポリシリコン膜202 と酸化膜203 の側
壁とこの側壁に隣接するシリコン基板201 の表面とを覆
うようにスペーサ204 が形成される。
に、シリコン半導体基板201 の上に厚さ1000〜2000Åの
ポリシリコン膜202'、厚さ3000〜4000Åの酸化膜203'が
形成される。次に、図３の（Ｂ）に示すように、ポリシ
リコン膜202'と酸化膜203'に対してシリコン基板201 が
露出するまでエッチングが行われ、５μｍ〜10μｍの幅
の第１のポリシリコン膜202 と酸化膜203 とが形成され
る。次に、第１のポリシリコン膜202 と酸化膜203 の側
壁とこの側壁に隣接するシリコン基板201 の表面とを覆
うようにスペーサ204 が形成される。
【０００４】次に、厚さ500 Å〜1000Åのポリシリコン
膜205'が全面に形成され、引き続き、図３の（Ｃ）に示
すように、上記エッチングにより露出されたシリコン基
板201 の表面と、スペーサ204 と、酸化膜203 の端部の
上だけに第２のポリシリコン膜205 が形成されるよう
に、ポリシリコン膜205'の他の部分がエッチングによっ
て除去される。続いて、素子の全面に酸化膜206 と窒化
膜208 とが順次形成される。続いて、図３の（Ｄ）に示
すように、窒化膜208 の全面に厚手のＢＰＳＧ膜109 が
形成されたのち、このＢＰＳＧ膜209 の全面に第１配線
層 (ヒューズ配線層を形成するためのTiW 層210 ’が形
成される。
膜205'が全面に形成され、引き続き、図３の（Ｃ）に示
すように、上記エッチングにより露出されたシリコン基
板201 の表面と、スペーサ204 と、酸化膜203 の端部の
上だけに第２のポリシリコン膜205 が形成されるよう
に、ポリシリコン膜205'の他の部分がエッチングによっ
て除去される。続いて、素子の全面に酸化膜206 と窒化
膜208 とが順次形成される。続いて、図３の（Ｄ）に示
すように、窒化膜208 の全面に厚手のＢＰＳＧ膜109 が
形成されたのち、このＢＰＳＧ膜209 の全面に第１配線
層 (ヒューズ配線層を形成するためのTiW 層210 ’が形
成される。
【０００５】引き続き、第１の配線層形成用のTiW 層21
0 ’上にフォトレジストが塗布されたのち、フォトマス
クを通しての選択的な露光と現像とにより、実線で示す
ような未露光のフォトレジストＲが形成される。この未
露光のフォトレジストＲを用いて最上層のTiW 層210 ’
がエッチングされ、第１の配線層201 が形成される。
0 ’上にフォトレジストが塗布されたのち、フォトマス
クを通しての選択的な露光と現像とにより、実線で示す
ような未露光のフォトレジストＲが形成される。この未
露光のフォトレジストＲを用いて最上層のTiW 層210 ’
がエッチングされ、第１の配線層201 が形成される。
【０００６】
【発明が解決しようとする課題】上記ヒューズ配線層21
0 の形成に使用するフォトレジストＲを形成するための
露光の際に、図３の（Ｄ）に示すように、ＢＰＳＧ膜20
9 とTiW 層210 ’の段差の部分で反射光ｒが発生する。
この反射光ｒは、フォトレジストの直下に形成されるは
ずの遮光箇所に入射し、本来未感光の状態で保たれるは
ずの遮光箇所が感光してしまう。この結果、実線で示す
フォトレジストＲの横幅が、点線で示す本来の横幅の０
％〜５０％以下の値になってしまう。このようにフォト
レジストＲをマスクとして作成した第１配線層210 の横
幅も、当然に細くなり、極端な場合には断線に到るとい
う問題がある。
0 の形成に使用するフォトレジストＲを形成するための
露光の際に、図３の（Ｄ）に示すように、ＢＰＳＧ膜20
9 とTiW 層210 ’の段差の部分で反射光ｒが発生する。
この反射光ｒは、フォトレジストの直下に形成されるは
ずの遮光箇所に入射し、本来未感光の状態で保たれるは
ずの遮光箇所が感光してしまう。この結果、実線で示す
フォトレジストＲの横幅が、点線で示す本来の横幅の０
％〜５０％以下の値になってしまう。このようにフォト
レジストＲをマスクとして作成した第１配線層210 の横
幅も、当然に細くなり、極端な場合には断線に到るとい
う問題がある。
【０００７】
【課題を解決するための手段】上述した従来技術の課題
を解決するための本発明に係わる半導体装置の製造方法
は、第１のポリシリコン膜(102) 、この膜上に形成され
た酸化シリコン膜(103) 及びこれらの膜の側壁を覆うス
ペーサ(104) から成る積層構造の間のシリコン基板の表
面上に、第２のポリシリコン膜(105) 、酸化シリコン膜
(106) 、第３のポリシリコン膜（107), 窒化シリコン膜
(108) ,BPSG 膜(109) 及びヒューズ配線層(110) を形成
することと、前記第３のポリシリコン膜（107)の一部を
エッチング除去することなどにより前記スペーサ(104)
の間にのみ形成することを特徴とする。この結果、BPSG
膜(109) の平坦度が改良され、この上に形成されるヒュ
ーズ配線層(110) に対する下層膜からのハレーションに
よる線幅の細りが軽減される。
を解決するための本発明に係わる半導体装置の製造方法
は、第１のポリシリコン膜(102) 、この膜上に形成され
た酸化シリコン膜(103) 及びこれらの膜の側壁を覆うス
ペーサ(104) から成る積層構造の間のシリコン基板の表
面上に、第２のポリシリコン膜(105) 、酸化シリコン膜
(106) 、第３のポリシリコン膜（107), 窒化シリコン膜
(108) ,BPSG 膜(109) 及びヒューズ配線層(110) を形成
することと、前記第３のポリシリコン膜（107)の一部を
エッチング除去することなどにより前記スペーサ(104)
の間にのみ形成することを特徴とする。この結果、BPSG
膜(109) の平坦度が改良され、この上に形成されるヒュ
ーズ配線層(110) に対する下層膜からのハレーションに
よる線幅の細りが軽減される。
【０００８】
【実施例】まず、図１の（Ａ）に示すように、シリコン
基板101 の上に厚さ1000Å〜2000Åのポリシリコン膜10
2'と厚さ3000Å〜4000Åの酸化膜103'とを順次形成す
る。次に、図１の（Ｂ）に示すように、上記ポリシリコ
ン膜102'と酸化膜103'をシリコン基板101 が露出するま
でエッチングすることにより５μｍ〜10μｍの幅の第１
のポリシリコン膜102 と酸化シリコン膜103 との積層構
造を形成する。この第１のポリシリコン膜102 と酸化膜
103 の積層構造の側壁とこの側壁に隣接するシリコン基
板101 の表面を覆うようにスペーサ104 を形成する。
基板101 の上に厚さ1000Å〜2000Åのポリシリコン膜10
2'と厚さ3000Å〜4000Åの酸化膜103'とを順次形成す
る。次に、図１の（Ｂ）に示すように、上記ポリシリコ
ン膜102'と酸化膜103'をシリコン基板101 が露出するま
でエッチングすることにより５μｍ〜10μｍの幅の第１
のポリシリコン膜102 と酸化シリコン膜103 との積層構
造を形成する。この第１のポリシリコン膜102 と酸化膜
103 の積層構造の側壁とこの側壁に隣接するシリコン基
板101 の表面を覆うようにスペーサ104 を形成する。
【０００９】続いて、図１の（Ｂ）に示すように、厚さ
500 Å〜1000Åのポリシリコン膜105 ’を全面に形成し
た後、上記エッチングにより露出された半導体基板101
の表面、スペーサ104 及び酸化膜103 の端部の上だけ
に、図１の（Ｃ）に示すような第２のポリシリコン膜10
5 が形成されるように、他の部分をエッチングによって
除去する。続いて、素子の全面に酸化膜106 を形成し、
更にこの酸化膜106 の全面にポリシリコン膜107 ’を形
成する。
500 Å〜1000Åのポリシリコン膜105 ’を全面に形成し
た後、上記エッチングにより露出された半導体基板101
の表面、スペーサ104 及び酸化膜103 の端部の上だけ
に、図１の（Ｃ）に示すような第２のポリシリコン膜10
5 が形成されるように、他の部分をエッチングによって
除去する。続いて、素子の全面に酸化膜106 を形成し、
更にこの酸化膜106 の全面にポリシリコン膜107 ’を形
成する。
【００１０】次に、図１の（Ｄ）に示すように、最上層
のポリシリコン膜107 ’をエッチングすることにより、
スペーサ104 間にわたって形成された第３のポリシリコ
ン層107 を形成する。続いて、素子の全面に窒化膜108
を形成する。引き続き、図２の（Ａ）に示すように、窒
化膜108 の全面に厚手のＢＰＳＧ膜109 を形成したの
ち、このＢＰＳＧ膜109 の全面に第１配線層（ヒューズ
配線層）形成用のTiW 層110 ’を形成する。
のポリシリコン膜107 ’をエッチングすることにより、
スペーサ104 間にわたって形成された第３のポリシリコ
ン層107 を形成する。続いて、素子の全面に窒化膜108
を形成する。引き続き、図２の（Ａ）に示すように、窒
化膜108 の全面に厚手のＢＰＳＧ膜109 を形成したの
ち、このＢＰＳＧ膜109 の全面に第１配線層（ヒューズ
配線層）形成用のTiW 層110 ’を形成する。
【００１１】こののち、第１の配線層形成用のTiW 層11
0 ’上にフォトレジストを塗布し、フォトマスクを通し
て選択的に露光し、現像することにより、実線で示すよ
うな未露光のレジストＲを形成する。上記露光の際、第
３のポリシリコン膜107 の追加によってＢＰＳＧ膜109
の表面とこの表面に形成されるTiW 層110 ’の表面の平
坦度が改善されている。このため、それぞれの表面から
の反射光の光量が低減され、下層からの反射光が全く存
在しない点線で示す理想的な状態から10％程度細い状態
に抑えることができる。
0 ’上にフォトレジストを塗布し、フォトマスクを通し
て選択的に露光し、現像することにより、実線で示すよ
うな未露光のレジストＲを形成する。上記露光の際、第
３のポリシリコン膜107 の追加によってＢＰＳＧ膜109
の表面とこの表面に形成されるTiW 層110 ’の表面の平
坦度が改善されている。このため、それぞれの表面から
の反射光の光量が低減され、下層からの反射光が全く存
在しない点線で示す理想的な状態から10％程度細い状態
に抑えることができる。
【００１２】上記上記レジストＲをエッチングマスクと
して最上層のTiW 層110 ’をエッチングして不要部分を
除去したのち、レジストＲを融解して除去することによ
り、図２の（Ｂ）に示すようなヒューズ配線層110 が形
成される。
して最上層のTiW 層110 ’をエッチングして不要部分を
除去したのち、レジストＲを融解して除去することによ
り、図２の（Ｂ）に示すようなヒューズ配線層110 が形
成される。
【００１３】
【発明の効果】以上詳細に説明したように、本発明の製
造方法は、酸化シリコン膜(106) と窒化シリコン膜(10
8) との間に第３のポリシリコン膜(107) を形成して前
記BPSG膜(109) の表面の平坦度を改良する構成であるか
ら、下層膜の段差部分からのハレーションによるヒュー
ズ配線層(110) の線幅の細りを１０％程度以下に軽減で
きる。
造方法は、酸化シリコン膜(106) と窒化シリコン膜(10
8) との間に第３のポリシリコン膜(107) を形成して前
記BPSG膜(109) の表面の平坦度を改良する構成であるか
ら、下層膜の段差部分からのハレーションによるヒュー
ズ配線層(110) の線幅の細りを１０％程度以下に軽減で
きる。
【図１】本発明の一実施例の半導体装置の製造方法の前
半の工程を示す素子断面図である。
半の工程を示す素子断面図である。
【図２】上記実施例の半導体装置の製造方法の後半の工
程を示す素子断面図である。
程を示す素子断面図である。
【図３】従来技術による半導体装置の製造方法の工程を
示す素子断面図である。
示す素子断面図である。
101 シリコン基板 102 第１のポリシリコン膜 103 酸化シリコン膜 104 スペーサ 105 第２のポリシリコン膜 106 酸化シリコン膜 107 第３のポリシリコン膜 108 窒化シリコン膜 109 BPSG膜 110 ヒューズ配線層
Claims (2)
- 【請求項１】第１のポリシリコン膜(102) 、この膜上に
形成された酸化シリコン膜(103) 及びこれらの膜の側壁
を覆うスペーサ(104) から成る積層構造の間のシリコン
基板の表面上に、第２のポリシリコン膜(105) 、酸化シ
リコン膜(106) 、第３のポリシリコン膜（107), 窒化シ
リコン膜(108) ,BPSG 膜(109) 及びヒューズ配線層(11
0) が形成されることと、 前記第３のポリシリコン膜（107)が前記スペーサ(104)
の間にのみ形成されていることとを特徴とする半導体装
置の製造方法。 - 【請求項２】第１のポリシリコン膜(102) 、この膜上に
形成された酸化シリコン膜(103) 及びこれらの膜の側壁
を覆うスペーサ(104) から成る積層構造の間のシリコン
基板の表面上に、第２のポリシリコン膜(105) 、酸化シ
リコン膜(106) 、第３のポリシリコン膜（107), 窒化シ
リコン膜(108）及び BPSG 膜(109) が順次形成されるこ
とと、 前記最上層のBPSG膜(109) 上にヒューズ配線層(110) を
形成する際に、前記第３のポリシリコン膜（107)が前記
スペーサ(104) の間の部分だけを残してエッチングによ
って除去されることとを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17532497A JP3651638B2 (ja) | 1997-06-16 | 1997-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17532497A JP3651638B2 (ja) | 1997-06-16 | 1997-06-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118245A true JPH118245A (ja) | 1999-01-12 |
| JP3651638B2 JP3651638B2 (ja) | 2005-05-25 |
Family
ID=15994096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17532497A Expired - Fee Related JP3651638B2 (ja) | 1997-06-16 | 1997-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3651638B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12152220B2 (en) | 2020-07-06 | 2024-11-26 | Ecolab Usa Inc. | PEG-modified castor oil based compositions for microemulsifying and removing multiple oily soils |
| US12350362B2 (en) | 2020-07-06 | 2025-07-08 | Ecolab Usa Inc. | Foaming mixed alcohol/water compositions comprising a combination of alkyl siloxane and a hydrotrope/solubilizer |
-
1997
- 1997-06-16 JP JP17532497A patent/JP3651638B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12152220B2 (en) | 2020-07-06 | 2024-11-26 | Ecolab Usa Inc. | PEG-modified castor oil based compositions for microemulsifying and removing multiple oily soils |
| US12350362B2 (en) | 2020-07-06 | 2025-07-08 | Ecolab Usa Inc. | Foaming mixed alcohol/water compositions comprising a combination of alkyl siloxane and a hydrotrope/solubilizer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3651638B2 (ja) | 2005-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6579757B2 (en) | Method for fabricating semiconductor device which prevents gates of a peripheral region from being oxidized | |
| CN104701142A (zh) | 自对齐双间隔件图案化工艺 | |
| JP2001343757A (ja) | レジストパターンの形成方法 | |
| JPH11204392A (ja) | 反射防止膜を使用した半導体装置の製造方法 | |
| US5922516A (en) | Bi-layer silylation process | |
| JP3825314B2 (ja) | 半導体装置の製造方法 | |
| JP2004096105A (ja) | 半導体装置の製造でコンタクト形成方法 | |
| JP3651638B2 (ja) | 半導体装置の製造方法 | |
| JP4397248B2 (ja) | 半導体装置及びその製造方法 | |
| JP3047832B2 (ja) | 半導体装置の製造方法 | |
| US6200886B1 (en) | Fabricating process for polysilicon gate | |
| JP2007149768A (ja) | 半導体装置の製造方法 | |
| JP4376500B2 (ja) | レジスト埋め込み方法および半導体装置の製造方法 | |
| US20260093170A1 (en) | Method for patterning substrate using metal oxide resist | |
| JPH05129549A (ja) | 半導体装置およびその製造方法 | |
| JPH08298314A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| KR100827488B1 (ko) | 반도체 소자의 금속 배선 패턴 형성 방법 | |
| JP2003188371A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2000077414A (ja) | 半導体装置の製造方法 | |
| JP3651645B2 (ja) | 半導体装置の製造方法 | |
| KR101184714B1 (ko) | 반도체 소자의 패드 형성방법 | |
| JP3820696B2 (ja) | 半導体集積回路及びその製造方法 | |
| JP3010706B2 (ja) | 半導体装置の製造方法 | |
| JPH1197440A (ja) | 半導体装置の製造方法 | |
| JP2004273769A (ja) | 半導体のパッシベーション構造およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20040517 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041222 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050111 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050120 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20050215 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20050216 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| LAPS | Cancellation because of no payment of annual fees |