JP3825314B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、異方性エッチングが行われる膜と、等方性エッチングが行われる膜と、ポリイミド膜とが、この順で積層されている半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図１３〜１８は従来の半導体装置の製造工程を示す断面図である。図１３に示すように、配線工程までが実行された半導体基板１１０上にシリコン酸化膜１３０及びシリコン窒化膜１４０から成るパッシベーション膜１６０を形成する。具体的には、半導体基板１１０上に形成された配線１２０を覆って、当該半導体基板１１０上にシリコン酸化膜１３０を形成し、そのシリコン酸化膜１３０上にシリコン窒化膜１４０を形成する。そして、図１４に示すように、パッシベーション膜１６０上に、具体的にはシリコン窒化膜１４０上に、バッファーコート膜であるポリイミド膜１５０を形成する。次に、図１５に示すように、写真製版技術によりポリイミド膜１５０に所定のパターンを形成する。具体的には、ポリイミド膜１５０が非感光性を示す場合は、ポリイミド膜１５０上にフォトレジスト（図示せず）を塗布し、そのフォトレジストに対して露光，現像を行い、レジストパターンを形成する。そして、レジストパターンが形成されたフォトレジストをマスクに用いてポリイミド膜１５０をエッチングすることによって、ポリイミド膜１５０に所定のパターンを形成する。なお、ポリイミド膜１５０に所定のパターンが形成された後には、フォトレジストは除去される。一方、ポリイミド膜１５０が感光性を示す場合にはフォトレジストが不要であり、ポリイミド膜１５０に対して露光，現像を行うことで、ポリイミド膜１５０に所定のパターンを形成することができる。
【０００３】
次に、ポリイミド膜１５０をマスクに用いてパッシベーション膜１６０をエッチングし、配線１２０を露出させる。具体的には、図１６に示すように、まずポリイミド膜１５０をマスクに用いて、シリコン窒化膜１４０に対して等方性エッチングを行い、シリコン窒化膜１４０を選択的に除去する。なお、このときに使用されるエッチング方法は、例えば反応性イオンエッチングである。そして、図１７に示すように、再度ポリイミド膜１５０をマスクに用いて、例えば反応性イオンエッチングを使用して、シリコン酸化膜１３０に対して異方性エッチングを行い、配線１２０を部分的に露出させる。次に、図１８に示すように、ポリイミド膜１５０のイミド化及びポリイミド膜１５０で使用されている溶媒の気散、更にポリイミド膜１５０が感光性を示す場合には感光剤の気散を目的として、３００〜４５０℃程度で熱処理を行う。その後、図示していないが、ワイヤボンディング工程が実行される。具体的には、露出した配線１２０と外部端子（図示せず）とがアルミワイヤ等で接続される。
【０００４】
ここで、上述の図１８に示す工程では熱処理によってポリイミド膜１５０のイミド化を行っているが、当該熱処理の前後でポリイミド膜１５０の体積は約５０％に収縮し、熱処理後のポリイミド膜１５０の側壁形状は傾斜を持つようになる。そのため、パッシベーション膜１６０のエッチング前に、具体的には図１６に示すシリコン窒化膜１４０のエッチング工程の前に、熱処理によってポリイミド膜１５０のイミド化を行い、その後に、当該ポリイミド膜１５０をマスクに用いてパッシベーション膜１６０のエッチングを行うと、所望のエッチングの仕上がり精度が得られないことがあった。しかし、上述の従来の半導体装置の製造方法では、パッシベーション膜１６０をエッチングし、配線１２０を露出させた後に、熱処理によってポリイミド膜１５０のイミド化を行っているため、ポリイミド膜１５０をマスクに用いてパッシベーション膜１６０をエッチングする際には、ポリイミド膜１５０に体積収縮が生じていないため、パッシベーション膜１６０のエッチングの仕上がり精度を向上することができる。
【０００５】
【発明が解決しようとする課題】
しかし、図１７に示すように、シリコン酸化膜１３０に対して異方性エッチングを行う工程では、ポリイミド膜１５０、シリコン窒化膜１４０及びシリコン酸化膜１３０の側壁に堆積物１８０が付着するため、その後に、ポリイミド膜１５０を熱処理でイミド化すると、当該堆積物１８０が剥がれたり、図１８に示すようにポリイミド膜１５０がシリコン窒化膜１４０から剥がれたりするといった問題が生じることがあった。具体的には、通常、反応性イオンエッチングのようなドライエッチングを使用してシリコン酸化膜１３０に対して異方性エッチングを行う場合、エッチングされにくい堆積物１８０をシリコン酸化膜１３０の側壁に付着させながらエッチングを行うことにより当該異方性エッチングに異方性を持たせている。そして、当該堆積物１８０がポリイミド膜１５０及びシリコン窒化膜１４０の側壁にも付着する。このように、ポリイミド膜１５０及びシリコン窒化膜１４０の側壁にも堆積物１８０が付着した状態で、熱処理でポリイミド膜１５０をイミド化すると、ポリイミド膜１５０の体積収縮及び熱ストレスにより堆積物１８０が剥がれることがあった。また、熱処理でポリイミド膜１５０のイミド化を行うと、ポリイミド膜１５０は収縮するが、堆積物１８０は殆ど収縮することがない。そのため、ポリイミド膜１５０の体積収縮時には、その収縮が堆積物１８０によって拘束され、収縮しきれなかった力がポリイミド膜１５０とシリコン窒化膜１４０との界面に加わり、ポリイミド膜１５０がシリコン窒化膜１４０から剥がれることがあった。
【０００６】
そこで、本発明は上述のような問題を解決するために成されたものであり、異方性エッチングが行われる膜、等方性エッチングが行われる膜及びポリイミド膜がこの順で積層された半導体装置の当該ポリイミド膜を熱処理でイミド化した場合に、等方性エッチングが行われる膜からポリイミド膜が剥がれることを防止し、かつ異方性エッチングによって積層された各膜の側壁に付着する堆積物が剥がれることを防止する、半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明のうち請求項１に記載の半導体装置の製造方法は、（ａ）第１の膜上に形成されたシリコン窒化膜上に、ポリイミド膜を形成する工程と、（ｂ）前記工程（ａ）の後に、前記ポリイミド膜に所定のパターンを形成する工程と、（ｃ）前記工程（ｂ）の後に、前記ポリイミド膜をマスクに用いて、前記シリコン窒化膜に対して等方性エッチングを行い前記シリコン窒化膜に穴を形成して、前記第１の膜を露出させる工程と、（ｄ）前記工程（ｃ）の後に、熱処理によって前記ポリイミド膜をイミド化する工程と、（ｅ）前記工程（ｄ）の後に、前記第１の膜の露出部分に対して異方性エッチングを行って前記第１の膜に穴を形成する工程とを備えるものである。
【０００８】
また、この発明のうち請求項２に記載の半導体装置の製造方法は、請求項１に記載の半導体装置の製造方法であって、前記異方性エッチングはドライエッチングであるものである。
【０００９】
また、この発明のうち請求項３に記載の半導体装置の製造方法は、請求項１及び請求項２のいずれか一つに記載の半導体装置の製造方法であって、前記第１の膜と前記シリコン窒化膜と前記ポリイミド膜とはパッシベーション膜を構成しているものである。
【００１０】
また、この発明のうち請求項４に記載の半導体装置の製造方法は、請求項１及び請求項２のいずれか一つに記載の半導体装置の製造方法であって、前記シリコン窒化膜と前記ポリイミド膜とはパッシベーション膜を構成しており、前記第１の膜は層間絶縁膜であるものである。
【００１１】
【発明の実施の形態】
実施の形態１．
図１〜６は本発明の実施の形態１に係る半導体装置の製造工程を示す断面図であって、そのうちの図３〜６は後述するパッシベーション膜７に所定のパターンを形成する工程を示している。まず、図１に示すように、配線工程までが実行された半導体基板１上にシリコン酸化膜３及びシリコン窒化膜４から成る２層構造のパッシベーション膜６を形成する。具体的には、半導体基板１上に形成された、例えばアルミニウムから成る配線２を覆って、当該半導体基板１上にシリコン酸化膜３を形成し、そのシリコン酸化膜３上にシリコン窒化膜４を形成する。そして、図２に示すように、パッシベーション膜６上に、具体的にはシリコン窒化膜４上に、バッファーコート膜であるポリイミド膜５を形成する。ここで、パッシベーション膜６と同様に、バッファーコート膜であるポリイミド膜５も半導体装置の表面を保護するために形成されるものであるため、パッシベーション膜６とポリイミド膜５とを合わせてパッシベーション膜７と呼ぶ。つまり、シリコン酸化膜３とシリコン窒化膜４とポリイミド膜５とはパッシベーション膜７を構成している。また、図２に示す工程でシリコン窒化膜４上に形成されるポリイミド膜５はワニス状であり、粘性の高い液状のものである。
【００１２】
次に、シリコン酸化膜３、シリコン窒化膜４及びポリイミド膜５から構成されているパッシベーション膜７に所定のパターンを形成する。具体的には、まず、図３に示すように、写真製版技術によりポリイミド膜５に所定のパターンを形成する。図３に示す工程を詳細に説明すると、ポリイミド膜５が非感光性を示す場合は、ポリイミド膜５上にフォトレジスト（図示せず）を塗布し、そのフォトレジストに対して露光，現像を行い、レジストパターンを形成する。そして、レジストパターンが形成されたフォトレジストをマスクに用いてポリイミド膜５をエッチングすることによって、ポリイミド膜５に所定のパターンを形成し、その後フォトレジストを除去する。一方、ポリイミド膜５が感光性を示す場合にはフォトレジストが不要であり、ポリイミド膜５に対して直接露光，現像を行い、ポリイミド膜５に所定のパターンを形成する。そして、ポリイミド膜５に所定のパターンを形成した後には、酸素プラズマを使用してアッシング処理を行う。
【００１３】
次に、図４に示すように、ポリイミド膜５をマスクに用いて、シリコン窒化膜４に対して等方性エッチングを行い、シリコン窒化膜４を選択的に除去して、シリコン酸化膜３を部分的に露出させる。なお、このときに使用されるエッチング方法はドライエッチングであって、例えば反応性イオンエッチングである。そして、シリコン窒化膜４を等方性エッチングにて選択的に除去した後には、酸素プラズマを使用してアッシング処理を行う。次に、図５に示すように、熱処理によってポリイミド膜５をイミド化する。具体的には、３００〜４５０℃程度で熱処理を行う。なお、当該熱処理は、ポリイミド膜５で使用されている溶媒の気散、更にポリイミド膜５が感光性を示す場合には感光剤の気散をも目的として行われている。
【００１４】
そして、図６に示すように、図５に示す工程を実行することにより得られたシリコン酸化膜３の露出部分８に対して異方性エッチングを行う。具体的には、本実施の形態１では、等方性エッチングが行われたシリコン窒化膜４をマスクに用いて、シリコン酸化膜３に対して異方性エッチングを行い、配線２を部分的に露出させている。このときの異方性エッチングはドライエッチングであって、例えば反応性イオンエッチングであって、図６に示すように、シリコン酸化膜３、シリコン窒化膜４及びポリイミド膜５の側壁には堆積物９が付着する。そして、異方性エッチングにてシリコン酸化膜３を選択的に除去した後には、酸素プラズマを使用してアッシング処理を行い、パッシベーション膜７に所定のパターンが完成する。次に、図示していないが、ワイヤボンディング工程が実行される。具体的には、露出した配線２と外部端子（図示せず）とがアルミワイヤ等で接続される。
【００１５】
上述のように本実施の形態１に係る半導体装置の製造方法では、図４に示す等方性エッチングを行う工程と、図６に示す異方性エッチングを行う工程との間に、図５に示す熱処理によってポリイミド膜５をイミド化する工程を実行している。そのため、シリコン酸化膜３、シリコン窒化膜４及びポリイミド膜５で構成されているパッシベーション膜７を備える半導体装置において、ポリイミド膜５を熱処理によってイミド化する際には、異方性を示すドライエッチングによって発生する堆積物９がポリイミド膜５及びシリコン窒化膜４の側壁には付着していない。その結果、上述の従来の半導体装置の製造方法とは異なり、シリコン窒化膜４からポリイミド膜５が剥がれること無く、ポリイミド膜５を熱処理でイミド化することができる。言い換えれば、ポリイミド膜５を熱処理でイミド化した場合に、ポリイミド膜５が等方性エッチングが行われるシリコン窒化膜４から剥がれることを防止することができる。
【００１６】
また、本実施の形態１に係る半導体装置の製造方法では、ポリイミド膜５を熱処理によってイミド化した後に、シリコン酸化膜３に対して異方性エッチングを行っているため、ポリイミド膜５を熱処理によってイミド化した後に、異方性エッチングによって発生する堆積物９が、シリコン酸化膜３、シリコン窒化膜４及びポリイミド膜５の各膜の側壁に付着する。そのため、上述の従来の半導体装置の製造方法とは異なり、堆積物９が剥がれることは無い。言い換えれば、積層された各膜の側壁に異方性エッチングによって付着する堆積物９が剥がれることを防止することができる。
【００１７】
また、シリコン酸化膜３をエッチングする前にポリイミド膜５が熱処理によってイミド化されているため、シリコン酸化膜３をエッチングする際、図６に示すようにポリイミド膜５には体積収縮が生じており、その側壁形状は傾斜を持つようになっている。しかしながら、本実施の形態１では、体積収縮が生じているポリイミド膜５ではなく、シリコン窒化膜４をマスクに用いてシリコン酸化膜３をエッチングしているため、上述の従来の半導体装置の製造方法よりもエッチングの仕上がり精度が劣化することはない。
【００１８】
実施の形態２．
図７〜１２は本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。まず、図７に示すように、配線工程までが実行された半導体基板１０上にシリコン窒化膜である１層のパッシベーション膜１４を形成する。具体的には、半導体基板１０上にはシリコン酸化膜である層間絶縁膜１３が形成されており、その層間絶縁膜１３上には例えばアルミニウムから成る配線１２ａ，１２ｂが所定距離を成して形成されている。そして、その配線１２ａ，１２ｂを覆って、層間絶縁膜１３上にパッシベーション膜１４を形成する。また、図７に示すように、層間絶縁膜１３中には例えばアルミニウムから成るヒューズ１７が形成されている。
【００１９】
次に、図８に示すように、パッシベーション膜１４上に、バッファーコート膜であるポリイミド膜１５を形成する。ここで、パッシベーション膜１４と同様に、バッファーコート膜であるポリイミド膜１５も半導体装置の表面を保護するために形成されるものであるため、パッシベーション膜１４とポリイミド膜１５とを合わせてパッシベーション膜１６と呼ぶ。つまり、シリコン窒化膜であるパッシベーション膜１４とポリイミド膜１５とはパッシベーション膜１６を構成している。また、図８に示す工程でパッシベーション膜１４上に形成されるポリイミド膜１５はワニス状であり、粘性の高い液状のものである。
【００２０】
そして、パッシベーション膜１６に所定のパターンを形成する。具体的には、図９に示すように、まず写真製版技術によりポリイミド膜１５に所定のパターンを形成する。詳細には、ポリイミド膜１５が非感光性を示す場合は、ポリイミド膜１５上にフォトレジスト（図示せず）を塗布し、そのフォトレジストに対して露光，現像を行い、レジストパターンを形成する。そして、レジストパターンが形成されたフォトレジストをマスクに用いてポリイミド膜１５をエッチングすることによって、ポリイミド膜１５に所定のパターンを形成し、その後フォトレジストを除去する。一方、ポリイミド膜１５が感光性を示す場合にはフォトレジストが不要であり、ポリイミド膜１５に対して直接露光，現像を行い、ポリイミド膜１５に所定のパターンを形成する。そして、ポリイミド膜１５に所定のパターンを形成した後には、酸素プラズマを使用してアッシング処理を行う。
【００２１】
次に、図１０に示すように、ポリイミド膜１５をマスクに用いて、パッシベーション膜１４に対して等方性エッチングを行い、パッシベーション膜１４を選択的に除去して、配線１２ａ，１２ｂ及び層間絶縁膜１３を部分的に露出させる。なお、このときに使用されるエッチング方法はドライエッチングであって、例えば反応性イオンエッチングである。そして、パッシベーション膜１４を等方性エッチングにて選択的に除去した後には、酸素プラズマを使用してアッシング処理を行って、パッシベーション膜１６に所定パターンが完成する。次に、図１１に示すように、熱処理によってポリイミド膜１５をイミド化する。具体的には、３００〜４５０℃程度で熱処理を行う。なお、当該熱処理は、ポリイミド膜１５で使用されている溶媒の気散、更にポリイミド膜１５が感光性を示す場合には感光剤の気散をも目的として行われている。
【００２２】
そして、図１２に示すように、図１０に示す工程を実行することにより得られた層間絶縁膜１３の露出部分１８に対して異方性エッチングを行う。具体的には、本実施の形態２では、等方性エッチングが行われたパッシベーション膜１４及び配線１２ａ，１２ｂをマスクに用いて、層間絶縁膜１３に対して異方性エッチングを行い、ヒューズ１７上の層間絶縁膜１３の膜厚を調整している。ここで使用されている異方性エッチングはドライエッチングであって、例えば反応性イオンエッチングであって、図１２に示すように、層間絶縁膜１３、パッシベーション膜１４及びポリイミド膜１５の側壁と、露出した配線１２ａ，１２ｂの表面とには堆積物１９が付着する。そして、異方性エッチングにて層間絶縁膜１３を部分的に除去した後には、酸素プラズマを使用してアッシング処理を行う。次に、図示していないが、ワイヤボンディング工程が実行される。具体的には、露出した配線１２ａ，１２ｂと外部端子（図示せず）とがアルミワイヤ等で接続される。
【００２３】
上述のように本実施の形態２に係る半導体装置の製造方法では、図１０に示す等方性エッチングを行う工程と、図１２に示す異方性エッチングを行う工程との間に、図１１に示す熱処理によってポリイミド膜１５をイミド化する工程を実行している。そのため、パッシベーション膜１４とポリイミド膜１５とで構成されているパッシベーション膜１６と、当該パッシベーション膜１６の下に形成されている層間絶縁膜１３とを備える半導体装置においても、ポリイミド膜１５を熱処理によってイミド化する際には、異方性を示すドライエッチングによって発生する堆積物１９がポリイミド膜１５及びパッシベーション膜１４の側壁には付着していない。その結果、パッシベーション膜１４からポリイミド膜１５が剥がれること無く、ポリイミド膜１５を熱処理でイミド化することができる。言い換えれば、ポリイミド膜１５を熱処理でイミド化した場合に、ポリイミド膜１５が等方性エッチングが行われるパッシベーション膜１４から剥がれることを防止することができる。
【００２４】
また、本実施の形態２に係る半導体装置の製造方法では、ポリイミド膜１５を熱処理によってイミド化した後に、層間絶縁膜１３に対して異方性エッチングを行っているため、ポリイミド膜１５を熱処理によってイミド化した後に、異方性エッチングによって発生する堆積物１９が、層間絶縁膜１３、パッシベーション膜１４及びポリイミド膜１５の各膜の側壁に付着する。そのため、上述の従来の半導体装置の製造方法とは異なり、堆積物１９が剥がれることは無い。言い換えれば、積層された各膜の側壁に異方性エッチングによって付着する堆積物１９が剥がれることを防止することができる。
【００２５】
また、層間絶縁膜１３をエッチングする前にポリイミド膜１５が熱処理によってイミド化されているため、層間絶縁膜１３をエッチングする際、ポリイミド膜１５には体積収縮が生じており、その側壁形状は傾斜を持つようになっている。本実施の形態２では、体積収縮が生じているポリイミド膜１５ではなく、パッシベーション膜１４及び配線１２ａ，１２ｂをマスクに用いて層間絶縁膜１３をエッチングしているため、上述の従来の半導体装置の製造方法よりもエッチングの仕上がり精度が劣化することはない。
【００２６】
【発明の効果】
この発明のうち請求項１及び請求項２に係る半導体装置の製造方法によれば、等方性エッチングを行う工程（ｃ）と、異方性エッチングを行う工程（ｅ）との間に、熱処理によってポリイミド膜をイミド化する工程（ｄ）を実行している。通常、熱処理によってポリイミド膜をイミド化すると、ポリイミド膜には体積収縮が生じる。また、通常、ドライエッチングを使用して第１の膜に対して異方性エッチングを行うと、第１の膜だけではなくポリイミド膜及びシリコン窒化膜の側壁にも堆積物が付着する。そして、例えば、工程（ｅ）の後に、工程（ｄ）が実行されると、ポリイミド膜及びシリコン窒化膜の側壁に堆積物が付着した状態で、ポリイミド膜のイミド化が行われることになる。このとき、ポリイミド膜は収縮するが、堆積物は殆ど収縮することがない。そのため、ポリイミド膜の体積収縮時には、その収縮が堆積物によって拘束され、収縮しきれなかった力がポリイミド膜とシリコン窒化膜との界面に加わり、ポリイミド膜がシリコン窒化膜から剥がれることがあった。請求項１及び請求項２に係る発明では、工程（ｅ）の前に工程（ｄ）を行っているため、ポリイミド膜を熱処理によりイミド化する際には、ポリイミド膜及びシリコン窒化膜の側壁には堆積物が付着していない。そのため、ポリイミド膜を熱処理でイミド化した場合に、シリコン窒化膜からポリイミド膜が剥がれることを防止することができる。
【００２７】
また、ポリイミド膜を熱処理によってイミド化する工程（ｄ）の後に、第１の膜に対して異方性エッチングを行う工程（ｅ）を実行しているため、ポリイミド膜を熱処理によってイミド化した後に、異方性エッチングによって発生する堆積物が、第１の膜、シリコン窒化膜及びポリイミド膜の各膜の側壁に付着する。そのため、積層された各膜の側壁に異方性エッチングによって付着する堆積物が剥がれることを防止することができる。
【００２８】
また、この発明のうち請求項３に係る半導体装置の製造方法によれば、第１の膜とシリコン窒化膜とポリイミド膜とで構成されているパッシベーション膜を備える半導体装置においても、ポリイミド膜を熱処理によりイミド化する際には、ポリイミド膜及びシリコン窒化膜の側壁には、異方性を示すドライエッチングによって発生する堆積物が付着していないため、ポリイミド膜を熱処理でイミド化した場合に、シリコン窒化膜からポリイミド膜が剥がれることを防止することができる。
【００２９】
また、ポリイミド膜を熱処理によってイミド化した後に、異方性エッチングによって発生する堆積物が、第１の膜、シリコン窒化膜及びポリイミド膜の各膜の側壁に付着するため、当該堆積物が剥がれることを防止することができる。
【００３０】
また、この発明のうち請求項４に係る半導体装置の製造方法によれば、シリコン窒化膜とポリイミド膜とで構成されているパッシベーション膜と、当該パッシベーション膜の下に形成されている層間絶縁膜とを備える半導体装置においても、ポリイミド膜を熱処理によりイミド化する際には、ポリイミド膜及びシリコン窒化膜の側壁には、異方性を示すドライエッチングによって発生する堆積物が付着していないため、ポリイミド膜を熱処理でイミド化した場合に、シリコン窒化膜からポリイミド膜が剥がれることを防止することができる。
【００３１】
また、ポリイミド膜を熱処理によってイミド化した後に、異方性エッチングによって発生する堆積物が、第１の膜、シリコン窒化膜及びポリイミド膜の各膜の側壁に付着するため、当該堆積物が剥がれることを防止することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図２】 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図３】 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図４】 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図５】 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図６】 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図７】 本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図８】 本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図９】 本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１０】 本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１１】 本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１２】 本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１３】 従来の半導体装置の製造工程を示す断面図である。
【図１４】 従来の半導体装置の製造工程を示す断面図である。
【図１５】 従来の半導体装置の製造工程を示す断面図である。
【図１６】 従来の半導体装置の製造工程を示す断面図である。
【図１７】 従来の半導体装置の製造工程を示す断面図である。
【図１８】 従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
３ シリコン酸化膜、４ シリコン窒化膜、５，１５ ポリイミド膜、６，７，１４，１６ パッシベーション膜、８，１８ 露出部分、１３ 層間絶縁膜。
【発明の属する技術分野】
この発明は、異方性エッチングが行われる膜と、等方性エッチングが行われる膜と、ポリイミド膜とが、この順で積層されている半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図１３〜１８は従来の半導体装置の製造工程を示す断面図である。図１３に示すように、配線工程までが実行された半導体基板１１０上にシリコン酸化膜１３０及びシリコン窒化膜１４０から成るパッシベーション膜１６０を形成する。具体的には、半導体基板１１０上に形成された配線１２０を覆って、当該半導体基板１１０上にシリコン酸化膜１３０を形成し、そのシリコン酸化膜１３０上にシリコン窒化膜１４０を形成する。そして、図１４に示すように、パッシベーション膜１６０上に、具体的にはシリコン窒化膜１４０上に、バッファーコート膜であるポリイミド膜１５０を形成する。次に、図１５に示すように、写真製版技術によりポリイミド膜１５０に所定のパターンを形成する。具体的には、ポリイミド膜１５０が非感光性を示す場合は、ポリイミド膜１５０上にフォトレジスト（図示せず）を塗布し、そのフォトレジストに対して露光，現像を行い、レジストパターンを形成する。そして、レジストパターンが形成されたフォトレジストをマスクに用いてポリイミド膜１５０をエッチングすることによって、ポリイミド膜１５０に所定のパターンを形成する。なお、ポリイミド膜１５０に所定のパターンが形成された後には、フォトレジストは除去される。一方、ポリイミド膜１５０が感光性を示す場合にはフォトレジストが不要であり、ポリイミド膜１５０に対して露光，現像を行うことで、ポリイミド膜１５０に所定のパターンを形成することができる。
【０００３】
次に、ポリイミド膜１５０をマスクに用いてパッシベーション膜１６０をエッチングし、配線１２０を露出させる。具体的には、図１６に示すように、まずポリイミド膜１５０をマスクに用いて、シリコン窒化膜１４０に対して等方性エッチングを行い、シリコン窒化膜１４０を選択的に除去する。なお、このときに使用されるエッチング方法は、例えば反応性イオンエッチングである。そして、図１７に示すように、再度ポリイミド膜１５０をマスクに用いて、例えば反応性イオンエッチングを使用して、シリコン酸化膜１３０に対して異方性エッチングを行い、配線１２０を部分的に露出させる。次に、図１８に示すように、ポリイミド膜１５０のイミド化及びポリイミド膜１５０で使用されている溶媒の気散、更にポリイミド膜１５０が感光性を示す場合には感光剤の気散を目的として、３００〜４５０℃程度で熱処理を行う。その後、図示していないが、ワイヤボンディング工程が実行される。具体的には、露出した配線１２０と外部端子（図示せず）とがアルミワイヤ等で接続される。
【０００４】
ここで、上述の図１８に示す工程では熱処理によってポリイミド膜１５０のイミド化を行っているが、当該熱処理の前後でポリイミド膜１５０の体積は約５０％に収縮し、熱処理後のポリイミド膜１５０の側壁形状は傾斜を持つようになる。そのため、パッシベーション膜１６０のエッチング前に、具体的には図１６に示すシリコン窒化膜１４０のエッチング工程の前に、熱処理によってポリイミド膜１５０のイミド化を行い、その後に、当該ポリイミド膜１５０をマスクに用いてパッシベーション膜１６０のエッチングを行うと、所望のエッチングの仕上がり精度が得られないことがあった。しかし、上述の従来の半導体装置の製造方法では、パッシベーション膜１６０をエッチングし、配線１２０を露出させた後に、熱処理によってポリイミド膜１５０のイミド化を行っているため、ポリイミド膜１５０をマスクに用いてパッシベーション膜１６０をエッチングする際には、ポリイミド膜１５０に体積収縮が生じていないため、パッシベーション膜１６０のエッチングの仕上がり精度を向上することができる。
【０００５】
【発明が解決しようとする課題】
しかし、図１７に示すように、シリコン酸化膜１３０に対して異方性エッチングを行う工程では、ポリイミド膜１５０、シリコン窒化膜１４０及びシリコン酸化膜１３０の側壁に堆積物１８０が付着するため、その後に、ポリイミド膜１５０を熱処理でイミド化すると、当該堆積物１８０が剥がれたり、図１８に示すようにポリイミド膜１５０がシリコン窒化膜１４０から剥がれたりするといった問題が生じることがあった。具体的には、通常、反応性イオンエッチングのようなドライエッチングを使用してシリコン酸化膜１３０に対して異方性エッチングを行う場合、エッチングされにくい堆積物１８０をシリコン酸化膜１３０の側壁に付着させながらエッチングを行うことにより当該異方性エッチングに異方性を持たせている。そして、当該堆積物１８０がポリイミド膜１５０及びシリコン窒化膜１４０の側壁にも付着する。このように、ポリイミド膜１５０及びシリコン窒化膜１４０の側壁にも堆積物１８０が付着した状態で、熱処理でポリイミド膜１５０をイミド化すると、ポリイミド膜１５０の体積収縮及び熱ストレスにより堆積物１８０が剥がれることがあった。また、熱処理でポリイミド膜１５０のイミド化を行うと、ポリイミド膜１５０は収縮するが、堆積物１８０は殆ど収縮することがない。そのため、ポリイミド膜１５０の体積収縮時には、その収縮が堆積物１８０によって拘束され、収縮しきれなかった力がポリイミド膜１５０とシリコン窒化膜１４０との界面に加わり、ポリイミド膜１５０がシリコン窒化膜１４０から剥がれることがあった。
【０００６】
そこで、本発明は上述のような問題を解決するために成されたものであり、異方性エッチングが行われる膜、等方性エッチングが行われる膜及びポリイミド膜がこの順で積層された半導体装置の当該ポリイミド膜を熱処理でイミド化した場合に、等方性エッチングが行われる膜からポリイミド膜が剥がれることを防止し、かつ異方性エッチングによって積層された各膜の側壁に付着する堆積物が剥がれることを防止する、半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明のうち請求項１に記載の半導体装置の製造方法は、（ａ）第１の膜上に形成されたシリコン窒化膜上に、ポリイミド膜を形成する工程と、（ｂ）前記工程（ａ）の後に、前記ポリイミド膜に所定のパターンを形成する工程と、（ｃ）前記工程（ｂ）の後に、前記ポリイミド膜をマスクに用いて、前記シリコン窒化膜に対して等方性エッチングを行い前記シリコン窒化膜に穴を形成して、前記第１の膜を露出させる工程と、（ｄ）前記工程（ｃ）の後に、熱処理によって前記ポリイミド膜をイミド化する工程と、（ｅ）前記工程（ｄ）の後に、前記第１の膜の露出部分に対して異方性エッチングを行って前記第１の膜に穴を形成する工程とを備えるものである。
【０００８】
また、この発明のうち請求項２に記載の半導体装置の製造方法は、請求項１に記載の半導体装置の製造方法であって、前記異方性エッチングはドライエッチングであるものである。
【０００９】
また、この発明のうち請求項３に記載の半導体装置の製造方法は、請求項１及び請求項２のいずれか一つに記載の半導体装置の製造方法であって、前記第１の膜と前記シリコン窒化膜と前記ポリイミド膜とはパッシベーション膜を構成しているものである。
【００１０】
また、この発明のうち請求項４に記載の半導体装置の製造方法は、請求項１及び請求項２のいずれか一つに記載の半導体装置の製造方法であって、前記シリコン窒化膜と前記ポリイミド膜とはパッシベーション膜を構成しており、前記第１の膜は層間絶縁膜であるものである。
【００１１】
【発明の実施の形態】
実施の形態１．
図１〜６は本発明の実施の形態１に係る半導体装置の製造工程を示す断面図であって、そのうちの図３〜６は後述するパッシベーション膜７に所定のパターンを形成する工程を示している。まず、図１に示すように、配線工程までが実行された半導体基板１上にシリコン酸化膜３及びシリコン窒化膜４から成る２層構造のパッシベーション膜６を形成する。具体的には、半導体基板１上に形成された、例えばアルミニウムから成る配線２を覆って、当該半導体基板１上にシリコン酸化膜３を形成し、そのシリコン酸化膜３上にシリコン窒化膜４を形成する。そして、図２に示すように、パッシベーション膜６上に、具体的にはシリコン窒化膜４上に、バッファーコート膜であるポリイミド膜５を形成する。ここで、パッシベーション膜６と同様に、バッファーコート膜であるポリイミド膜５も半導体装置の表面を保護するために形成されるものであるため、パッシベーション膜６とポリイミド膜５とを合わせてパッシベーション膜７と呼ぶ。つまり、シリコン酸化膜３とシリコン窒化膜４とポリイミド膜５とはパッシベーション膜７を構成している。また、図２に示す工程でシリコン窒化膜４上に形成されるポリイミド膜５はワニス状であり、粘性の高い液状のものである。
【００１２】
次に、シリコン酸化膜３、シリコン窒化膜４及びポリイミド膜５から構成されているパッシベーション膜７に所定のパターンを形成する。具体的には、まず、図３に示すように、写真製版技術によりポリイミド膜５に所定のパターンを形成する。図３に示す工程を詳細に説明すると、ポリイミド膜５が非感光性を示す場合は、ポリイミド膜５上にフォトレジスト（図示せず）を塗布し、そのフォトレジストに対して露光，現像を行い、レジストパターンを形成する。そして、レジストパターンが形成されたフォトレジストをマスクに用いてポリイミド膜５をエッチングすることによって、ポリイミド膜５に所定のパターンを形成し、その後フォトレジストを除去する。一方、ポリイミド膜５が感光性を示す場合にはフォトレジストが不要であり、ポリイミド膜５に対して直接露光，現像を行い、ポリイミド膜５に所定のパターンを形成する。そして、ポリイミド膜５に所定のパターンを形成した後には、酸素プラズマを使用してアッシング処理を行う。
【００１３】
次に、図４に示すように、ポリイミド膜５をマスクに用いて、シリコン窒化膜４に対して等方性エッチングを行い、シリコン窒化膜４を選択的に除去して、シリコン酸化膜３を部分的に露出させる。なお、このときに使用されるエッチング方法はドライエッチングであって、例えば反応性イオンエッチングである。そして、シリコン窒化膜４を等方性エッチングにて選択的に除去した後には、酸素プラズマを使用してアッシング処理を行う。次に、図５に示すように、熱処理によってポリイミド膜５をイミド化する。具体的には、３００〜４５０℃程度で熱処理を行う。なお、当該熱処理は、ポリイミド膜５で使用されている溶媒の気散、更にポリイミド膜５が感光性を示す場合には感光剤の気散をも目的として行われている。
【００１４】
そして、図６に示すように、図５に示す工程を実行することにより得られたシリコン酸化膜３の露出部分８に対して異方性エッチングを行う。具体的には、本実施の形態１では、等方性エッチングが行われたシリコン窒化膜４をマスクに用いて、シリコン酸化膜３に対して異方性エッチングを行い、配線２を部分的に露出させている。このときの異方性エッチングはドライエッチングであって、例えば反応性イオンエッチングであって、図６に示すように、シリコン酸化膜３、シリコン窒化膜４及びポリイミド膜５の側壁には堆積物９が付着する。そして、異方性エッチングにてシリコン酸化膜３を選択的に除去した後には、酸素プラズマを使用してアッシング処理を行い、パッシベーション膜７に所定のパターンが完成する。次に、図示していないが、ワイヤボンディング工程が実行される。具体的には、露出した配線２と外部端子（図示せず）とがアルミワイヤ等で接続される。
【００１５】
上述のように本実施の形態１に係る半導体装置の製造方法では、図４に示す等方性エッチングを行う工程と、図６に示す異方性エッチングを行う工程との間に、図５に示す熱処理によってポリイミド膜５をイミド化する工程を実行している。そのため、シリコン酸化膜３、シリコン窒化膜４及びポリイミド膜５で構成されているパッシベーション膜７を備える半導体装置において、ポリイミド膜５を熱処理によってイミド化する際には、異方性を示すドライエッチングによって発生する堆積物９がポリイミド膜５及びシリコン窒化膜４の側壁には付着していない。その結果、上述の従来の半導体装置の製造方法とは異なり、シリコン窒化膜４からポリイミド膜５が剥がれること無く、ポリイミド膜５を熱処理でイミド化することができる。言い換えれば、ポリイミド膜５を熱処理でイミド化した場合に、ポリイミド膜５が等方性エッチングが行われるシリコン窒化膜４から剥がれることを防止することができる。
【００１６】
また、本実施の形態１に係る半導体装置の製造方法では、ポリイミド膜５を熱処理によってイミド化した後に、シリコン酸化膜３に対して異方性エッチングを行っているため、ポリイミド膜５を熱処理によってイミド化した後に、異方性エッチングによって発生する堆積物９が、シリコン酸化膜３、シリコン窒化膜４及びポリイミド膜５の各膜の側壁に付着する。そのため、上述の従来の半導体装置の製造方法とは異なり、堆積物９が剥がれることは無い。言い換えれば、積層された各膜の側壁に異方性エッチングによって付着する堆積物９が剥がれることを防止することができる。
【００１７】
また、シリコン酸化膜３をエッチングする前にポリイミド膜５が熱処理によってイミド化されているため、シリコン酸化膜３をエッチングする際、図６に示すようにポリイミド膜５には体積収縮が生じており、その側壁形状は傾斜を持つようになっている。しかしながら、本実施の形態１では、体積収縮が生じているポリイミド膜５ではなく、シリコン窒化膜４をマスクに用いてシリコン酸化膜３をエッチングしているため、上述の従来の半導体装置の製造方法よりもエッチングの仕上がり精度が劣化することはない。
【００１８】
実施の形態２．
図７〜１２は本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。まず、図７に示すように、配線工程までが実行された半導体基板１０上にシリコン窒化膜である１層のパッシベーション膜１４を形成する。具体的には、半導体基板１０上にはシリコン酸化膜である層間絶縁膜１３が形成されており、その層間絶縁膜１３上には例えばアルミニウムから成る配線１２ａ，１２ｂが所定距離を成して形成されている。そして、その配線１２ａ，１２ｂを覆って、層間絶縁膜１３上にパッシベーション膜１４を形成する。また、図７に示すように、層間絶縁膜１３中には例えばアルミニウムから成るヒューズ１７が形成されている。
【００１９】
次に、図８に示すように、パッシベーション膜１４上に、バッファーコート膜であるポリイミド膜１５を形成する。ここで、パッシベーション膜１４と同様に、バッファーコート膜であるポリイミド膜１５も半導体装置の表面を保護するために形成されるものであるため、パッシベーション膜１４とポリイミド膜１５とを合わせてパッシベーション膜１６と呼ぶ。つまり、シリコン窒化膜であるパッシベーション膜１４とポリイミド膜１５とはパッシベーション膜１６を構成している。また、図８に示す工程でパッシベーション膜１４上に形成されるポリイミド膜１５はワニス状であり、粘性の高い液状のものである。
【００２０】
そして、パッシベーション膜１６に所定のパターンを形成する。具体的には、図９に示すように、まず写真製版技術によりポリイミド膜１５に所定のパターンを形成する。詳細には、ポリイミド膜１５が非感光性を示す場合は、ポリイミド膜１５上にフォトレジスト（図示せず）を塗布し、そのフォトレジストに対して露光，現像を行い、レジストパターンを形成する。そして、レジストパターンが形成されたフォトレジストをマスクに用いてポリイミド膜１５をエッチングすることによって、ポリイミド膜１５に所定のパターンを形成し、その後フォトレジストを除去する。一方、ポリイミド膜１５が感光性を示す場合にはフォトレジストが不要であり、ポリイミド膜１５に対して直接露光，現像を行い、ポリイミド膜１５に所定のパターンを形成する。そして、ポリイミド膜１５に所定のパターンを形成した後には、酸素プラズマを使用してアッシング処理を行う。
【００２１】
次に、図１０に示すように、ポリイミド膜１５をマスクに用いて、パッシベーション膜１４に対して等方性エッチングを行い、パッシベーション膜１４を選択的に除去して、配線１２ａ，１２ｂ及び層間絶縁膜１３を部分的に露出させる。なお、このときに使用されるエッチング方法はドライエッチングであって、例えば反応性イオンエッチングである。そして、パッシベーション膜１４を等方性エッチングにて選択的に除去した後には、酸素プラズマを使用してアッシング処理を行って、パッシベーション膜１６に所定パターンが完成する。次に、図１１に示すように、熱処理によってポリイミド膜１５をイミド化する。具体的には、３００〜４５０℃程度で熱処理を行う。なお、当該熱処理は、ポリイミド膜１５で使用されている溶媒の気散、更にポリイミド膜１５が感光性を示す場合には感光剤の気散をも目的として行われている。
【００２２】
そして、図１２に示すように、図１０に示す工程を実行することにより得られた層間絶縁膜１３の露出部分１８に対して異方性エッチングを行う。具体的には、本実施の形態２では、等方性エッチングが行われたパッシベーション膜１４及び配線１２ａ，１２ｂをマスクに用いて、層間絶縁膜１３に対して異方性エッチングを行い、ヒューズ１７上の層間絶縁膜１３の膜厚を調整している。ここで使用されている異方性エッチングはドライエッチングであって、例えば反応性イオンエッチングであって、図１２に示すように、層間絶縁膜１３、パッシベーション膜１４及びポリイミド膜１５の側壁と、露出した配線１２ａ，１２ｂの表面とには堆積物１９が付着する。そして、異方性エッチングにて層間絶縁膜１３を部分的に除去した後には、酸素プラズマを使用してアッシング処理を行う。次に、図示していないが、ワイヤボンディング工程が実行される。具体的には、露出した配線１２ａ，１２ｂと外部端子（図示せず）とがアルミワイヤ等で接続される。
【００２３】
上述のように本実施の形態２に係る半導体装置の製造方法では、図１０に示す等方性エッチングを行う工程と、図１２に示す異方性エッチングを行う工程との間に、図１１に示す熱処理によってポリイミド膜１５をイミド化する工程を実行している。そのため、パッシベーション膜１４とポリイミド膜１５とで構成されているパッシベーション膜１６と、当該パッシベーション膜１６の下に形成されている層間絶縁膜１３とを備える半導体装置においても、ポリイミド膜１５を熱処理によってイミド化する際には、異方性を示すドライエッチングによって発生する堆積物１９がポリイミド膜１５及びパッシベーション膜１４の側壁には付着していない。その結果、パッシベーション膜１４からポリイミド膜１５が剥がれること無く、ポリイミド膜１５を熱処理でイミド化することができる。言い換えれば、ポリイミド膜１５を熱処理でイミド化した場合に、ポリイミド膜１５が等方性エッチングが行われるパッシベーション膜１４から剥がれることを防止することができる。
【００２４】
また、本実施の形態２に係る半導体装置の製造方法では、ポリイミド膜１５を熱処理によってイミド化した後に、層間絶縁膜１３に対して異方性エッチングを行っているため、ポリイミド膜１５を熱処理によってイミド化した後に、異方性エッチングによって発生する堆積物１９が、層間絶縁膜１３、パッシベーション膜１４及びポリイミド膜１５の各膜の側壁に付着する。そのため、上述の従来の半導体装置の製造方法とは異なり、堆積物１９が剥がれることは無い。言い換えれば、積層された各膜の側壁に異方性エッチングによって付着する堆積物１９が剥がれることを防止することができる。
【００２５】
また、層間絶縁膜１３をエッチングする前にポリイミド膜１５が熱処理によってイミド化されているため、層間絶縁膜１３をエッチングする際、ポリイミド膜１５には体積収縮が生じており、その側壁形状は傾斜を持つようになっている。本実施の形態２では、体積収縮が生じているポリイミド膜１５ではなく、パッシベーション膜１４及び配線１２ａ，１２ｂをマスクに用いて層間絶縁膜１３をエッチングしているため、上述の従来の半導体装置の製造方法よりもエッチングの仕上がり精度が劣化することはない。
【００２６】
【発明の効果】
この発明のうち請求項１及び請求項２に係る半導体装置の製造方法によれば、等方性エッチングを行う工程（ｃ）と、異方性エッチングを行う工程（ｅ）との間に、熱処理によってポリイミド膜をイミド化する工程（ｄ）を実行している。通常、熱処理によってポリイミド膜をイミド化すると、ポリイミド膜には体積収縮が生じる。また、通常、ドライエッチングを使用して第１の膜に対して異方性エッチングを行うと、第１の膜だけではなくポリイミド膜及びシリコン窒化膜の側壁にも堆積物が付着する。そして、例えば、工程（ｅ）の後に、工程（ｄ）が実行されると、ポリイミド膜及びシリコン窒化膜の側壁に堆積物が付着した状態で、ポリイミド膜のイミド化が行われることになる。このとき、ポリイミド膜は収縮するが、堆積物は殆ど収縮することがない。そのため、ポリイミド膜の体積収縮時には、その収縮が堆積物によって拘束され、収縮しきれなかった力がポリイミド膜とシリコン窒化膜との界面に加わり、ポリイミド膜がシリコン窒化膜から剥がれることがあった。請求項１及び請求項２に係る発明では、工程（ｅ）の前に工程（ｄ）を行っているため、ポリイミド膜を熱処理によりイミド化する際には、ポリイミド膜及びシリコン窒化膜の側壁には堆積物が付着していない。そのため、ポリイミド膜を熱処理でイミド化した場合に、シリコン窒化膜からポリイミド膜が剥がれることを防止することができる。
【００２７】
また、ポリイミド膜を熱処理によってイミド化する工程（ｄ）の後に、第１の膜に対して異方性エッチングを行う工程（ｅ）を実行しているため、ポリイミド膜を熱処理によってイミド化した後に、異方性エッチングによって発生する堆積物が、第１の膜、シリコン窒化膜及びポリイミド膜の各膜の側壁に付着する。そのため、積層された各膜の側壁に異方性エッチングによって付着する堆積物が剥がれることを防止することができる。
【００２８】
また、この発明のうち請求項３に係る半導体装置の製造方法によれば、第１の膜とシリコン窒化膜とポリイミド膜とで構成されているパッシベーション膜を備える半導体装置においても、ポリイミド膜を熱処理によりイミド化する際には、ポリイミド膜及びシリコン窒化膜の側壁には、異方性を示すドライエッチングによって発生する堆積物が付着していないため、ポリイミド膜を熱処理でイミド化した場合に、シリコン窒化膜からポリイミド膜が剥がれることを防止することができる。
【００２９】
また、ポリイミド膜を熱処理によってイミド化した後に、異方性エッチングによって発生する堆積物が、第１の膜、シリコン窒化膜及びポリイミド膜の各膜の側壁に付着するため、当該堆積物が剥がれることを防止することができる。
【００３０】
また、この発明のうち請求項４に係る半導体装置の製造方法によれば、シリコン窒化膜とポリイミド膜とで構成されているパッシベーション膜と、当該パッシベーション膜の下に形成されている層間絶縁膜とを備える半導体装置においても、ポリイミド膜を熱処理によりイミド化する際には、ポリイミド膜及びシリコン窒化膜の側壁には、異方性を示すドライエッチングによって発生する堆積物が付着していないため、ポリイミド膜を熱処理でイミド化した場合に、シリコン窒化膜からポリイミド膜が剥がれることを防止することができる。
【００３１】
また、ポリイミド膜を熱処理によってイミド化した後に、異方性エッチングによって発生する堆積物が、第１の膜、シリコン窒化膜及びポリイミド膜の各膜の側壁に付着するため、当該堆積物が剥がれることを防止することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図２】 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図３】 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図４】 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図５】 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図６】 本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図７】 本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図８】 本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図９】 本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１０】 本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１１】 本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１２】 本発明の実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１３】 従来の半導体装置の製造工程を示す断面図である。
【図１４】 従来の半導体装置の製造工程を示す断面図である。
【図１５】 従来の半導体装置の製造工程を示す断面図である。
【図１６】 従来の半導体装置の製造工程を示す断面図である。
【図１７】 従来の半導体装置の製造工程を示す断面図である。
【図１８】 従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
３ シリコン酸化膜、４ シリコン窒化膜、５，１５ ポリイミド膜、６，７，１４，１６ パッシベーション膜、８，１８ 露出部分、１３ 層間絶縁膜。
Claims (5)
- （ａ）第１の膜上に形成されたシリコン窒化膜上に、ポリイミド膜を形成する工程と、
（ｂ）前記工程（ａ）の後に、前記ポリイミド膜に所定のパターンを形成する工程と、
（ｃ）前記工程（ｂ）の後に、前記ポリイミド膜をマスクに用いて、前記シリコン窒化膜に対して等方性エッチングを行い前記シリコン窒化膜に穴を形成して、前記第１の膜を露出させる工程と、
（ｄ）前記工程（ｃ）の後に、熱処理によって前記ポリイミド膜をイミド化する工程と、
（ｅ）前記工程（ｄ）の後に、前記第１の膜の露出部分に対して異方性エッチングを行って前記第１の膜に穴を形成する工程と
を備える、半導体装置の製造方法。 - 前記異方性エッチングはドライエッチングである、請求項１に記載の半導体装置の製造方法。
- 前記第１の膜と前記シリコン窒化膜と前記ポリイミド膜とはパッシベーション膜を構成している、請求項１及び請求項２のいずれか一つに記載の半導体装置の製造方法。
- 前記シリコン窒化膜と前記ポリイミド膜とはパッシベーション膜を構成しており、前記第１の膜は層間絶縁膜である、請求項１及び請求項２のいずれか一つに記載の半導体装置の製造方法。
- （ａ）半導体基板上に配線を形成する工程と、
（ｂ）前記配線上にシリコン酸化膜からなる第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上にシリコン窒化膜からなる第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上にポリイミド膜を形成する工程と、
（ｅ）前記ポリイミド膜に所定のパターンを形成する工程と、
（ｆ）前記ポリイミド膜をマスクに用いて、前記第２絶縁膜に対して等方性エッチングを行い前記第２絶縁膜に第１の開口を形成し、前記第１絶縁膜を露出させる工程と、
（ｇ）前記工程（ｆ）の後に、熱処理によって前記ポリイミド膜をイミド化する工程と、
（ｈ）前記工程（ｇ）の後に、前記第１の開口から露出した前記第１絶縁膜に対して異方性エッチングを施し、前記第１絶縁膜に第２の開口を形成し、前記配線を露出する工程と
を備える、半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001382940A JP3825314B2 (ja) | 2001-12-17 | 2001-12-17 | 半導体装置の製造方法 |
| US10/157,882 US6544904B1 (en) | 2001-12-17 | 2002-05-31 | Method of manufacturing semiconductor device |
| TW091113472A TW546738B (en) | 2001-12-17 | 2002-06-20 | Method of manufacturing semiconductor device |
| KR10-2002-0041994A KR100426719B1 (ko) | 2001-12-17 | 2002-07-18 | 반도체장치의 제조방법 |
| CNB021303517A CN1197133C (zh) | 2001-12-17 | 2002-08-16 | 半导体装置的制造方法 |
| DE10237522A DE10237522A1 (de) | 2001-12-17 | 2002-08-16 | Verfahren zum Herstellen einer Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001382940A JP3825314B2 (ja) | 2001-12-17 | 2001-12-17 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003188148A JP2003188148A (ja) | 2003-07-04 |
| JP2003188148A5 JP2003188148A5 (ja) | 2005-07-28 |
| JP3825314B2 true JP3825314B2 (ja) | 2006-09-27 |
Family
ID=19187528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001382940A Expired - Fee Related JP3825314B2 (ja) | 2001-12-17 | 2001-12-17 | 半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6544904B1 (ja) |
| JP (1) | JP3825314B2 (ja) |
| KR (1) | KR100426719B1 (ja) |
| CN (1) | CN1197133C (ja) |
| DE (1) | DE10237522A1 (ja) |
| TW (1) | TW546738B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005235860A (ja) * | 2004-02-17 | 2005-09-02 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| CN103065961A (zh) * | 2011-10-21 | 2013-04-24 | 上海华虹Nec电子有限公司 | 一种应用于高压器件的聚酰亚胺钝化层制造工艺方法 |
| CN103107067B (zh) * | 2011-11-14 | 2015-10-14 | 上海华虹宏力半导体制造有限公司 | 一种半导体双层保护层的制作工艺方法 |
| CN103137469B (zh) * | 2011-11-22 | 2015-08-19 | 上海华虹宏力半导体制造有限公司 | 一种非感光性聚酰亚胺钝化层的制作方法 |
| CN103035492B (zh) * | 2012-05-28 | 2015-06-03 | 上海华虹宏力半导体制造有限公司 | 半导体器件中双层保护层的制作工艺方法 |
| CN103035512B (zh) * | 2012-11-02 | 2015-08-19 | 上海华虹宏力半导体制造有限公司 | 一种非感光性聚酰亚胺钝化层的制作方法 |
| CN103871869B (zh) * | 2012-12-18 | 2016-11-16 | 上海华虹宏力半导体制造有限公司 | 非感光性聚酰亚胺钝化层的制作方法 |
| US20150255362A1 (en) | 2014-03-07 | 2015-09-10 | Infineon Technologies Ag | Semiconductor Device with a Passivation Layer and Method for Producing Thereof |
| JP2024125439A (ja) * | 2021-08-03 | 2024-09-19 | 住友電気工業株式会社 | 半導体装置及び半導体装置の製造方法 |
| CN115132591B (zh) * | 2022-09-02 | 2022-11-29 | 盛合晶微半导体(江阴)有限公司 | 聚酰亚胺过孔及晶圆级半导体封装结构的制备方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4560436A (en) * | 1984-07-02 | 1985-12-24 | Motorola, Inc. | Process for etching tapered polyimide vias |
| US4523976A (en) * | 1984-07-02 | 1985-06-18 | Motorola, Inc. | Method for forming semiconductor devices |
| US5242864A (en) * | 1992-06-05 | 1993-09-07 | Intel Corporation | Polyimide process for protecting integrated circuits |
| US5955245A (en) * | 1993-10-12 | 1999-09-21 | Occidental Chemical Corporation | Method of forming polyimide patterns on substrates |
| JP2817664B2 (ja) * | 1995-04-24 | 1998-10-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH09306901A (ja) | 1996-05-17 | 1997-11-28 | Nec Corp | 半導体装置の製造方法 |
| US5869219A (en) * | 1997-11-05 | 1999-02-09 | Taiwan Semiconductor Manufacturing Co. Ltd. | Method for depositing a polyimide film |
-
2001
- 2001-12-17 JP JP2001382940A patent/JP3825314B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-31 US US10/157,882 patent/US6544904B1/en not_active Expired - Fee Related
- 2002-06-20 TW TW091113472A patent/TW546738B/zh not_active IP Right Cessation
- 2002-07-18 KR KR10-2002-0041994A patent/KR100426719B1/ko not_active Expired - Fee Related
- 2002-08-16 CN CNB021303517A patent/CN1197133C/zh not_active Expired - Fee Related
- 2002-08-16 DE DE10237522A patent/DE10237522A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| CN1427458A (zh) | 2003-07-02 |
| TW546738B (en) | 2003-08-11 |
| JP2003188148A (ja) | 2003-07-04 |
| CN1197133C (zh) | 2005-04-13 |
| US6544904B1 (en) | 2003-04-08 |
| KR20030051154A (ko) | 2003-06-25 |
| KR100426719B1 (ko) | 2004-05-20 |
| DE10237522A1 (de) | 2003-07-03 |
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| Date | Code | Title | Description |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| TRDD | Decision of grant or rejection written | ||
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060629 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100707 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120707 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130707 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
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|
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