JPH118363A

JPH118363A - 半導体記憶装置

Info

Publication number: JPH118363A
Application number: JP9173071A
Authority: JP
Inventors: Hidetoshi Miyauchi; 秀敏宮内; Masayuki Nakamura; 正行中村; Kazuhiko Kajitani; 一彦梶谷
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1997-06-13
Filing date: 1997-06-13
Publication date: 1999-01-12

Abstract

(57)【要約】【課題】そのデバイス構造を複雑化することなく、少
数キャリアによるメモリセルの保持データの破壊を防止
する。また、その低コスト性を損なうことなく、ＢＳＧ
方式を採るダイナミック型ＲＡＭ等の信頼性を高める。【解決手段】ＢＳＧ（ブーステッド・センス・グラウ
ンド）方式を採り、かつ第１のＰ型ウェル領域ＰＷＥＬ
１に形成されそのソース又はドレインが所定の外部端子
に結合されるＮチャンネル型の静電保護ＭＯＳＦＥＴＮ
Ｓと、第２のＰ型ウェル領域ＰＷＥＬ２に形成されるＮ
チャンネル型のアドレス選択ＭＯＳＦＥＴＱａを含むメ
モリセルとを具備するダイナミック型ＲＡＭ等におい
て、上記Ｐ型ウェル領域ＰＷＥＬ１及びＰＷＥＬ２を、
形成基体となる半導体基板をＮ型半導体基板ＮＳＵＢと
し、又は形成基体となるＰ型半導体基板にＮ型エピタキ
シャル層を形成し、あるいは形成基体となるＰ型半導体
基板にＮ型の不純物打ち込み層を形成することによって
得られるＮ型半導体層に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、ＢＳＧ（ブーステッド・センス・グラウ
ンド）方式を採るダイナミック型ＲＡＭ（ランダム・ア
クセス・メモリ）ならびにその信頼性の向上に利用して
特に有効な技術に関する。

【０００２】

【従来の技術】直交して配置される複数のワード線及び
相補ビット線ならびにこれらのワード線及び相補ビット
線の交点に格子状に配置される多数のダイナミック型メ
モリセルを含むメモリアレイをその基本構成要素とする
ダイナミック型ＲＡＭがある。また、このようなダイナ
ミック型ＲＡＭ等の高速化・低消費電力化を図る一つの
手段として、ビット線における読み出し信号の増幅後の
ハイレベル及びロウレベルを電源電圧ＶＤＤより所定値
だけ低い電位ＶＤＬあるいは接地電位ＶＳＳより所定値
だけ高い電位ＶＧＳとするいわゆるＢＳＧ方式が知られ
ている。

【０００３】

【発明が解決しようとする課題】ＢＳＧ方式を採る従来
のダイナミック型ＲＡＭにおいて、その形成基体となる
半導体基板は、図１０（１）に例示されるように、コス
ト面等を考慮してＰ型半導体基板ＰＳＵＢとされること
が多い。また、デバイス形成にはいわゆるツインウェル
構造が用いられ、間接周辺回路，直接周辺回路ならびに
メモリアレイを構成するＮチャンネルＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）は、半導体基板ＰＳＵＢ内のＰ型ウ
ェル領域ＰＷＥＬに形成され、そのＰチャンネルＭＯＳ
ＦＥＴは、半導体基板ＰＳＵＢ内のＮ型ウェル領域ＮＷ
ＥＬに形成される。メモリアレイの各相補ビット線の非
反転及び反転信号線における読み出し信号の増幅後のハ
イレベル及びロウレベルは、上記のように電源電圧ＶＤ
Ｄより所定値だけ低い例えば２．６５Ｖのような電位Ｖ
ＤＬあるいは接地電位ＶＤＤより所定値だけ高い例えば
０．６５Ｖとされる。このため、ワード線の選択レベル
として例えば３．３Ｖの電源電圧ＶＤＤをそのまま利用
することができるとともに、半導体基板ＰＳＵＢ及びＰ
型ウェル領域ＰＷＥＬには０Ｖつまり接地電位ＶＳＳ
を、またＮ型ウェル領域ＮＷＥＬには電源電圧ＶＤＤ
を、それぞれそのまま基板電圧として供給することがで
きる。

【０００４】ＢＳＧ方式を採らない非ＢＳＧ方式のダイ
ナミック型ＲＡＭの場合、周知のように、形成基体とな
る半導体基板にはやはりＰ型半導体基板ＰＳＵＢが用い
られるが、そのデバイス形成には、図１０（２）のよう
ないわゆるトリプルウェル構造や、図１０（３）のよう
な基板電圧を負電位とするツインウェル構造が用いられ
る。このうち、トリプルウェル構造のダイナミック型Ｒ
ＡＭでは、間接周辺回路，直接周辺回路ならびにメモリ
アレイのＮチャンネルＭＯＳＦＥＴが形成されるＰ型ウ
ェル領域ＰＷＥＬの下層に、深いＮ型ウェル領域ＤＮＷ
ＥＬが設けられる。このため、半導体基板ＰＳＵＢ及び
Ｐ型ウェル領域ＰＷＥＬには０Ｖつまり接地電位ＶＳＳ
をそのまま基板電圧として供給できるが、メモリアレイ
部のＰ型ウェル領域ＰＷＥＬには、例えば−１Ｖのよう
な負電位の基板電圧ＶＢＢが供給され、メモリセルのリ
ーク電流の低減が図られる。メモリセルの情報蓄積ノー
ドにおける保持データのハイレベルは電源電圧ＶＤＤと
され、ワード線の選択レベルとして、電源電圧ＶＤＤよ
り少なくともメモリセルのアドレス選択ＭＯＳＦＥＴの
しきい値電圧Ｖｔｈ分以上高い高電圧ＶＰＰが必要とな
る。

【０００５】一方、基板電圧を負電位とするツインウェ
ル構造のダイナミック型ＲＡＭの場合、メモリアレイ部
の下層には深いＮ型ウェル領域が設けられず、Ｐ型ウェ
ル領域ＰＷＥＬ及びＰ型ウェル領域ＰＷＥＬには−２Ｖ
のような負電位の基板電圧ＶＢＢの供給が必要となる。
また、メモリセルの情報蓄積ノードにおける保持データ
のハイレベルは、トリプルウェル構造の場合と同様に電
源電圧ＶＤＤとされるため、ワード線の選択レベルとし
て高電圧ＶＰＰが必要となる。

【０００６】以上のことから、ＢＳＧ方式を採った場
合、ワード線の選択レベルとなる高電圧ＶＰＰや負電位
の基板電圧ＶＢＢを必要としないためにダイナミック型
ＲＡＭの電源コストを削減できるとともに、デバイス形
成にツインウェル構造が用いられることと、メモリセル
のリフレッシュ特性（リーク特性）改善のためのＴＲイ
ンプラが必要ないことからダイナミック型ＲＡＭの前工
程を簡素化し、その低コスト化を推進することができ
る。また、高電圧ＶＰＰが使用されないことで、ＭＯＳ
ＦＥＴの酸化膜（Ｔｏｘ）を薄膜化できるとともに、外
部供給される電源電圧ＶＤＤ又は接地電位ＶＳＳを基板
電圧としてそのまま利用できることで、基板電圧の浮き
上がりを抑制して、ＭＯＳＦＥＴのソース・ドレイン電
流Ｉｄｓを大きくし、ダイナミック型ＲＡＭの高速化を
図ることができる。

【０００７】ところが、ダイナミック型ＲＡＭは、その
入力端子が例えば入力用の外部端子に結合される論理ゲ
ートと、これらの論理ゲートの入力端子と接地電位ＶＳ
Ｓとの間にダイオード形態に設けられるＮチャンネル型
の静電保護（ＥＳＤ）ＭＯＳＦＥＴとを含む入力回路を
備え、これらのＭＯＳＦＥＴの拡散層Ｎ⁺１からは、例
えば対応する外部端子にアンダーシュートノイズが印加
されることにより図８（ｂ）に示されるような少数キャ
リアつまり電子ｅ^-が放たれる。これらの少数キャリア
は、メモリアレイ部の下層に深いＮ型ウェル領域ＤＮＷ
ＥＬを持つトリプルウェル構造のダイナミック型ＲＡＭ
では問題とならず、基板電圧を負電位とするツインウェ
ル構造のダイナミック型ＲＡＭの場合もアンダーシュー
トノイズの絶対値が基板電圧ＶＢＢより低い−２．７Ｖ
程度に達しない限り問題とはならない。しかし、ＢＳＧ
方式のダイナミック型ＲＡＭでは、少数キャリア自体が
発生しやすい状態にあるとともに、これらの少数キャリ
アがＰ型半導体基板ＰＳＵＢを介して近接するメモリセ
ルの情報蓄積ノードに伝達されてその保持データが破壊
され、結果的にダイナミック型ＲＡＭの信頼性が低下す
る。

【０００８】この発明の目的は、そのデバイス構造を複
雑化することなく、少数キャリアによるメモリセルの保
持データの破壊を防止することにある。この発明の他の
目的は、その低コスト性を損なうことなく、ＢＳＧ方式
を採るダイナミック型ＲＡＭ等の信頼性を高めることに
ある。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば次の
通りである。すなわち、ＢＳＧ方式を採り、かつ、第１
のＰ型ウェル領域に形成されその所定の拡散層が所定の
外部端子に結合されるＮチャンネル型の静電保護ＭＯＳ
ＦＥＴと、第２のＰ型ウェル領域に形成されるＮチャン
ネル型のアドレス選択ＭＯＳＦＥＴを含むメモリセルと
を具備するダイナミック型ＲＡＭ等において、上記第１
及び第２のＰ型ウェル領域を、形成基体となる半導体基
板をＮ型半導体基板とし、又は形成基体となるＰ型半導
体基板にＮ型エピタキシャル層を形成し、あるいは形成
基体となるＰ型半導体基板にＮ型の不純物打ち込み層を
形成することによって得られるＮ型半導体層に形成す
る。

【００１１】上記した手段によれば、ツインウェル構造
のまま、デバイス構造を複雑化することなく、しかもＢ
ＳＧ方式の利点を損なうことなく、アンダーシュートノ
イズにともなう少数キャリアによるメモリセルの保持デ
ータの破壊を防止することができる。この結果、その低
コスト性を損なうことなく、ＢＳＧ方式を採るダイナミ
ック型ＲＡＭ等の信頼性を高めることができる。

【００１２】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭ（半導体記憶装置）の一実施例の
ブロック図が示されている。同図をもとに、まずこの実
施例のダイナミック型ＲＡＭの構成及び動作の概要につ
いて説明する。なお、図１の各ブロックを構成する回路
素子は、公知のＭＯＳＦＥＴ集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板面上に形
成される。

【００１３】図１において、この実施例のダイナミック
型ＲＡＭは、４個のメモリブロックＭＢ０〜ＭＢ３を備
え、これらのメモリブロックそれぞれは、図のメモリブ
ロックＭＢ０に代表して示されるように、レイアウト面
積の大半を占めて配置されるメモリアレイＭＡＲＹと、
その直接周辺回路となるＸアドレスデコーダＸＤ，セン
スアンプＳＡならびにＹアドレスデコーダＹＤとを備え
る。

【００１４】この実施例において、メモリブロックＭＢ
０〜ＭＢ３のそれぞれは、実際には８個のメモリマット
ＭＡＴ００〜ＭＡＴ０７ないしＭＡＴ３０〜ＭＡＴ３７
に分割され、各メモリマットを構成するメモリアレイＭ
ＡＲＹならびに直接周辺回路も、ワード線及びビット線
の延長方向にそれぞれ４分割される。また、ダイナミッ
ク型ＲＡＭはいわゆるシェアドセンス方式を採り、各メ
モリマットを構成するメモリアレイＭＡＲＹは、対応す
るセンスアンプＳＡを挟んでそれぞれ対構成とされる。
メモリブロックＭＢ０〜ＭＢ３，メモリマットＭＡＴ０
０〜ＭＡＴ０７ないしＭＡＴ３０〜ＭＡＴ３７ならびに
メモリアレイＭＡＲＹの具体的構成及びレイアウト等に
ついては、後で詳細に説明する。

【００１５】メモリブロックＭＢ０〜ＭＢ３のメモリア
レイＭＡＲＹは、図の垂直方向に平行して配置される所
定数のワード線と、水平方向に平行して配置される所定
数組の相補ビット線とをそれぞれ含む。これらのワード
線及び相補ビット線の交点には、情報蓄積キャパシタ及
びアドレス選択ＭＯＳＦＥＴからなる多数のダイナミッ
ク型メモリセルがそれぞれ格子状に配置される。

【００１６】メモリブロックＭＢ０〜ＭＢ３のメモリア
レイＭＡＲＹを構成するワードは、図の下方において対
応するＸアドレスデコーダＸＤに結合され、それぞれ択
一的に選択状態とされる。これらのＸアドレスデコーダ
には、ＸプリデコーダＰＸから所定ビットのプリデコー
ド信号が共通に供給され、タイミング発生回路ＴＧから
内部制御信号ＸＤＧが共通に供給される。また、Ｘプリ
デコーダＰＸには、ＸアドレスバッファＸＢからｉ＋１
ビットの相補内部アドレス信号Ｘ０＊〜Ｘｉ＊（ここ
で、例えば非反転内部アドレス信号Ｘ０Ｔ及び反転内部
アドレス信号Ｘ０Ｂを、合わせて相補内部アドレス信号
Ｘ０＊のように＊を付して表す。また、それが有効とさ
れるとき選択的にハイレベルとされるいわゆる非反転信
号については、その信号名称の末尾にＴを付して表し、
それが有効とされるとき選択的にロウレベルとされるい
わゆる反転信号についてはＢを付して表す。以下同様）
が供給される。さらに、ＸアドレスバッファＸＢには、
アドレス入力端子Ａ０〜Ａｉを介してＸアドレス信号Ａ
Ｘ０〜ＡＸｉが時分割的に供給され、タイミング発生回
路ＴＧから内部制御信号ＸＬが供給される。

【００１７】ＸアドレスバッファＸＢは、外部のアクセ
ス装置からアドレス入力端子Ａ０〜Ａｉを介して時分割
的に供給されるＸアドレス信号ＡＸ０〜ＡＸｉを内部制
御信号ＸＬに従って取り込み、保持するとともに、これ
らのＸアドレス信号をもとに相補内部アドレス信号Ｘ０
＊〜Ｘｉ＊を形成して、ＸプリデコーダＰＸに供給す
る。また、ＸプリデコーダＰＸは、Ｘアドレスバッファ
ＸＢから供給される相補内部アドレス信号Ｘ０＊〜Ｘｉ
＊を所定ビットずつ組み合わせてデコードし、対応する
プリデコード信号を択一的にハイレベルとする。さら
に、メモリブロックＭＢ０〜ＭＢ３の各Ｘアドレスデコ
ーダＸＤは、内部制御信号ＸＤＧのハイレベルを受けて
それぞれ選択的に動作状態とされ、ＸプリデコーダＰＸ
から供給されるプリデコード信号を所定の条件で組み合
わせ、各メモリアレイＭＡＲＹの対応するワード線を択
一的にハイレベルの選択状態とする。なお、この実施例
のダイナミック型ＲＡＭはＢＳＧ方式を採り、メモリア
レイＭＡＲＹを構成するワード線の選択レベルは、特に
制限されないが、電源電圧ＶＤＤより所定値だけ低い
２．６５Ｖのような電位ＶＤＬつまり内部電圧ＶＤＬと
される。

【００１８】一方、メモリブロックＭＢ０〜ＭＢ３は、
前述のように、それぞれ８個のメモリマットに分割さ
れ、各メモリマットのメモリアレイＭＡＲＹは、ワード
線及びビット線の延長方向にそれぞれ４分割される。こ
のため、直接周辺回路たるＸアドレスデコーダＸＤも、
実際には各メモリアレイに対応してそれぞれ分割される
とともに、分割されたＸアドレスデコーダＸＤのそれぞ
れは、メモリアレイの両側に配置された一対のワード線
駆動回路ＷＤＬ及びＷＤＲを含む。このことを含む直接
周辺回路のレイアウトについては、後で詳細に説明す
る。

【００１９】次に、メモリブロックＭＢ０〜ＭＢ３の各
メモリアレイＭＡＲＹを構成する相補ビット線は、図の
左方において対応するセンスアンプＳＡに結合され、こ
れを介して相補共通データ線ＣＤ０＊〜ＣＤ７＊に８組
ずつ選択的に接続される。各メモリブロックのセンスア
ンプＳＡには、対応するＹアドレスデコーダＹＤから所
定ビットのビット線選択信号がそれぞれ供給され、タイ
ミング発生回路ＴＧから内部制御信号つまりセンスアン
プ駆動信号ＰＡ，プリチャージ制御信号ＰＣならびにシ
ェアド制御信号ＳＨＬ及びＳＨＲが共通に供給される。
また、各ＹアドレスデコーダＹＤには、Ｙプリデコーダ
ＹＰから所定ビットのプリデコード信号が共通に供給さ
れるとともに、タイミング発生回路ＴＧから内部制御信
号ＹＤＧが共通に供給される。ＹプリデコーダＹＰに
は、ＹアドレスバッファＹＢからｉ＋１ビットの相補内
部アドレス信号Ｙ０＊〜Ｙｉ＊が供給される。さらに、
ＹアドレスバッファＹＢには、外部のアクセス装置から
アドレス入力端子Ａ０〜Ａｉを介してＹアドレス信号Ａ
Ｙ０〜ＡＹｉが時分割的に供給されるとともに、タイミ
ング発生回路ＴＧから内部制御信号ＹＬが供給される。

【００２０】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに相補内
部アドレス信号Ｙ０＊〜Ｙｉ＊を形成し、Ｙプリデコー
ダＹＰに供給する。ＹプリデコーダＹＰは、Ｙアドレス
バッファＹＢから供給される相補内部アドレス信号Ｙ０
＊〜Ｙｉ＊を所定ビットずつ組み合わせてデコードし、
プリデコード信号を選択的に形成して、メモリブロック
ＭＢ０〜ＭＢ３の各ＹアドレスデコーダＹＤに供給す
る。さらに、メモリブロックＭＢ０〜ＭＢ３の各Ｙアド
レスデコーダＹＤは、内部制御信号ＹＤＧのハイレベル
を受けてそれぞれ選択的に動作状態とされ、Ｙプリデコ
ーダＹＰから供給されるプリデコード信号を組み合わ
せ、その出力信号たるビット線選択信号の対応するビッ
トをそれぞれ択一的にハイレベルとする。

【００２１】メモリブロックＭＢ０〜ＭＢ３のセンスア
ンプＳＡは、対応するメモリアレイＭＡＲＹの各相補ビ
ット線に対応して設けられる所定数の単位回路をそれぞ
れ含み、これらの単位回路のそれぞれは、一対のＣＭＯ
Ｓインバータが交差結合されてなる単位増幅回路と、３
個のＮチャンネルＭＯＳＦＥＴが組み合わせされてなる
ビット線プリチャージ回路と、Ｎチャンネル型の一対の
スイッチＭＯＳＦＥＴとを含む。このうち、各単位回路
の単位増幅回路は、センスアンプ駆動信号ＰＡのハイレ
ベルを受けて選択的にかつ一斉に動作状態とされ、対応
するメモリアレイＭＡＲＹの選択されたワード線に結合
される所定数のメモリセルから対応する相補ビット線を
介して出力される微小読み出し信号をそれぞれ増幅し
て、ハイレベル又はロウレベルの２値読み出し信号とす
る。

【００２２】この実施例において、ダイナミック型ＲＡ
Ｍは、前述のように、ＢＳＧ方式を採る。このため、セ
ンスアンプ駆動信号ＰＡがハイレベルとされるとき、セ
ンスアンプＳＡの高電圧側電源供給線となるコモンソー
ス線ＣＳＰには、電源電圧ＶＤＤより所定値だけ低い
２．６５Ｖのような内部電圧ＶＤＬが供給され、低電圧
側電源供給線となるコモンソース線ＣＳＮには、接地電
位ＶＳＳより所定値だけ高い０．６５Ｖのような内部電
圧ＶＧＳが供給される。この結果、メモリアレイＭＡＲ
Ｙの選択されたワード線に結合される所定数のメモリセ
ルから対応する相補ビット線を介して出力される読み出
し信号の増幅後のハイレベルは内部電圧ＶＤＬとなり、
その増幅後のロウレベルは、内部電圧ＶＧＳとなる。

【００２３】一方、センスアンプＳＡの各単位回路のビ
ット線プリチャージ回路を構成する３個のプリチャージ
ＭＯＳＦＥＴは、プリチャージ制御信号ＰＣのハイレベ
ルを受けて選択的にオン状態となり、メモリアレイＭＡ
ＲＹの対応する相補ビット線の非反転及び反転信号線を
電源電圧ＶＤＤ及び接地電位ＶＳＳ間つまりは内部電圧
ＶＤＬ及びＶＧＳ間の中間電位、すなわち１．６５Ｖの
ような中間電位ＨＶにプリチャージする。また、各単位
回路のスイッチＭＯＳＦＥＴ対は、ビット線選択信号の
対応するビットがハイレベルとされることで選択的にオ
ン状態となり、メモリアレイＭＡＲＹの対応するそれぞ
れ１組、合計８組の相補ビット線と相補共通データ線Ｃ
Ｄ０＊〜ＣＤ７＊との間を選択的に接続状態とする。セ
ンスアンプＳＡの具体的構成については、後で詳細に説
明する。

【００２４】相補共通データ線ＣＤ０＊〜ＣＤ７＊は、
対応するメインアンプＭＡに結合され、このメインアン
プＭＡは、データ入出力バスＩＯＢ０〜ＩＯＢ７を介し
てデータ入出力回路ＩＯに結合される。メモリブロック
ＭＢ０〜ＭＢ３のメインアンプＭＡは、相補共通データ
線ＣＤ０＊〜ＣＤ７＊に対応して設けられる８個の単位
回路をそれぞれ備え、これらの単位回路のそれぞれは、
ライトアンプ及びリードアンプを含む。また、データ入
出力回路ＩＯは、データ入出力バスＩＯＢ０〜ＩＯＢ７
に対応して設けられる８個の単位回路を備え、これらの
単位回路のそれぞれは、データ入力バッファ及びデータ
出力バッファを含む。

【００２５】メモリブロックＭＢ０〜ＭＢ３のメインア
ンプＭＡの各単位回路のライトアンプの入力端子は、デ
ータ入出力バスＩＯＢ０〜ＩＯＢ７を介してデータ入出
力回路ＩＯの対応する単位回路のデータ入力バッファの
出力端子に結合され、その出力端子は、対応する相補共
通データ線ＣＤ０＊〜ＣＤ７＊に結合される。また、各
単位回路のリードアンプの入力端子は、対応する相補共
通データ線ＣＤ０＊〜ＣＤ７＊に結合され、その出力端
子は、データ入出力バスＩＯＢ０〜ＩＯＢ７を介してデ
ータ入出力回路ＩＯの対応する単位回路のデータ出力バ
ッファの入力端子に結合される。データ入出力回路ＩＯ
の各単位回路のデータ入力バッファの入力端子及びデー
タ出力バッファの出力端子は、対応するデータ入出力端
子Ｄ０〜Ｄ７にそれぞれ共通結合される。メインアンプ
ＭＡの各単位回路のライトアンプには、タイミング発生
回路ＴＧから内部制御信号ＷＰが共通に供給され、デー
タ入出力回路ＩＯの各単位回路のデータ出力バッファに
は、タイミング発生回路ＴＧから図示されない内部制御
信号ＤＯＣが共通に供給される。

【００２６】データ入出力回路ＩＯの各単位回路のデー
タ入力バッファは、ダイナミック型ＲＡＭが書き込みモ
ードで選択状態とされるとき、データ入力端子Ｄ０〜Ｄ
７を介して供給される書き込みデータの対応するビット
を取り込み、データ入出力バスＩＯＢ０〜ＩＯＢ７を介
して各メモリブロックのメインアンプＭＡの対応する単
位回路のライトアンプに伝達する。このとき、メインア
ンプＭＡの各単位回路のライトアンプは、内部制御信号
ＷＰのハイレベルを受けて選択的に動作状態となり、対
応するデータ入力バッファから伝達される書き込みデー
タを所定の相補書き込み信号とした後、相補共通データ
線ＣＤ０＊〜ＣＤ７＊を介して対応するメモリアレイＭ
ＡＲＹの選択された８個のメモリセルに書き込む。

【００２７】一方、メインアンプＭＡの各単位回路のリ
ードアンプは、ダイナミック型ＲＡＭが読み出しモード
で選択状態とされるとき、メモリアレイＭＡＲＹの選択
状態にある８個のメモリセルから相補共通データ線ＣＤ
０＊〜ＣＤ７＊を介して出力される２値読み出し信号を
さらに増幅し、データ入出力バスＩＯＢ０〜ＩＯＢ７を
介してデータ入出力回路ＩＯの対応する単位回路のデー
タ出力バッファに伝達する。このとき、データ入出力回
路ＩＯの各単位回路のデータ出力バッファは、内部制御
信号ＤＯＣのハイレベルを受けて選択的に動作状態とな
り、メインアンプＭＡの対応する単位回路のリードアン
プから伝達される読み出しデータを、データ入出力端子
Ｄ０〜Ｄ７を介して外部のアクセス装置に出力する。

【００２８】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをもと
に、上記各種の内部制御信号等を選択的に形成して、ダ
イナミック型ＲＡＭの各部に供給する。

【００２９】内部電圧発生回路ＶＧは、外部端子ＶＤＤ
を介して供給される電源電圧ＶＤＤをもとに、内部電圧
ＶＤＬ及びＶＧＳならびに中間電位ＨＶを形成し、ダイ
ナミック型ＲＡＭの各部に供給する。この実施例におい
て、電源電圧ＶＤＤは、特に制限されないが３．３Ｖと
され、内部電圧ＶＤＬ及びＶＧＳならびに中間電位ＨＶ
はそれぞれ２．６５Ｖ，０．６５Ｖならびに１．６５Ｖ
とされる。

【００３０】図２には、図１のダイナミック型ＲＡＭの
一実施例の基板配置図が示されている。また、図３に
は、図２のダイナミック型ＲＡＭの太い点線で囲まれた
部分つまりメモリマットＭＡＴ００の右下部に関する一
実施例の部分的な拡大配置図が示されている。両図をも
とに、この実施例のダイナミック型ＲＡＭの基板配置に
ついて説明する。なお、ダイナミック型ＲＡＭの基板配
置に介する以下の記述では、図２の位置関係をもって半
導体基板面での上下左右を表す。また、メモリマットに
関する以下の説明は、メモリマットＭＡＴ００の右下部
を例に説明を進めるが、メモリマットＭＡＴ０の他の部
分ならびにメモリマットＭＡＴ０１〜ＭＡＴ０７ないし
ＭＡＴ３０〜ＭＡＴ３７については類推されたい。

【００３１】図２において、この実施例のダイナミック
型ＲＡＭは、前述のように、４個のメモリブロックＭＢ
０〜ＭＢ３を備える。このうち、メモリブロックＭＢ０
は、半導体基板ＣＨＩＰの左上部に配置され、メモリブ
ロックＭＢ１は、その左下部に配置される。また、メモ
リブロックＭＢ２は、半導体基板ＣＨＩＰの右上部に配
置され、メモリブロックＭＢ３は、その右下部に配置さ
れる。

【００３２】ここで、メモリブロックＭＢ０〜ＭＢ３の
それぞれは、ビット線の延長方向に直列配置される８個
のメモリマットＭＡＴ００〜ＭＡＴ０７ないしＭＡＴ３
０〜ＭＡＴ３７を備え、これらのメモリマットのそれぞ
れは、ワード線及びビット線の延長方向にそれぞれ４分
割されてなる１６個のメモリアレイＭＡＲＹを含む。こ
れらのメモリアレイＭＡＲＹは、そのワード線が図の水
平方向に延長されるべく配置され、ビット線方向に言わ
ば縦積み配置される。また、これらのメモリアレイつま
りメモリブロックの内側には、半導体基板ＣＨＩＰの縦
の中心線を挟んで合計３２個のメインアンプＭＡが縦列
配置され、さらにその内側には、データ入出力回路ＩＯ
や図示されないボンディングパッド列を含む間接周辺回
路が配置される。メモリブロックＭＢ０及びＭＢ１間な
らびにＭＢ２及びＭＢ３間には、半導体基板ＣＨＩＰの
横の中心線に沿って、ＸプリデコーダＰＸ，Ｙプリデコ
ーダＹＰならびにＹアドレスデコーダＹＤ等が配置され
る。

【００３３】この実施例において、ダイナミック型ＲＡ
Ｍを構成する４個のメモリブロックＭＢ０〜ＭＢ３は、
特に制限されないが、所定のアドレス信号に従って択一
的に活性状態とされる。また、活性状態にあるメモリブ
ロックでは、図２に斜線を付して例示されるように、メ
モリマットＭＡＴ００〜ＭＡＴ０７ないしＭＡＴ３０〜
ＭＡＴ３７からそれぞれ１個、合計８個のメモリアレイ
ＭＡＲＹが同時に活性状態とされ、これらのメモリアレ
イＭＡＲＹの指定されたそれぞれ１個、合計８個のメモ
リセルに対する書き込み又は読み出し動作が行われる。

【００３４】一方、ダイナミック型ＲＡＭは、前述のよ
うに、千鳥配置方式を採り、各メモリアレイＭＡＲＹの
左右には、図３に例示されるように、一対のワード線駆
動回路ＷＤＬ及びＷＤＲがそれぞれ配置される。また、
各メモリアレイＭＡＲＹの上下には、一対のセンスアン
プＳＡがそれぞれ配置され、これらのセンスアンプＳＡ
の左右には、一対のセンスアンプ駆動回路ＳＡＤＬ及び
ＳＡＤＲがそれぞれ配置される。センスアンプ駆動回路
ＳＡＤＬ及びＳＡＤＲのそれぞれは、後述するように、
図示されないセンスアンプ駆動信号ＰＡのハイレベルを
受けて選択的にオン状態とされる一対の駆動ＭＯＳＦＥ
Ｔを含み、センスアンプＳＡのコモンソース線ＣＳＰ及
びＣＳＮに対し選択的に内部電圧ＶＤＬ又はＶＧＳを供
給して、センスアンプＳＡの単位増幅回路を選択的に活
性状態とする。

【００３５】図４には、図１のダイナミック型ＲＡＭの
メモリアレイＭＡＲＹ及びセンスアンプＳＡならびにそ
の周辺部の一実施例の部分的な回路図が示されている。
同図をもとに、この実施例のダイナミック型ＲＡＭのメ
モリアレイＭＡＲＹ，センスアンプＳＡならびにセンス
アンプ駆動回路ＳＡＤＬ及びＳＡＤＲの具体的構成及び
動作について説明する。なお、図４において、そのチャ
ネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴ
はＰチャンネル型であって、矢印の付されないＮチャン
ネルＭＯＳＦＥＴと区別して示される。また、同図で
は、メモリアレイＭＡＲＹを構成するワード線Ｗ０〜Ｗ
ｍがその右方において対応するワード線駆動回路ＷＤＲ
に結合され、センスアンプＳＡのコモンソース線ＣＳＰ
及びＣＳＮもその右方において対応するセンスアンプ駆
動回路ＳＡＤＲに結合されるものとしているが、実際
は、ダイナミック型ＲＡＭは千鳥配置方式を採り、ワー
ド線Ｗ０〜Ｗｍはその左方においてもワード線駆動回路
ＷＤＬに結合され、コモンソース線ＣＳＰ及びＣＳＮは
センスアンプ駆動回路ＳＡＤＬに結合される。

【００３６】図４において、メモリブロックＭＢ０〜Ｍ
Ｂ３のメモリマットＭＡＴ００〜ＭＡＴ０７ないしＭＡ
Ｔ３０〜ＭＡＴ３７を構成するメモリアレイＭＡＲＹの
それぞれは、図の水平方向に平行して配置されるｍ＋１
本のワード線Ｗ０〜Ｗｍと、垂直方向に平行して配置さ
れるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊を含む。こ
れらのワード線及び相補ビット線の交点には、情報蓄積
キャパシタＣｓ及びＮチャンネル型のアドレス選択ＭＯ
ＳＦＥＴＱａからなる（ｍ＋１）×（ｎ＋１）個のダイ
ナミック型メモリセルが格子状に配置される。

【００３７】メモリアレイＭＡＲＹの同一列に配置され
るｍ＋１個のメモリセルの情報蓄積キャパシタＣｓの一
方の電極は、対応するアドレス選択ＭＯＳＦＥＴＱａを
介して、相補ビット線Ｂ０＊〜Ｂｎ＊の非反転又は反転
信号線に所定の規則性をもって交互に共通結合される。
また、メモリアレイＭＡＲＹの同一行に配置されるｎ＋
１個のメモリセルのアドレス選択ＭＯＳＦＥＴＱａのゲ
ートは、対応するワード線Ｗ０〜Ｗｍにそれぞれ共通結
合される。メモリアレイＭＡＲＹを構成するすべてのメ
モリセルの情報蓄積キャパシタＣｓの他方の電極には、
中間電位ＨＶがプレート電圧として共通に供給される。

【００３８】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、その右方において対応するワード線駆動
回路ＷＤＲに結合され、択一的に電源電圧ＶＤＤのよう
な選択レベルとされる。また、相補ビット線Ｂ０＊〜Ｂ
ｎ＊は、その上下方においてセンスアンプＳＡの対応す
る単位回路に結合される。

【００３９】センスアンプＳＡは、その上下に配置され
たメモリアレイの相補ビット線Ｂ０＊〜Ｂｎ＊に対応し
て設けられるｎ＋１個の単位回路を備え、これらの単位
回路のそれぞれは、ＰチャンネルＭＯＳＦＥＴＰ２及び
ＮチャンネルＭＯＳＦＥＴＮ２あるいはＰチャンネルＭ
ＯＳＦＥＴＰ３及びＮチャンネルＭＯＳＦＥＴＮ３から
なる一対のＣＭＯＳ（相補型ＭＯＳ）インバータが交差
結合されてなる単位増幅回路と、Ｎチャンネル型の３個
のプリチャージＭＯＳＦＥＴＮ６〜Ｎ８が直並列結合さ
れてなるビット線プリチャージ回路と、Ｎチャンネル型
の一対のスイッチＭＯＳＦＥＴＮ９及びＮＡとを含む。

【００４０】このうち、各単位増幅回路を構成するＭＯ
ＳＦＥＴＰ３及びＮ３の共通結合されたゲート、つまり
ＭＯＳＦＥＴＰ２及びＮ２の共通結合されたドレイン
は、各単位増幅回路の非反転入出力ノードｎｔとなり、
ＭＯＳＦＥＴＰ２及びＮ２の共通結合されたゲート、つ
まりＭＯＳＦＥＴＰ３及びＮ３の共通結合されたドレイ
ンは、その反転入出力ノードｎｂとなる。各単位増幅回
路の非反転入出力ノードｎｔ及び反転入出力ノードｎｂ
は、その上方において、Ｎチャンネル型の一対のシェア
ドＭＯＳＦＥＴＮ４及びＮ５を介して上方のメモリアレ
イの対応する相補ビット線Ｂ０＊〜Ｂｎ＊にそれぞれ結
合され、その下方では、Ｎチャンネル型の一対のシェア
ドＭＯＳＦＥＴＮＢ及びＮＣを介して下方のメモリアレ
イの対応する相補ビット線Ｂ０＊〜Ｂｎ＊にそれぞれ結
合される。

【００４１】シェアドＭＯＳＦＥＴＮ４及びＮ５のゲー
トには、タイミング発生回路ＴＧからシェアド制御信号
ＳＨＲが共通に供給され、シェアドＭＯＳＦＥＴＮＢ及
びＮＣのゲートには、シェアド制御信号ＳＨＬが共通に
供給される。これにより、シェアドＭＯＳＦＥＴＮ４及
びＮ５は、シェアド制御信号ＳＨＲのハイレベルを受け
て選択的にかつ一斉にオン状態となり、対応する単位増
幅回路の相補入出力ノードと上方のメモリアレイの対応
する相補ビット線Ｂ０＊〜Ｂｎ＊との間を選択的に接続
状態とする。また、シェアドＭＯＳＦＥＴＮＢ及びＮＣ
は、シェアド制御信号ＳＨＬのハイレベルを受けて選択
的にかつ一斉にオン状態となり、対応する単位増幅回路
の相補入出力ノードと下方のメモリアレイの対応する相
補ビット線Ｂ０＊〜Ｂｎ＊との間を選択的に接続状態と
する。

【００４２】次に、センスアンプＳＡの各ビット線プリ
チャージ回路を構成するプリチャージＭＯＳＦＥＴＮ６
〜Ｎ８のゲートには、タイミング発生回路ＴＧからプリ
チャージ制御信号ＰＣが共通に供給され、プリチャージ
ＭＯＳＦＥＴＮ７及びＮ８の共通結合されたソースに
は、中間電位ＨＶが共通に供給される。これにより、各
ビット線プリチャージ回路のプリチャージＭＯＳＦＥＴ
Ｎ６〜Ｎ８は、プリチャージ制御信号ＰＣのハイレベル
を受けて選択的にかつ一斉にオン状態となり、上下に配
置された一対のメモリアレイの対応する相補ビット線Ｂ
０＊〜Ｂｎ＊の非反転及び反転信号線を中間電位ＨＶに
プリチャージする。

【００４３】センスアンプＳＡの各単位増幅回路を構成
するＭＯＳＦＥＴＰ２及びＰ３のソースは、高電位側の
コモンソース線ＣＳＰに共通結合され、ＭＯＳＦＥＴＮ
２及びＮ３のソースは、低電圧側のコモンソース線ＣＳ
Ｎに共通結合される。コモンソース線ＣＳＰは、その右
方において、センスアンプ駆動回路ＳＡＤＲのＰチャン
ネル型の駆動ＭＯＳＦＥＴＰ１を介して内部電圧供給点
ＶＤＬに結合され、コモンソース線ＣＳＮはＮチャンネ
ル型の駆動ＭＯＳＦＥＴＮ１を介して内部電圧供給点Ｖ
ＧＳに結合される。駆動ＭＯＳＦＥＴＮ１のゲートに
は、タイミング発生回路ＴＧからセンスアンプ駆動信号
ＰＡが供給され、駆動ＭＯＳＦＥＴＰ１のゲートには、
そのインバータＶ１による反転信号が供給される。

【００４４】センスアンプ駆動回路ＳＡＤＲは、さら
に、コモンソース線ＣＳＰ及びＣＳＮ間に設けられるＮ
チャンネル型の３個のプリチャージＭＯＳＦＥＴＮＤ〜
ＮＦを含む。これらのプリチャージＭＯＳＦＥＴのゲー
トには、前記プリチャージ制御信号ＰＣが共通に供給さ
れる。また、プリチャージＭＯＳＦＥＴＮＥ及びＮＦの
共通結合されたドレインには、中間電位ＨＶが供給され
る。

【００４５】これにより、センスアンプ駆動回路ＳＡＤ
ＲのプリチャージＭＯＳＦＥＴＮＤ〜ＮＦは、プリチャ
ージ制御信号ＰＣのハイレベルを受けて選択的にオン状
態となり、コモンソース線ＣＳＰ及びＣＳＮを中間電位
ＨＶにプリチャージする。また、駆動ＭＯＳＦＥＴＰ１
及びＮ１は、センスアンプ駆動信号ＰＡのハイレベルを
受けて選択的にオン状態となり、コモンソース線ＣＳＰ
及びＣＳＮに対して内部電圧ＶＤＬ又はＶＧＳを選択的
に供給する。センスアンプＳＡの各単位回路の単位増幅
回路は、コモンソース線ＣＳＰ及びＣＳＮに内部電圧Ｖ
ＤＬ又はＶＧＳが供給されることで一斉に動作状態とな
り、上方又は下方に配置されたメモリアレイの選択され
たワード線に結合されるｎ＋１個のメモリセルから相補
ビット線Ｂ０＊〜Ｂｎ＊を介して出力される微小読み出
し信号をそれぞれ増幅して、そのハイレベルを内部電圧
ＶＤＬつまり例えば２．６５Ｖとしそのロウレベルを内
部電圧ＶＧＳつまり例えば０．６５Ｖとする２値読み出
し信号とする。

【００４６】一方、センスアンプＳＡの各スイッチＭＯ
ＳＦＥＴＮ９及びＮＡのソースは、対応する単位増幅回
路の非反転入出力ノードｎｔ及び反転入出力ノードｎｂ
にそれぞれ結合され、そのドレインは、例えば相補共通
データ線ＣＤ０＊等の非反転又は反転信号線にそれぞれ
共通結合される。これらのスイッチＭＯＳＦＥＴＮ９及
びＮＡのゲートには、ＹアドレスデコーダＹＤから対応
するビット線選択信号ＹＳ０〜ＹＳｎがそれぞれ供給さ
れる。これにより、スイッチＭＯＳＦＥＴＮ９及びＮＡ
は、対応するビット線選択信号ＹＳ０〜ＹＳｎのハイレ
ベルを受けて選択的にオン状態となり、相補共通データ
線ＣＤ０＊等と対応する単位増幅回路の相補入出力ノー
ド、つまりは上方又は下方に配置されたメモリアレイの
対応する相補ビット線Ｂ０＊〜Ｂｎ＊との間を選択的に
接続状態とする。

【００４７】図５には、図４のメモリアレイ及びセンス
アンプの一実施例の信号波形図が示されている。同図を
もとに、この実施例のダイナミック型ＲＡＭに含まれる
メモリアレイＭＡＲＹ及びセンスアンプＳＡの具体的動
作について説明する。

【００４８】図５において、この実施例のダイナミック
型ＲＡＭは、前述のように、ＢＳＧ方式を採り、例えば
相補ビット線Ｂ０＊における読み出し信号の増幅後のハ
イレベルは、電源電圧ＶＤＤより所定値だけ低い内部電
圧ＶＤＬつまり例えば２．６５Ｖとされ、そのロウレベ
ルは、接地電位ＶＳＳより所定値だけ高い内部電圧ＶＧ
Ｓつまり例えば０．６５Ｖとされる。また、メモリアレ
イＭＡＲＹを構成するメモリセルのアドレス選択ＭＯＳ
ＦＥＴＱａは、そのゲート酸化膜が比較的薄くされるこ
とで比較的小さなしきい値電圧を持つ。このため、ワー
ド線Ｗ０〜Ｗｍの選択レベルは、内部電圧ＶＤＬより
０．６５Ｖ高い電源電圧ＶＤＤをそのまま用いることが
でき、その非選択レベルは接地電位ＶＳＳとされる。

【００４９】ダイナミック型ＲＡＭが非選択状態とされ
るとき、各メモリアレイＭＡＲＹのワード線Ｗ０〜Ｗｍ
はすべて接地電位ＶＳＳのような非選択レベルとされ
る。また、プリチャージ制御信号ＰＣならびにシェアド
制御信号ＳＨＬ及びＳＨＲはともに電源電圧ＶＤＤのよ
うなハイレベルとされ、センスアンプ駆動信号ＰＡは接
地電位ＶＳＳのようなロウレベルとされる。したがっ
て、コモンソース線ＣＳＰ及びＣＳＮは、中間電位ＨＶ
にプリチャージされ、相補ビット線Ｂ０＊に代表される
メモリアレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊の
非反転及び反転信号線も中間電位ＨＶにプリチャージさ
れる。言うまでもなく、センスアンプＳＡの各単位回路
の単位増幅回路は、すべて非動作状態とされる。

【００５０】次に、ダイナミック型ＲＡＭが選択状態と
されると、まず所定のタイミングでプリチャージ制御信
号ＰＣが接地電位ＶＳＳのようなロウレベルとされると
ともに、シェアド制御信号ＳＨＬ又はＳＨＲがアドレス
信号の所定ビットに従って択一的に接地電位ＶＳＳのよ
うなロウレベルとされる。また、やや遅れた所定のタイ
ミングでメモリアレイＭＡＲＹのワード線Ｗ０〜Ｗｍが
択一的に電源電圧ＶＤＤのような選択レベルとされ、さ
らに所定時間遅れてセンスアンプ駆動信号ＰＡが電源電
圧ＶＤＤのようなハイレベルとされる。

【００５１】センスアンプＳＡでは、プリチャージ制御
信号ＰＣのロウレベルを受けて、各単位回路のプリチャ
ージＭＯＳＦＥＴＮ６〜Ｎ８による相補ビット線Ｂ０＊
〜Ｂｎ＊のプリチャージ動作が停止され、センスアンプ
駆動回路ＳＡＤＲでは、プリチャージＭＯＳＦＥＴＮＤ
〜ＮＦによるコモンソース線ＣＳＰ及びＣＳＮのプリチ
ャージ動作が停止される。センスアンプＳＡでは、さら
にシェアド制御信号ＳＨＬ又はＳＨＲのロウレベルを受
けて、センスアンプＳＡの各単位増幅回路の相補入出力
ノードと対応する一方のメモリアレイＭＡＲＹの相補ビ
ット線Ｂ０＊〜Ｂｎ＊との間の接続が解かれ、相補入出
力ノードと他方のメモリアレイＭＡＲＹの相補ビット線
Ｂ０＊〜Ｂｎ＊との間の接続のみが有効となる。

【００５２】この状態でワード線Ｗ０〜Ｗｍが択一的に
選択レベルとされると、活性状態とされるメモリアレイ
ＭＡＲＹでは、選択ワード線に結合されるｎ＋１個のメ
モリセルのアドレス選択ＭＯＳＦＥＴＱａがオン状態と
なり、その保持データに従った微小読み出し信号が相補
ビット線Ｂ０＊〜Ｂｎ＊に出力される。

【００５３】センスアンプ駆動回路ＳＡＤＲでは、セン
スアンプ駆動信号ＰＡのハイレベルを受けて駆動ＭＯＳ
ＦＥＴＰ１及びＮ１がオン状態となり、コモンソース線
ＣＳＰ及びＣＳＮに対して内部電圧ＶＤＬ又はＶＧＳな
る動作電源が供給される。これにより、センスアンプＳ
Ａの単位増幅回路が一斉に動作状態とされ、活性状態に
あるメモリアレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ
＊に出力された微小読み出し信号がその論理レベルに応
じて内部電圧ＶＤＬのようなハイレベル又は内部電圧Ｖ
ＧＳのようなロウレベルの２値読み出し信号に増幅され
る。

【００５４】センスアンプＳＡの各単位増幅回路により
増幅された読み出し信号は、前述のように、ビット線選
択信号ＹＳ０〜ＹＳｎが択一的にハイレベルとされるこ
とで相補共通データ線ＣＤ０＊〜ＣＤ７＊からメインア
ンプＭＡに伝達された後、データ入出力バスＩＯＢ０〜
ＩＯＢ７を介してデータ入出力回路ＩＯに伝達され、デ
ータ入出力端子Ｄ０〜Ｄ７から外部のアクセス装置に出
力される。

【００５５】一方、外部のアクセス装置からデータ入出
力端子Ｄ０〜Ｄ７を介して入力される８ビットの書き込
みデータは、データ入出力回路ＩＯからデータ入出力バ
スＩＯＢ０〜ＩＯＢ７ならびにメインアンプＭＡを介し
て相補共通データ線ＣＤ０＊〜ＣＤ７＊に伝達され、こ
れによってメモリアレイＭＡＲＹの選択されたメモリセ
ルから相補ビット線Ｂ０＊〜Ｂｎ＊に出力されセンスア
ンプＳＡの各単位増幅回路により増幅された２値読み出
し信号が強制的に書き換えられる。言うまでもなく、こ
の書き込み動作時における書き込み信号のハイレベルは
内部電圧ＶＤＬとされ、そのロウレベルは内部電圧ＶＧ
Ｓとされる。

【００５６】以上のように、この実施例のダイナミック
型ＲＡＭでは、ワード線の選択レベルとして内部電圧Ｖ
ＤＬより０．６５Ｖ高い電源電圧ＶＤＤをそのまま利用
できるとともに、メモリアレイ部における基板電圧を内
部電圧ＶＧＳより０．６５Ｖ低い接地電位ＶＳＳをその
まま利用することができるものとなる。

【００５７】図６には、図１のダイナミック型ＲＡＭの
データ入出力回路に含まれる静電保護回路の一実施例の
回路図が示されている。同図をもとに、この実施例のダ
イナミック型ＲＡＭのデータ入出力回路ＩＯに含まれる
静電保護回路の具体的構成及び少数キャリアの発生原因
について説明する。なお、以下の記述では、データ入出
力回路ＩＯのデータ入出力端子Ｄ０に対応する入力回路
の静電保護回路を例に具体的説明を進めるが、同様な静
電保護回路は、データ入出力回路ＩＯの他のデータ入出
力端子Ｄ１〜Ｄ７に対応しても設けられ、さらにタイミ
ング発生回路ＴＧ等に対応する他の入力用外部端子に対
応しても設けられる。

【００５８】図６において、この実施例の静電保護回路
は、ＮＰＮＰ構造のサイリスタＴＨＹＮと、Ｎ型拡散層
からなる拡散抵抗ＲＮと、ダイオード形態とされるＮチ
ャンネル型の静電保護ＭＯＳＦＥＴＮＳとを含む。この
うち、サイリスタＴＨＹＮのＮ型拡散層は、対応する外
部端子つまりデータ入出力端子Ｄ０等に結合される。ま
た、静電保護ＭＯＳＦＥＴのドレインは、データ入出力
回路ＩＯのデータ入力バッファを構成する入力インバー
タＶＩの入力端子に結合され、そのゲート及びソースは
接地電位ＶＳＳに結合される。入力インバータＶＩの出
力信号は、内部入力信号ｄｉ０として図示されない後段
回路に伝達される。

【００５９】静電保護ＭＯＳＦＥＴに代表される静電保
護素子は、後述するように、Ｐ型ウェル領域に形成され
る。また、これらの静電保護素子は、データ入出力端子
Ｄ０等に比較的大きなアンダーシュートノイズが印加さ
れることで、Ｐ型ウェル領域の少数キャリアとなる電子
を発生し、これらの電子は、それが半導体基板を介して
メモリアレイ部に伝達されることでメモリセルの保持デ
ータを破壊するおそれがある。これに対処するため、こ
の実施例のダイナミック型ＲＡＭでは、静電保護素子及
びメモリセルが形成されるＰ型ウェル領域を、形成基体
となる半導体基板そのものをＮ型半導体基板とし、又は
形成基体となるＰ型半導体基板にＮ型エピタキシャル層
を形成し、あるいは形成基体となるＰ型半導体基板にＮ
型の不純物打ち込み層を形成することにより得られるＮ
型半導体層に形成する方法を採っている。この結果、静
電保護素子及びメモリセルから発生される少数キャリア
がメモリアレイ部に伝達されるのを阻止して、メモリセ
ルの保持データの破壊を防止し、ダイナミック型ＲＡＭ
の信頼性を高めることができる。このことを含む本発明
の作用効果ついては、以下に詳細に説明する。

【００６０】図７には、ＢＳＧ方式を採るダイナミック
型ＲＡＭとＢＳＧ方式を採らない非ＢＳＧ方式のダイナ
ミック型ＲＡＭの得失を説明するための一実施例の比較
検討図が示されている。この発明の作用効果の説明に先
立って、同図をもとに、ＢＳＧ方式を採るダイナミック
型ＲＡＭの特徴について比較・説明する。なお、以下の
記述では、ＢＳＧ方式及び非ＢＳＧ方式のいずれのダイ
ナミック型ＲＡＭにおいても、３．３Ｖの電源電圧ＶＤ
Ｄと０Ｖつまり接地電位ＶＳＳがダイナミック型ＲＡＭ
の外部から供給すべき基本的な動作電源とされる。

【００６１】非ＢＳＧ方式のダイナミック型ＲＡＭにお
いて、メモリアレイ部及びセンスアンプ部における読み
出し信号の増幅後の信号レベルは、図７の右側に示され
るように、そのハイレベルを例えば２．２Ｖのような内
部電圧ＶＤＬとし、そのロウレベルを０Ｖつまり接地電
位ＶＳＳとする。また、従来の技術では、メモリセルの
アドレス選択ＭＯＳＦＥＴＱａのしきい値電圧が比較的
大きくなるため、ワード線の選択レベルは、メモリセル
のリフレッシュ特性を高める上から、例えば３．８Ｖの
ような高電圧ＶＰＰとすることが必要とされる。さら
に、メモリセルの寄生ＭＯＳＦＥＴのしきい値電圧が比
較的大きく、その接合容量が小さいことから、基板効果
定数が小さくなり、半導体基板には、例えば−１Ｖのよ
うな負電位の基板電圧ＶＢＢを供給することが必要とな
る。加えて、非ＢＳＧ方式のダイナミック型ＲＡＭで
は、図１０でも示したように、アドレス選択ＭＯＳＦＥ
Ｔのしきい値電圧を高くするためにそのチャネルに対す
るＴＲインプラが必要となり、ダイナミック型ＲＡＭの
前工程が複雑となる。

【００６２】一方、本実施例のようなＢＳＧ方式を採る
ダイナミック型ＲＡＭの場合、図７の左側に示されるよ
うに、メモリアレイ部及びセンスアンプ部における読み
出し信号の増幅後の信号レベルは、そのハイレベルを電
源電圧ＶＤＤより０．６５Ｖ低い内部電圧ＶＤＬつまり
２．６５Ｖとし、そのロウレベルを接地電位ＶＳＳより
０．６５Ｖ高い内部電圧ＶＧＳつまり０．６５Ｖとす
る。また、近年における素子の微細化・低電圧化にとも
ない、ＭＯＳＦＥＴのしきい値電圧が小さくなりつつあ
ることもあいまって、ワード線の選択レベルには電源電
圧ＶＤＤをそのまま利用することが可能となる。さら
に、メモリセルの寄生ＭＯＳＦＥＴのしきい値電圧が小
さく、しかもＢＳＧ方式が採られることでそのソース電
位が上昇し、基板電圧として接地電位ＶＳＳをそのまま
利用することができる。

【００６３】このように、ＢＳＧ方式を採るダイナミッ
ク型ＲＡＭは、高電位のワード線選択電圧及び負電位の
基板電圧を用意する必要がなく、しきい値電圧を高める
ためのＴＲインプラもその必要がないという利点を持つ
が、従来のように形成基体としてＰ型半導体基板が用い
られる場合、データ入出力回路ＩＯの静電保護回路から
発生する少数キャリアがＰ型半導体基板を介してメモリ
アレイ部に伝達され、メモリセルの保持データが破壊さ
れるという問題点が残されていた。

【００６４】図８には、図１のダイナミック型ＲＡＭの
一実施例の部分的な断面構造図が示されている。また、
図９には、図１のダイナミック型ＲＡＭの第２の実施例
の部分的な断面構造図が示され、図１０には、その第３
の実施例の部分的な断面構造図が示されている。これら
の図をもとに、本発明が適用されたダイナミック型ＲＡ
Ｍのデバイス構造及び少数キャリアの抑制原理について
説明する。なお、図８には、（ａ）として本発明が適用
されたダイナミック型ＲＡＭの部分的な断面構造図が示
され、（ｂ）としてＰ型半導体基板を用いた従来のダイ
ナミック型ＲＡＭの部分的な断面構造図が併記されてい
る。また、図８〜図１０には、その左側の周辺回路部と
してデータ入出力回路ＩＯの静電保護ＭＯＳＦＥＴに関
する部分が、またその右側のメモリアレイ部としてメモ
リセルのアドレス選択ＭＯＳＦＥＴＱａに関する部分が
それぞれ例示されるが、各実施例は、本発明の具体的な
デバイス構造やサイズならびに形状等に制約を与えるも
のではない。

【００６５】図８（ａ）において、この実施例のダイナ
ミック型ＲＡＭは、その形成基体となる半導体基板がＮ
型の半導体基板ＮＳＵＢ（Ｎ型半導体層）からなる。周
辺回路部つまりデータ入出力回路ＩＯの静電保護回路を
構成するＮチャンネル型の静電保護ＭＯＳＦＥＴＮＳの
ドレインとなるＮ型拡散層Ｎ⁺１（Ｎ型半導体領域）
は、Ｎ型半導体基板ＮＳＵＢ内のＰ型ウェル領域ＰＷＥ
Ｌ１（第１のＰ型ウェル領域）内に形成され、図示され
ない所定のコンタクト及び金属配線層等を介して対応す
る外部端子つまりデータ入出力端子Ｄ０等に結合され
る。Ｎ型半導体基板ＮＳＵＢには、基板電圧として３．
３Ｖの電源電圧ＶＤＤが供給され、Ｐ型ウェル領域ＰＷ
ＥＬ１には、接地電位ＶＳＳが供給される。

【００６６】一方、メモリアレイ部のメモリセルのＮチ
ャンネル型のアドレス選択ＭＯＳＦＥＴＱａのソース又
はドレインとなるＮ型拡散層Ｎ⁺２（Ｎ型半導体領域）
は、同じくＮ型半導体基板ＮＳＵＢ内のＰ型ウェル領域
ＰＷＥＬ２（第２のＰ型ウェル領域）内に形成され、所
定のコンタクトを介して情報蓄積ノードＳＮとなる情報
蓄積キャパシタＣＳの一方の電極に結合される。Ｐ型ウ
ェル領域ＰＷＥＬ２には、基板電圧として接地電位ＶＳ
Ｓが供給される。

【００６７】周知のように、データ入出力端子Ｄ０等に
比較的大きなアンダーシュートノイズが印加されると
き、Ｎ型拡散層Ｎ⁺１が形成されるＰ型ウェル領域ＰＷ
ＥＬ１には、Ｎ型拡散層Ｎ⁺１から少数キャリアとなる
電子ｅ^-が放たれる。これらの少数キャリアは、図８
（ｂ）に示されるようなＰ型半導体基板ＰＳＵＢを形成
基体とする従来のダイナミック型ＲＡＭの場合、Ｐ型半
導体基板ＰＳＵＢを介してメモリアレイ部に伝達され、
例えばハイレベルの情報を保持する情報蓄積ノードＳＮ
の電位を引き下げて、データ破壊の原因となる。

【００６８】ところが、この実施例のダイナミック型Ｒ
ＡＭの場合、形成基体となる半導体基板がＮ型とされこ
のＮ型半導体基板ＮＳＵＢに電源電圧ＶＤＤが基板電圧
として供給されるため、静電保護ＭＯＳＦＥＴが形成さ
れるＰ型ウェル領域ＰＷＥＬ１とメモリセルが形成され
るＰ型ウェル領域ＰＷＥＬ２との間が実質的に分離さ
れ、静電保護回路で発生した少数キャリアはメモリアレ
イ部に伝達されない。この結果、メモリセルの保持デー
タ破壊を防止することができ、これによってＢＳＧ方式
を採るダイナミック型ＲＡＭの信頼性を高めることがで
きる。

【００６９】言うまでもなく、形成基体となる半導体基
板をＮ型とする本実施例の場合も、前記したＢＳＧ方式
の利点、すなわちツインウェル構造を採用できＴＲイン
プラが不必要となることによるプロセスの簡素化，ワー
ド線選択レベル用高電圧及び基板電圧用負電位が不必要
となることによる内部電圧発生回路ＶＧの簡素化を図る
ことができ、ダイナミック型ＲＡＭの低コスト性を維持
できる。

【００７０】なお、図８（ａ）の実施例では、静電保護
ＭＯＳＦＥＴＮＳのＰ型ウェル領域ＰＷＥＬ１及びアド
レス選択ＭＯＳＦＥＴＱａのＰ型ウェル領域ＰＷＥＬ２
が形成されるＮ型半導体層そのものをＮ型半導体基板Ｎ
ＳＵＢとしているが、このＮ型半導体層は、例えば図９
に示されるように、比較的入手が容易なＰ型半導体基板
ＰＳＵＢ内に形成されたＮ型エピタキシャル層ＮＥＰＩ
に置き換えることができるし、図１０に例示されるよう
に、Ｐ型半導体基板ＰＳＵＢ内に形成された深いＮ型不
純物打ち込み層ＤＮに置き換えることもできる。

【００７１】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）ＢＳＧ方式を採り、かつ、第１のＰ型ウェル領域
に形成されその所定の拡散層が所定の外部端子に結合さ
れるＮチャンネル型の静電保護ＭＯＳＦＥＴと、第２の
Ｐ型ウェル領域に形成されるＮチャンネル型のアドレス
選択ＭＯＳＦＥＴを含むメモリセルとを具備するダイナ
ミック型ＲＡＭ等において、上記第１及び第２のＰ型ウ
ェル領域を、形成基体となる半導体基板をＮ型半導体基
板とし、又は形成基体となるＰ型半導体基板にＮ型エピ
タキシャル層を形成し、あるいは形成基体となるＰ型半
導体基板にＮ型の不純物打ち込み層を形成することによ
って得られるＮ型半導体層に形成することで、ツインウ
ェル構造のまま、そのデバイス構造を複雑化することな
く、しかもＢＳＧ方式の利点を損なうことなく、アンダ
ーシュートノイズにともなう少数キャリアによるメモリ
セルの保持データの破壊を防止することができるという
効果が得られる。

【００７２】（２）上記（１）項により、その低コスト
性を損なうことなく、ダイナミック型ＲＡＭ等の信頼性
を高めることができるという効果が得られる。

【００７３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、任意数の
メモリブロックを備えることができるし、そのビット構
成も任意である。また、メモリアレイＭＡＲＹは、任意
数の冗長素子を含むことができる。ダイナミック型ＲＡ
Ｍは、アドレスマルチプレックス方式を採ることを必須
条件としないし、そのブロック構成や起動制御信号，ア
ドレス信号及び内部制御信号等の組み合わせ等は、種々
の実施形態を採りうる。

【００７４】図２及び図３において、メモリブロックＭ
Ｂ０〜ＭＢ３のそれぞれは、任意数のメモリマットに分
割することができるし、各メモリマットも、任意数のメ
モリアレイに分割できる。また、同時に活性状態とされ
るメモリブロック，メモリマットならびにメモリアレイ
の数は、任意に設定できるし、その組み合わせも同様で
ある。半導体基板ＣＨＩＰは、任意の形状を採りうる
し、各ブロックの具体的な配置位置及び形状も種々の実
施形態を採りうる。

【００７５】図４において、センスアンプＳＡは、ダイ
レクトセンス方式を採ることができるし、メモリアレイ
ＭＡＲＹ，センスアンプＳＡならびにセンスアンプ駆動
回路ＳＡＤＲの具体的な回路構成も種々の実施形態を採
りうる。図５において、各信号の具体的レベル及びタイ
ミング関係は、本発明に制約を与えない。図６におい
て、静電保護回路の具体的構成は、種々の実施形態を採
りうる。図８ないし図１０において、例示されるデバイ
ス構造は、本発明に制約を与えない。

【００７６】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とするシンクロナスＤＲＡＭ等の各
種メモリ集積回路やこれを含むシングルチップマイクロ
コンピュータ等にも適用できる。この発明は、少なくと
もＢＳＧ方式を採る半導体記憶装置ならびにこれを含む
装置又はシステムに広く適用できる。

【００７７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ＢＳＧ方式を採り、かつ、
第１のＰ型ウェル領域に形成されその所定の拡散層が所
定の外部端子に結合されるＮチャンネル型の静電保護Ｍ
ＯＳＦＥＴ等と、第２のＰ型ウェル領域に形成されるＮ
チャンネル型のアドレス選択ＭＯＳＦＥＴを含むメモリ
セルとを具備するダイナミック型ＲＡＭ等において、上
記第１及び第２のＰ型ウェル領域を、形成基体となる半
導体基板をＮ型半導体基板とし、又は形成基体となるＰ
型半導体基板にＮ型エピタキシャル層を形成し、あるい
は形成基体となるＰ型半導体基板にＮ型の不純物打ち込
み層を形成することによって得られるＮ型半導体層に形
成することで、ツインウェル構造のまま、そのデバイス
構造を複雑化することなく、しかもＢＳＧ方式の利点を
損なうことなく、アンダーシュートノイズにともなう少
数キャリアによるメモリセルの保持データ破壊を防止す
ることができる。この結果、その低コスト性を損なうこ
となく、ＢＳＧ方式を採るダイナミック型ＲＡＭ等の信
頼性を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック構成図である。

【図２】図１のダイナミック型ＲＡＭの一実施例を示す
基板配置図である。

【図３】図１のダイナミック型ＲＡＭの一実施例を示す
部分的な拡大配置図である。

【図４】図１のダイナミック型ＲＡＭに含まれるメモリ
アレイ及びセンスアンプの一実施例を示す部分的な回路
図である。

【図５】図４のメモリアレイ及びセンスアンプの一実施
例を示す信号波形図である。

【図６】図１のダイナミック型ＲＡＭのデータ入出力回
路に含まれる静電保護回路の一実施例を示す回路図であ
る。

【図７】ＢＳＧ方式及び非ＢＳＧ方式のダイナミック型
ＲＡＭの得失を説明するための比較検討図である。

【図８】図１のダイナミック型ＲＡＭのデバイス構造と
その少数キャリアの抑制方法を説明するための第１の実
施例を示す部分的な断面構造図である。

【図９】図１のダイナミック型ＲＡＭのデバイス構造と
その少数キャリアの抑制方法を説明するための第２の実
施例を示す部分的な断面構造図である。

【図１０】図１のダイナミック型ＲＡＭのデバイス構造
とその少数キャリアの抑制方法を説明するための第３の
実施例を示す部分的な断面構造図である。

【図１１】各種方式を採る従来のダイナミック型ＲＡＭ
の得失を説明するための比較検討図である。

【符号の説明】

ＭＢ０〜ＭＢ２……メモリブロック、ＭＡＲＹ……メモ
リアレイ、ＸＤ……Ｘアドレスデコーダ、ＳＡ……セン
スアンプ、ＹＤ……Ｙアドレスデコーダ、ＭＡ……メイ
ンアンプ、ＸＰ……Ｘプリデコーダ、ＸＢ……Ｘアドレ
スバッファ、ＹＰ……Ｙプリデコーダ、ＹＢ……Ｙアド
レスバッファ、ＩＯ……データ入出力回路、ＴＧ……タ
イミング発生回路、ＶＧ……内部電圧発生回路、Ｄ０〜
Ｄ７……入力データ又は出力データあるいはその入力又
は出力端子、ＲＡＳＢ……ロウアドレスストローブ信号
又はその入力端子、ＣＡＳＢ……カラムアドレスストロ
ーブ信号又はその入力端子、ＷＥＢ……ライトイネーブ
ル信号又はその入力端子、Ａ０〜Ａｉ……アドレス信号
又はその入力端子、ＶＤＤ……電源電圧又はその入力端
子、ＶＳＳ……接地電位又はその入力端子。ＣＨＩＰ…
…半導体基板、ＭＡＴ００〜ＭＡＴ０７，ＭＡＴ１０〜
ＭＡＴ１７……メモリマット、ＭＡＲＹ……メモリアレ
イ。ＷＤＬ，ＷＤＲ……ワード線駆動回路、ＳＡＤＬ，
ＳＡＤＲ……センスアンプ駆動回路。ＨＶ……中間電
位、ＰＡ……センスアンプ駆動信号、ＰＣ……プリチャ
ージ制御信号、ＳＨＬ，ＳＨＲ……シェアド制御信号、
ＣＤ０＊〜ＣＤ７＊……相補共通データ線、ＹＳ０〜Ｙ
Ｓｎ……ビット線選択信号。Ｗ０〜Ｗｍ……ワード線、
Ｂ０＊〜Ｂｎ＊……相補ビット線、Ｃｓ……情報蓄積キ
ャパシタ、Ｑａ……アドレス選択ＭＯＳＦＥＴ、ＣＳ
Ｐ，ＣＳＮ……コモンソース線、ｎｔ……非反転入出力
ノード、ｎｂ……反転入出力ノード、Ｐ１〜Ｐ３……Ｐ
チャンネルＭＯＳＦＥＴ、Ｎ１〜ＮＦ……Ｎチャンネル
ＭＯＳＦＥＴ、Ｖ１……ＣＭＯＳインバータ。ＴＨＹＮ
……サイリスタ、ＲＮ……拡散抵抗、ＮＳ……静電保護
用ＮチャンネルＭＯＳＦＥＴ、ＶＩ……ＣＭＯＳ入力イ
ンバータ。ＮＳＵＢ……Ｎ型半導体基板、ＰＳＵＢ……
Ｐ型半導体基板、ＮＥＰＩ……Ｎ型エピタキシャル層、
ＤＮ……Ｎ型不純物打ち込み層、ＮＷＥＬ……Ｎ型ウェ
ル領域、ＰＷＥＬ，ＰＷＥＬ１〜ＰＷＥＬ２……Ｐ型ウ
ェル領域、Ｎ⁺，Ｎ⁺１〜Ｎ⁺２……Ｎ型拡散層、ＮＭ
ＯＳ……ＮチャンネルＭＯＳＦＥＴ、ＳＮ……情報蓄積
ノード、ｅ^-……電子（少数キャリア）。

フロントページの続き (72)発明者中村正行東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者梶谷一彦東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】第１のＰ型ウェル領域に形成されかつ所
定の外部端子に結合されるＮ型半導体領域を含む入力回
路と、第２のＰ型ウェル領域に形成されたＮチャンネル型のア
ドレス選択ＭＯＳＦＥＴを含むメモリセルとを具備し、上記第１及び第２のＰ型ウェル領域が所定のＮ型半導体
層に形成されることを特徴とする半導体記憶装置。
【請求項２】請求項１において、上記Ｎ型半導体領域は、静電保護回路を構成するサイリ
スタ，拡散抵抗あるいはＭＯＳＦＥＴに含まれるもので
あることを特徴とする半導体記憶装置。
【請求項３】請求項１又は請求項２において、上記Ｎ型半導体層は、半導体基板であることを特徴とす
る半導体記憶装置。
【請求項４】請求項１又は請求項２において、上記Ｎ型半導体層は、Ｐ型半導体基板に形成されたエピ
タキシャル層であることを特徴とする半導体記憶装置。
【請求項５】請求項１又は請求項２において、上記Ｎ型半導体層は、Ｐ型半導体基板に形成された不純
物打ち込み層であることを特徴とする半導体記憶装置。
【請求項６】請求項１，請求項２，請求項３，請求項
４又は請求項５において、上記半導体記憶装置は、ブーステッド・センス・グラウ
ンド方式を採るダイナミック型ＲＡＭであることを特徴
とする半導体記憶装置。