JPH0697376A

JPH0697376A - 半導体装置

Info

Publication number: JPH0697376A
Application number: JP4266732A
Authority: JP
Inventors: Toshinori Taruishi; 敏伯垂石; Hitoshi Miwa; 仁三輪
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Japan Display Inc
Priority date: 1992-09-09
Filing date: 1992-09-09
Publication date: 1994-04-08

Abstract

(57)【要約】【目的】アレイ周辺回路等のプリチャージにともなう
電源ノイズの影響を抑制し、出力バッファを含むＢｉＣ
ＭＯＳダイナミック型ＲＡＭ等の電源マージンを高め
る。また、出力バッファを構成する出力トランジスタＴ
１の飽和を防止し、出力バッファを含むＢｉＣＭＯＳダ
イナミック型ＲＡＭ等の信頼性を高める。【構成】電源電圧ＶＣＣをその動作電源とするメモリ
アレイ及びアレイ周辺回路と、電源電圧ＶＣＣＯとデー
タ出力端子ＩＯ０との間に設けられる出力トランジスタ
Ｔ１と、Ｐチャンネル型の駆動ＭＯＳＦＥＴＰ１を含み
アレイ周辺回路の実質的な出力信号に従って出力トラン
ジスタＴ１を駆動する出力駆動回路すなわちインバータ
ＩＶ１とを備えるＢｉＣＭＯＳダイナミック型ＲＡＭ等
において、少なくとも駆動ＭＯＳＦＥＴＰ１のソースに
電源電圧ＶＣＣＯを供給し、出力トランジスタＴ１のベ
ース電位を安定化させ、その飽和を防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関し、
例えば、データ出力バッファを備えるバイポーラＣＭＯ
Ｓ（以下、ＢｉＣＭＯＳと略す）ダイナミック型ＲＡＭ
（ランダムアクセスメモリ）等に利用して特に有効な技
術に関するものである。

【０００２】

【従来の技術】１素子型のダイナミック型メモリセルが
格子状に配置されてなるメモリアレイと、バイポーラ回
路及びＣＭＯＳ（相補型ＭＯＳ）回路が組み合わされて
なるＢｉＣＭＯＳ回路を基本構成とするアレイ周辺回路
とを備え、回路の高集積化及び低消費電力化を図りつつ
動作の高速化を実現したＢｉＣＭＯＳダイナミック型Ｒ
ＡＭがある。ＢｉＣＭＯＳダイナミック型ＲＡＭは、同
時に出力される複数ビットの記憶データに対応して設け
られる複数のデータ出力バッファを備える。

【０００３】複数のデータ出力バッファを備えるＢｉＣ
ＭＯＳダイナミック型ＲＡＭについては、例えば、特願
平１−６５８４１号に記載されている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記に記載されるような従来のＢｉＣ
ＭＯＳダイナミック型ＲＡＭ等に供しうる図６のような
データ出力バッファを開発した。このデータ出力バッフ
ァＤＯＢ０は、電源電圧ＶＣＣＯとデータ入出力端子Ｉ
Ｏ０との間に設けられる出力トランジスタ（この明細書
では、バイポーラトランジスタのことを単にトランジス
タと略称する）Ｔ１と、上記データ入出力端子ＩＯ０と
接地電位ＶＳＳＯとの間に設けられるＮチャンネル型の
出力ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トラン
ジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲー
ト型電界効果トランジスタの総称とする）Ｎ４とを含
む。出力トランジスタＴ１の前段には、ＣＭＯＳ型のイ
ンバータＩＶ１が設けられ、さらにその前段には、その
一方の入力端子にデータラッチＤＬの非反転出力信号Ｄ
Ｔ（ここで、それが有効とされるとき選択的にハイレベ
ルとされるいわゆる非反転信号については、その名称の
末尾にＴを付して表す。以下同様）を受けその他方の入
力端子に出力制御信号となる内部制御信号ＤＯＥを受け
るナンド（ＮＡＮＤ）ゲートＮＡ１が設けられる。ま
た、出力ＭＯＳＦＥＴＮ４の前段には、ＢｉＣＭＯＳ型
のインバータＩＶ２が設けられ、さらにその前段には、
その一方の入力端子にデータラッチＤＬの反転出力信号
ＤＢ（ここで、それが有効とされるとき選択的にロウレ
ベルとされるいわゆる反転信号については、その名称の
末尾にＢを付して表す。以下同様）を受けその他方の入
力端子に上記内部制御信号ＤＯＥを受けるナンドゲート
ＮＡ２が設けられる。

【０００５】上記インバータＩＶ１及びＩＶ２，ナンド
ゲートＮＡ１及びＮＡ２ならびにデータラッチＤＬ及び
レベル変換回路ＬＣを含むＢｉＣＭＯＳダイナミック型
ＲＡＭのメモリアレイ及びアレイ周辺回路は、主電源と
なる電源電圧ＶＣＣ及び接地電位ＶＳＳをその動作電源
とするが、前述のように、比較的大きな負荷容量を駆動
する出力トランジスタＴ１及び出力ＭＯＳＦＥＴＮ４が
独立した外部端子ＶＣＣＯ及びＶＳＳＯを介して供給さ
れる電源電圧ＶＣＣＯ及び接地電位ＶＳＳＯをその動作
電源とすることで、負荷駆動にともなう電源ノイズによ
ってメモリアレイやアレイ周辺回路の動作マージンが低
下するのを防止し、ＢｉＣＭＯＳダイナミック型ＲＡＭ
の動作の安定化を推進しようとするものである。

【０００６】ところが、ＢｉＣＭＯＳダイナミック型Ｒ
ＡＭ等の微細化・高集積化が進み、その電源電圧が低電
圧化されるにしたがって、上記従来のデータ出力バッフ
ァには次のような問題点が生じることが本願発明者等に
よって明らかとなった。すなわち、上記データ出力バッ
ファでは、図７に示されるように、内部制御信号ＤＯＥ
のハイレベルを受けてデータ入出力端子ＩＯ０等から読
み出しデータが出力されるが、この間にチップイネーブ
ル信号ＣＥＢがハイレベルに戻されると、アレイ周辺回
路等のプリチャージによってその動作電流が比較的大き
く変化し、電源電圧ＶＣＣに比較的大きな電源ノイズが
重畳される。この電源ノイズは、特にハイレベル出力
時、インバータＩＶ１を構成するＰチャンネル型の駆動
ＭＯＳＦＥＴＰ１を介して出力トランジスタＴ１のベー
ス電位を変動させ、これによってデータ入出力端子ＩＯ
０における読み出しデータの信号レベルが変動する。ま
た、出力トランジスタＴ１のコレクタ電位つまり電源電
圧ＶＣＣＯがそのベース電位つまりメモリアレイ及びア
レイ周辺回路用の電源電圧ＶＣＣより低くなると、出力
トランジスタＴ１が飽和し、半導体基板に多数キャリヤ
が流れ込んで、メモリセルの保持データが破壊されるこ
とにもなりかねない。これらのことは、特に電源電圧の
低電圧化が進んだＢｉＣＭＯＳダイナミック型ＲＡＭ等
において、その電源マージンを低下させ、信頼性を低下
させる原因となる。

【０００７】この発明の目的は、アレイ周辺回路等のプ
リチャージにともなう電源ノイズの影響を抑制し、出力
バッファを含むＢｉＣＭＯＳダイナミック型ＲＡＭ等の
電源マージンを高めることにある。この発明の他の目的
は、出力バッファを構成する出力トランジスタの飽和を
防止し、出力バッファを含むＢｉＣＭＯＳダイナミック
型ＲＡＭ等の信頼性を高めることにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１の電源電圧を動作電源
とするメモリアレイ及びアレイ周辺回路と、第２の電源
電圧と回路の出力端子との間に設けられる出力トランジ
スタと、Ｐチャンネル型の駆動ＭＯＳＦＥＴを含みアレ
イ周辺回路の実質的な出力信号に従って上記出力トラン
ジスタを駆動する出力駆動回路とを備えるＢｉＣＭＯＳ
ダイナミック型ＲＡＭ等において、少なくとも上記出力
駆動回路を構成する駆動ＭＯＳＦＥＴのソースに第２の
電源電圧を供給する。

【００１０】

【作用】上記手段によれば、アレイ周辺回路等のプリチ
ャージにともなって第１の電源電圧に比較的大きな電源
ノイズが重畳される場合でも、出力トランジスタのベー
ス電位を安定化させ、回路の出力端子における出力信号
のレベル変動を抑制することができる。また、出力トラ
ンジスタのコレクタ電位つまりは第２の電源電圧が第１
の電源電圧より低くなった場合でも、出力トランジスタ
の飽和を防止し、メモリセルに対する多数キャリヤの流
れ込みを防止することができる。これらの結果、特に電
源電圧の低電圧化が進んだＢｉＣＭＯＳダイナミック型
ＲＡＭ等の電源マージンを高め、その信頼性を高めるこ
とができる。

【００１１】

【実施例】図１には、この発明が適用されたＢｉＣＭＯ
Ｓダイナミック型ＲＡＭの一実施例のブロック図が示さ
れている。同図をもとに、まずこの実施例のＢｉＣＭＯ
Ｓダイナミック型ＲＡＭの構成及び動作の概要とその特
徴とについて説明する。なお、図１の各ブロックを構成
する回路素子は、特に制限されないが、公知のＢｉＣＭ
ＯＳ集積回路の製造技術により、単結晶シリコンのよう
な１個の半導体基板上に形成される。

【００１２】図１において、この実施例のＢｉＣＭＯＳ
ダイナミック型ＲＡＭは、半導体基板面の大半を占めて
配置されるメモリモジュールＭＯＤをその基本構成とす
る。メモリモジュールＭＯＤは、図示されない４個のメ
モリマットを備え、各メモリマットは、メモリアレイと
Ｘアドレスデコーダならびにカラムスイッチ及びＹアド
レスデコーダをそれぞれ含む。メモリモジュールＭＯＤ
は、さらに、上記４個のメモリマットに対応して２個ず
つ設けられる合計８個のメインアンプＭＡ０〜ＭＡ７を
備える。これらのメインアンプは、対応する２組の書き
込み相補共通データ線又は読み出し相補共通データ線を
介して、メモリモジュールＭＯＤの対応するメモリマッ
トつまりは対応するメモリアレイの指定される２個のメ
モリセルに選択的に接続される。これにより、この実施
例のＢｉＣＭＯＳダイナミック型ＲＡＭでは、メモリモ
ジュールＭＯＤの各メモリマットからそれぞれ２個、合
計８個のメモリセルが同時に選択状態とされ、対応する
メインアンプＭＡ０〜ＭＡ７に接続状態とされる。この
実施例において、メモリモジュールＭＯＤを構成するメ
モリアレイ及びアレイ周辺回路等は、主電源として外部
端子ＶＣＣを介して供給される電源電圧ＶＣＣ（第１の
電源電圧）と外部端子ＶＳＳを介して供給される接地電
位ＶＳＳをその動作電源とする。なお、電源電圧ＶＣＣ
は、＋３Ｖのような正の電源電圧とされる。メモリモジ
ュールＭＯＤの構成及び動作に関する詳細な説明は、こ
の発明と直接関係がないために割愛する。

【００１３】ＢｉＣＭＯＳダイナミック型ＲＡＭには、
外部端子ＣＥＢ，ＷＥＢ及びＯＥＢを介して、起動制御
信号となるチップイネーブル信号ＣＥＢ，ライトイネー
ブル信号ＷＥＢ及び出力イネーブル信号ＯＥＢがそれぞ
れ供給される。これらの起動制御信号は、タイミング発
生回路ＴＧに供給され、これをもとに各部の動作を制御
するための各種内部制御信号が形成される。

【００１４】一方、ＢｉＣＭＯＳダイナミック型ＲＡＭ
には、アドレス入力端子ＡＸ０〜ＡＸｉを介してｉ＋１
ビットのＸアドレス信号ＡＸ０〜ＡＸｉが供給され、ア
ドレス入力端子ＡＹ０〜ＡＹｊを介してｊ＋１ビットの
Ｙアドレス信号ＡＹ０〜ＡＹｊが供給される。このう
ち、Ｘアドレス信号ＡＸ０〜ＡＸｉは、図示されない内
部制御信号ＸＬに従ってＸアドレスバッファＸＡＢに取
り込まれた後、内部アドレス信号Ｘ０〜Ｘｉとしてメモ
リモジュールＭＯＤのＸアドレスデコーダに供給され
る。同様に、Ｙアドレス信号ＡＹ０〜ＡＹｊは、図示さ
れない内部制御信号ＹＬに従ってＹアドレスバッファＹ
ＡＢに取り込まれた後、内部アドレス信号Ｙ０〜Ｙｊと
してメモリモジュールＭＯＤのＹアドレスデコーダに供
給される。これにより、メモリモジュールＭＯＤでは、
Ｘアドレス信号ＡＸ０〜ＡＸｉ及びＹアドレス信号ＡＹ
０〜ＡＹｊによって指定される８個のメモリセルが同時
に選択状態とされ、対応するメインアンプＭＡ０〜ＭＡ
７に接続される。

【００１５】ＢｉＣＭＯＳダイナミック型ＲＡＭには、
さらにアドレス入力端子ＡＺ０〜ＡＺ２を介して３ビッ
トのＺアドレス信号ＡＺ０〜ＡＺ２が供給される。これ
らのＺアドレス信号は、図示されない内部制御信号ＺＬ
に従ってＺアドレスバッファＺＡＢに取り込まれ、メイ
ンアンプ選択回路ＭＳＬによってデコードされる。メイ
ンアンプ選択回路ＭＳＬの出力信号は、メインアンプ選
択信号Ｚ０〜Ｚ７として対応するメインアンプＭＡ０〜
ＭＡ７ならびにデータセレクタＤＳ２０〜ＤＳ２３及び
ＤＳ８に供給される。これにより、メインアンプＭＡ０
〜ＭＡ７が所定の組み合わせで選択的に動作状態とさ
れ、あるいはその出力信号がデータ出力バッファＤＯＢ
０〜ＤＯＢ３を介して選択的に出力される。

【００１６】ところで、この実施例のＢｉＣＭＯＳダイ
ナミック型ＲＡＭでは、所定の結合配線が選択的に形成
されることで、そのビット構成が選択的に×４ビット又
は×１ビット構成とされる。すなわち、図１に実線で示
される結合配線が形成されるとき、ＢｉＣＭＯＳダイナ
ミック型ＲＡＭは×４ビット構成とされ、記憶データは
４個のデータ入出力端子ＩＯ０〜ＩＯ３を介して４ビッ
トずつ同時に入出力される。このとき、メインアンプ選
択信号Ｚ０〜Ｚ７は、Ｚアドレス信号ＡＺ２に従って選
択的にかつ４ビットずつ同時に形成される。したがっ
て、例えば書き込みモードでは、データ入出力端子ＩＯ
０〜ＩＯ３からデータ入力バッファＤＩＢ０〜ＤＩＢ３
を介して入力される４ビットの書き込みデータが、隣接
する２個のメインアンプＭＡ０及びＭＡ１ないしＭＡ６
及びＭＡ７のうちのいずれか一方を介して、メモリモジ
ュールＭＯＤの指定された４個のメモリセルに同時に書
き込まれる。また、読み出しモードでは、メモリモジュ
ールＭＯＤの指定された８個のメモリセルからメインア
ンプＭＡ０〜ＭＡ７を介して出力される読み出し信号
が、対応するデータセレクタＤＳ２０〜ＤＳ２３によっ
てそれぞれ二者択一選択された後、対応するデータ出力
バッファＤＯＢ０〜ＤＯＢ３ならびにデータ入出力端子
ＩＯ０〜ＩＯ３を介して一斉に送出される。

【００１７】一方、図１に点線で示される結合配線が形
成されるとき、ＢｉＣＭＯＳダイナミック型ＲＡＭは×
１ビット構成とされ、記憶データは、データ入力端子Ｄ
ｉｎ又はデータ出力端子Ｄｏｕｔを介して１ビットずつ
入力又は出力される。このとき、メインアンプ選択信号
Ｚ０〜Ｚ７は、３ビットのＺアドレス信号ＡＺ０〜ＡＺ
２に従って択一的に形成される。したがって、例えば書
き込みモードでは、データ入力端子Ｄｉｎからデータ入
力バッファＤＩＢ０を介して入力される１ビットの書き
込みデータが、メインアンプＭＡ０〜ＭＡ７のうちのい
ずれか一つを介して、メモリモジュールＭＯＤの指定さ
れた１個のメモリセルに書き込まれる。また、読み出し
モードでは、メモリモジュールＭＯＤの指定された８個
のメモリセルからメインアンプＭＡ０〜ＭＡ７を介して
出力される読み出し信号が、データセレクタＤＳ８によ
って択一的に選択された後、データ出力バッファＤＯＢ
１及びデータ出力端子Ｄｏｕｔを介して外部に送出され
る。

【００１８】この実施例において、データ出力バッファ
ＤＯＢ０〜ＤＯＢ３は、後述するように、比較的大きな
駆動能力を持つバイポーラ型の出力トランジスタを含
み、この出力トランジスタを含む回路の一部は、外部端
子ＶＣＣＯを介して供給される電源電圧ＶＣＣＯ（第２
の電源電圧）をその動作電源とする。電源電圧ＶＣＣＯ
は、外部端子ＶＣＣを介して供給されメモリアレイ及び
アレイ周辺回路の動作電源とされる前記電源電圧ＶＣＣ
と同一の電位とされるが、このように比較的大きな動作
電流を必要とする出力トランジスタ等の動作電源とメモ
リアレイ及びアレイ周辺回路の動作電源とが個別の外部
端子を介して供給されることで、データ出力バッファＤ
ＯＢ０〜ＤＯＢ３が一斉に動作状態とされることにとも
なう電源ノイズのメモリアレイ及びアレイ周辺回路に対
する影響を抑制し、ＢｉＣＭＯＳダイナミック型ＲＡＭ
の動作を安定化することができる。

【００１９】図２には、図１のＢｉＣＭＯＳダイナミッ
ク型ＲＡＭに含まれるデータ出力バッファＤＯＢ０の第
１の実施例の回路図が示され、図３には、その第２の実
施例の回路図が示されている。また、図４には、図３の
データ出力バッファＤＯＢ０に含まれる出力トランジス
タＴ１及び駆動ＭＯＳＦＥＴＰ２の一実施例の断面構造
図が示され、図５には、図２及び図３のデータ出力バッ
ファＤＯＢ０の一実施例の信号波形図が示されている。
これらの図をもとに、この実施例のデータ出力バッファ
の具体的構成及び動作ならびにその特徴について説明す
る。なお、以下の説明はデータ出力バッファＤＯＢ０を
例に進めるが、データ出力バッファＤＯＢ１〜ＤＯＢ３
については、このデータ出力バッファＤＯＢ０と同様な
回路構成とされる。以下の回路図において、そのチャン
ネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴ
はＰチャンネル型（第１導電型）であって、矢印が付さ
れないＮチャンネルＭＯＳＦＥＴと区別して示される。
また、図示されるトランジスタは、すべてＮＰＮ型バイ
ポーラトランジスタである。

【００２０】図２において、データ出力バッファＤＯＢ
０は、特に制限されないが、レベル変換回路ＬＣ及びデ
ータラッチＤＬを備える。このうち、レベル変換回路Ｌ
Ｃには、データセレクタＤＳ２０の非反転出力信号Ｄ２
０Ｔ及び反転出力信号Ｄ２０Ｂが供給される。また、デ
ータラッチＤＬには、レベル変換回路ＬＣの非反転及び
反転出力信号が供給され、タイミング発生回路ＴＧから
内部制御信号ＤＯＥが供給される。ここで、データセレ
クタＤＳ２０の非反転出力信号Ｄ２０Ｔ及び反転出力信
号Ｄ２０Ｂは、いわゆるＥＣＬ（ＥｍｉｔｔｅｒＣｏ
ｕｐｌｅｄＬｏｇｉｃ）レベルとされる。また、内部
制御信号ＤＯＥは、図５に示されるように、チップイネ
ーブル信号ＣＥＢがロウレベルとされＢｉＣＭＯＳダイ
ナミック型ＲＡＭが選択状態とされるとき、出力イネー
ブル信号ＯＥＢのロウレベル変化を受けて選択的にハイ
レベルとされる。

【００２１】データ出力バッファＤＯＢ０のレベル変換
回路ＬＣは、ＥＣＬレベルすなわち０．８Ｖのような比
較的小さな信号振幅とされるデータセレクタＤＳ２０の
非反転出力信号Ｄ２０Ｔ及び反転出力信号Ｄ２０Ｂを、
電源電圧ＶＣＣ及び接地電位ＶＳＳ間でフルスィングさ
れるＭＯＳレベルに変換し、データラッチＤＬに伝達す
る。データラッチＤＬは、内部制御信号ＤＯＥがロウレ
ベルとされるとき、ＭＯＳレベルとされるデータラッチ
ＤＬの非反転及び反転出力信号をそのまま後段回路に伝
達し、内部制御信号ＤＯＥがハイレベルとされるとき、
その直前の論理レベルを保持し続ける。したがって、デ
ータラッチＤＬの非反転出力信号ＤＴ及び反転出力信号
ＤＢは、図５に示されるように、ＢｉＣＭＯＳダイナミ
ック型ＲＡＭが選択状態とされ指定されたメモリセルの
読み出しデータがデータセレクタＤＳ２０の非反転及び
反転出力端子において確立されることにより有効（Ｖａ
ｌｉｄ）状態とされ、反転内部制御信号ＤＯＥＢがハイ
レベルに戻されることにより無効（Ｉｎｖａｌｉｄ）状
態とされる。

【００２２】データ出力バッファＤＯＢ０は、さらに、
電源電圧ＶＣＣＯと回路の出力端子すなわちデータ入出
力端子ＩＯ０との間に設けられる出力トランジスタＴ１
と、データ入出力端子ＩＯ０と接地電位ＶＳＳＯとの間
に設けられるＮチャンネル型の出力ＭＯＳＦＥＴＮ４と
を含む。このうち、出力トランジスタＴ１のベースに
は、ナンドゲートＮＡ１の出力信号のＣＭＯＳ型のイン
バータＩＶ１（出力駆動回路）による反転信号が供給さ
れ、出力ＭＯＳＦＥＴＮ４のゲートには、ナンドゲート
ＮＡ２の出力信号のＢｉＣＭＯＳ型のインバータＩＶ２
による反転信号が供給される。ナンドゲートＮＡ１の一
方の入力端子には、データラッチＤＬの非反転出力信号
ＤＴが供給され、ナンドゲートＮＡ２の一方の入力端子
には、その反転出力信号ＤＢが供給される。ナンドゲー
トＮＡ１及びＮＡ２の他方の入力端子には、内部制御信
号ＤＯＥが共通に供給される。

【００２３】この実施例において、インバータＩＶ１を
構成するＰチャンネル型の駆動ＭＯＳＦＥＴＰ１のソー
スには、第２の電源電圧すなわち電源電圧ＶＣＣＯが供
給され、インバータＩＶ１は、この電源電圧ＶＣＣＯを
その動作電源とする。また、インバータＩＶ２を構成す
るＰチャンネル型の駆動ＭＯＳＦＥＴＰ２のソースなら
びにトランジスタＴ２のコレクタには、第１の電源電圧
すなわち電源電圧ＶＣＣが供給され、インバータＩＶ２
は、ナンドゲートＮＡ１及びＮＡ２とともに電源電圧Ｖ
ＣＣをその動作電源とする。

【００２４】内部制御信号ＤＯＥがロウレベルとされる
とき、データ出力バッファＤＯＢ０では、ナンドゲート
ＮＡ１及びＮＡ２の出力信号がデータラッチＤＬの非反
転及び反転出力信号に関係なくハイレベルとされる。こ
のため、インバータＩＶ１及びＩＶ２の出力信号はとも
にロウレベルとされ、出力トランジスタＴ１及び出力Ｍ
ＯＳＦＥＴＮ４はともにオフ状態とされる。これによ
り、データ入出力端子ＩＯ０は、いわゆるハイインピー
ダンス状態とされる。

【００２５】次に、ＢｉＣＭＯＳダイナミック型ＲＡＭ
が読み出しモードで選択状態とされ内部制御信号ＤＯＥ
がハイレベルとされるとき、データ出力バッファＤＯＢ
０では、ナンドゲートＮＡ１の出力信号がデータラッチ
ＤＬの非反転出力信号ＤＴつまりデータセレクタＤＳ２
０の非反転出力信号Ｄ２０Ｔがハイレベルであることを
条件に選択的にロウレベルとされ、ナンドゲートＮＡ２
の出力信号がデータラッチＤＬの反転出力信号ＤＢつま
りデータセレクタＤＳ２０の反転出力信号Ｄ２０Ｂがハ
イレベルであることを条件に選択的にロウレベルとされ
る。ナンドゲートＮＡ１の出力信号がロウレベルとされ
るとき、インバータＩＶ１の出力信号はハイレベルとさ
れ、これによって出力トランジスタＴ１がオン状態とさ
れる。この結果、データ入出力端子ＩＯ０は、電源電圧
ＶＣＣＯより出力トランジスタＴ１のベース・エミッタ
電圧分だけ低い所定のハイレベルとされる。一方、ナン
ドゲートＮＡ２の出力信号がロウレベルとされるとき、
インバータＩＶ２の出力信号は電源電圧ＶＣＣのような
ハイレベルとされ、これによって出力ＭＯＳＦＥＴＮ４
がオン状態とされる。この結果、データ入出力端子ＩＯ
０は、接地電位ＶＳＳＯのようなロウレベルとされる。

【００２６】ところで、この実施例のデータ出力バッフ
ァＤＯＢ０では、前述のように、出力トランジスタＴ１
の前段に設けられるインバータＩＶ１が電源電圧ＶＣＣ
Ｏをその動作電源とし、駆動ＭＯＳＦＥＴＰ１のソース
には、この電源電圧ＶＣＣＯが供給される。このため、
図５に示されるように、ハイレベル出力時、内部制御信
号ＤＯＥがハイレベルとされる間にチップイネーブル信
号ＣＥＢがハイレベルに戻されることでアレイ周辺回路
等のプリチャージが行われ電源電圧ＶＣＣに比較的大き
な電源ノイズが重畳される場合でも、出力トランジスタ
Ｔ１のベース電位は安定化され、これによってデータ入
出力端子ＩＯ０を介して出力される読み出しデータの信
号レベルが安定化される。また、同じくハイレベル出力
時、電源電圧ＶＣＣＯの電位が電源電圧ＶＣＣより低く
される場合でも、出力トランジスタＴ１の飽和を防止
し、多数キャリヤの流れ込みを防止することができる。
これらの結果、特に電源電圧の低電圧化が進んだＢｉＣ
ＭＯＳダイナミック型ＲＡＭの電源マージンを高め、そ
の信頼性を高めることができる。

【００２７】なお、出力トランジスタＴ１は、図２に示
されるように、いわゆるダブルコレクタ型のトランジス
タにより構成でき、これによって出力トランジスタＴ１
の飽和をより確実に防止することができる。また、この
とき、インバータＩＶ１を構成するＰチャンネル型の駆
動ＭＯＳＦＥＴＰ１は、図４に示されるように、出力ト
ランジスタＴ１と一体化して形成することができる。

【００２８】すなわち、図４において、出力トランジス
タＴ１は、Ｐ型半導体基板ＰＳＵＢの比較的深い位置に
形成されたＮ型埋込層ＮＢＬをそのコレクタとする。こ
のＮ型埋込層ＮＢＬは、両側に形成されたＮ型拡散層Ｃ
１及びＣ２を介して電源電圧ＶＣＣＯに結合され、その
上層には、Ｎ型埋込層ＮＢＬとともに出力トランジスタ
Ｔ１のコレクタ領域となるＮ^-拡散層Ｎ^-が形成され
る。Ｎ^-拡散層Ｎ^-の内部には、出力トランジスタＴ１
のベースとなるＰ型拡散層ＤＰ２が形成され、さらにこ
のＰ型拡散層ＤＰ２の内部には、出力トランジスタＴ１
のエミッタとなるＮ型拡散層ＤＮ１が形成される。

【００２９】この実施例において、Ｐ型拡散層ＤＰ２
は、駆動ＭＯＳＦＥＴＰ１のドレインとして共有され、
Ｎ^-拡散層Ｎ^-の内部には、さらにこのＮ^-拡散層Ｎ^-
をＮ型ウェル領域として、駆動ＭＯＳＦＥＴＰ１のソー
スとなるＰ型拡散層ＤＰ１が形成される。Ｐ型拡散層Ｄ
Ｐ１及びＤＰ２の中間すなわちチャンネルの上層には、
所定の絶縁膜をはさんでＭＯＳＦＥＴＰ１のゲートとな
るポリシリコンのゲート層ＦＧが形成される。Ｐ型拡散
層ＤＰ１は、出力トランジスタＴ１のコレクタすなわち
電源電圧ＶＣＣＯに結合される。また、Ｐ型拡散層ＤＰ
２は、ＭＯＳＦＥＴＰ１とともにインバータＩＶ１を構
成するＭＯＳＦＥＴＮ１のドレインに結合され、Ｎ型拡
散層ＤＮ１は、出力ＭＯＳＦＥＴＮ４のドレインに結合
されるとともに、データ入出力端子ＩＯ０に結合され
る。

【００３０】このように、駆動ＭＯＳＦＥＴＰ１のソー
ス領域となるＰ型拡散層ＤＰ１を、出力トランジスタＴ
１のコレクタ領域となるＮ^-拡散層Ｎ^-内につまりはＮ
^-拡散層Ｎ^-をウェル領域として形成し、そのドレイン
となるＰ型拡散層ＤＰ２を出力トランジスタＴ１のベー
スと共有して、駆動ＭＯＳＦＥＴＰ１及び出力トランジ
スタＴ１を一体化することで、データ出力バッファＤＯ
Ｂ０としての所要レイアウト面積を縮小し、その動作を
高速化することができる。

【００３１】以上の本実施例に示されるように、この発
明をデータ出力バッファを備えるＢｉＣＭＯＳダイナミ
ック型ＲＡＭ等の半導体装置に適用することで、次のよ
うな作用効果が得られる。すなわち、（１）第１の電源電圧を動作電源とするメモリアレイ及
びアレイ周辺回路と、第２の電源電圧と回路の出力端子
との間に設けられる出力トランジスタと、Ｐチャンネル
型の駆動ＭＯＳＦＥＴを含みアレイ周辺回路の実質的な
出力信号に従って上記出力トランジスタを駆動する出力
駆動回路とを備えるＢｉＣＭＯＳダイナミック型ＲＡＭ
等において、少なくとも上記出力駆動回路を構成する駆
動ＭＯＳＦＥＴのソースに第２の電源電圧を供給するこ
とで、アレイ周辺回路等のプリチャージにともなって第
１の電源電圧に比較的大きな電源ノイズが重畳される場
合でも、出力トランジスタのベース電位を安定化させ、
回路の出力端子における出力信号のレベル変動を抑制す
ることができるという効果が得られる。

【００３２】（２）上記（１）項により、出力トランジ
スタのコレクタ電位つまりは第２の電源電圧が第１の電
源電圧より低くなった場合でも、出力トランジスタの飽
和を防止し、メモリセルに対する多数キャリヤの流れ込
みを防止して、その保持データの破壊を防止することが
できるという効果が得られる。（３）上記（１）項及び（２）項により、特に電源電圧
の低電圧化が進んだＢｉＣＭＯＳダイナミック型ＲＡＭ
等の電源マージンを高め、その信頼性を高めることがで
きるという効果が得られる。

【００３３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、第１図において、ＢｉＣＭＯＳダイナミック型ＲＡ
Ｍは、複数のメモリモジュールを備えることができる
し、各メモリモジュールに設けられるメインアンプの数
も任意である。また、ＢｉＣＭＯＳダイナミック型ＲＡ
Ｍは、×８ビット又は×１６ビット等のような任意のビ
ット構成を採ることができるし、そのブロック構成や起
動制御信号及びアドレス信号の組み合わせ等はこの実施
例による制約を受けない。

【００３４】図２及び図３において、出力トランジスタ
Ｔ１及び出力ＭＯＳＦＥＴＮ４の前段に設けられる出力
駆動回路は、任意の論理ゲート形態を採ることができる
し、これらの出力トランジスタ及び出力ＭＯＳＦＥＴを
例えばレベル変換回路によって直接駆動することもよ
い。この場合、レベル変換回路を構成するＰチャンネル
ＭＯＳＦＥＴが駆動ＭＯＳＦＥＴＰ１に相当するものと
なる。出力トランジスタＴ１及び出力ＭＯＳＦＥＴＮ４
は、それぞれ並列形態とされる複数のトランジスタ及び
ＭＯＳＦＥＴに置き換えることができるし、出力ＭＯＳ
ＦＥＴＮ４をバイポーラ型の出力トランジスタに置き換
えることもできる。この実施例では、出力トランジスタ
Ｔ１とともに、出力トランジスタＴ１に対する出力駆動
回路となるインバータＩＶ１の動作電源のみを電源電圧
ＶＣＣＯとしているが、例えばデータ出力バッファ全体
の動作電源を電源電圧ＶＣＣＯとすることもできる。図
４に示される出力トランジスタＴ１及び駆動ＭＯＳＦＥ
ＴＰ１の具体的なデバイス構造は、この実施例による制
約を受けない。さらに、データ出力バッファＤＯＢ０等
の具体的な回路構成や電源電圧の極性及び絶対値ならび
にトランジスタ及びＭＯＳＦＥＴの導電型等は、種々の
実施形態を採りうる。

【００３５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＢｉ
ＣＭＯＳダイナミック型ＲＡＭに適用した場合について
説明したが、それに限定されるものではなく、例えば、
同様なデータ出力バッファを備えるＢｉＣＭＯＳスタテ
ィック型ＲＡＭやＢｉＣＭＯＳゲートアレイ集積回路等
にも適用できる。この発明は、少なくともバイポーラ型
の出力トランジスタとこれを駆動するための駆動ＭＯＳ
ＦＥＴとを含む出力バッファを具備する半導体装置に広
く適用できる。

【００３６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１の電源電圧を動作電源
とするメモリアレイ及びアレイ周辺回路と、第２の電源
電圧と回路の出力端子との間に設けられる出力トランジ
スタと、Ｐチャンネル型の駆動ＭＯＳＦＥＴを含みアレ
イ周辺回路の実質的な出力信号に従って上記出力トラン
ジスタを駆動する出力駆動回路とを備えるＢｉＣＭＯＳ
ダイナミック型ＲＡＭ等において、少なくとも上記駆動
ＭＯＳＦＥＴのソースに第２の電源電圧を供給する。こ
れにより、アレイ周辺回路等のプリチャージにともなっ
て第１の電源電圧に比較的大きな電源ノイズが重畳され
る場合でも、出力トランジスタのベース電位を安定化さ
せ、回路の出力端子における出力信号のレベル変動を抑
制することができる。また、出力トランジスタのコレク
タ電位つまりは第２の電源電圧が第１の電源電圧より低
くなった場合でも、出力トランジスタの飽和を防止し、
メモリセルに対する多数キャリヤの流れ込みを防止し
て、その保持データの破壊を防止することができる。こ
れらの結果、特に電源電圧の低電圧化が進んだＢｉＣＭ
ＯＳダイナミック型ＲＡＭ等の電源マージンを高め、そ
の信頼性を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたＢｉＣＭＯＳダイナミッ
ク型ＲＡＭの一実施例を示すブロック図である。

【図２】図１のＢｉＣＭＯＳダイナミック型ＲＡＭに含
まれるデータ出力バッファＤＯＢ０の第１の実施例を示
す回路図である。

【図３】図１のＢｉＣＭＯＳダイナミック型ＲＡＭに含
まれるデータ出力バッファＤＯＢ０の第２の実施例を示
す回路図である。

【図４】図３のデータ出力バッファＤＯＢ０に含まれる
出力トランジスタＴ１及びＰチャンネルＭＯＳＦＥＴＰ
１の一実施例を示す断面構造図である。

【図５】図２及び図３のデータ出力バッファＤＯＢ０の
一実施例を示す信号波形図である。

【図６】この発明に先立って本願発明者等が開発したＢ
ｉＣＭＯＳダイナミック型ＲＡＭに含まれるデータ出力
バッファＤＯＢ０の一例を示す回路図である。

【図７】図６のデータ出力バッファＤＯＢ０の一例を示
す信号波形図である。

【符号の説明】

ＭＯＤ・・・メモリモジュール、ＭＡ０〜ＭＡ７・・・
・メインアンプ、ＸＡＢ・・・Ｘアドレスバッファ、Ｙ
ＡＢ・・・Ｙアドレスバッファ、ＺＡＢ・・・・Ｚアド
レスバッファ、ＭＳＬ・・・メインアンプ選択回路、Ｄ
Ｓ２０〜ＤＳ２３，ＤＳ８・・・・出力データセレク
タ、ＤＯＢ０〜ＤＯＢ３・・・・データ出力バッファ、
ＤＩＢ０〜ＤＩＢ３・・・・データ入力バッファ、ＴＧ
・・・タイミング発生回路。ＬＣ・・・レベル変換回
路、ＤＬ・・・データラッチ、ＮＡ１〜ＮＡ２・・・・
ナンド（ＮＡＮＤ）ゲート、ＩＶ１〜ＩＶ２・・・イン
バータ、Ｐ１〜Ｐ２・・・ＰチャンネルＭＯＳＦＥＴ、
Ｎ１〜Ｎ４・・・ＮチャンネルＭＯＳＦＥＴ、Ｔ１〜Ｔ
２・・・・ＮＰＮ型バイポーラトランジスタ。ＰＳＵＢ
・・・Ｐ型半導体基板、ＮＢＬ・・・Ｎ型埋込層、Ｎ^-
・・・Ｎ^-型拡散層、Ｃ１〜Ｃ２，ＤＮ１・・・Ｎ型拡
散層、ＤＰ１〜ＤＰ２・・・Ｐ型拡散層、ＦＧ・・・ゲ
ート層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 9170−4ＭＨ０１Ｌ 27/06 ３２１Ｊ 9170−4Ｍ 27/10 ３２５Ｖ

Claims

【特許請求の範囲】

【請求項１】第１の電源電圧を動作電源とする所定の
内部回路と、第２の電源電圧と回路の出力端子との間に
設けられる出力トランジスタならびに第２の電源電圧と
上記出力トランジスタのベースとの間に設けられそのゲ
ートに上記内部回路の実質的な出力信号を受ける第１導
電型の駆動ＭＯＳＦＥＴを含む出力バッファとを具備す
ることを特徴とする半導体装置。
【請求項２】上記出力トランジスタは、その一方のコ
レクタが第２の電源電圧に結合されその他方のコレクタ
が上記駆動ＭＯＳＦＥＴのソースに結合されるダブルコ
レクタ型のバイポーラトランジスタからなるものである
ことを特徴とする請求項１の半導体装置。
【請求項３】上記出力トランジスタ及び駆動ＭＯＳＦ
ＥＴは、そのベース及びドレインが共通の拡散層からな
るべく一体化されるものであることを特徴とする請求項
１又は請求項２の半導体装置。
【請求項４】上記半導体装置は、バイポーラＣＭＯＳ
ダイナミック型ＲＡＭであり、上記内部回路及び出力バ
ッファは、それぞれ上記バイポーラＣＭＯＳダイナミッ
ク型ＲＡＭのアレイ周辺回路及びデータ出力バッファで
あって、上記駆動ＭＯＳＦＥＴは、上記データ出力バッ
ファの上記出力トランジスタに対する出力駆動回路を構
成するものであることを特徴とする請求項１，請求項２
又は請求項３の半導体装置。