JPH118396A - 薄膜トランジスタの製造方法および薄膜トランジスタ - Google Patents
薄膜トランジスタの製造方法および薄膜トランジスタInfo
- Publication number
- JPH118396A JPH118396A JP10155886A JP15588698A JPH118396A JP H118396 A JPH118396 A JP H118396A JP 10155886 A JP10155886 A JP 10155886A JP 15588698 A JP15588698 A JP 15588698A JP H118396 A JPH118396 A JP H118396A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film transistor
- thin film
- amorphous silicon
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6732—Bottom-gate only TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6745—Polycrystalline or microcrystalline silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6746—Amorphous silicon
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 エッチングストッパ層を構造化しないです
む、アモルファスシリコンから成る半導体層と、ｎドー
ピングされたアモルファスシリコンから成るドレイン接
点およびソース接点とを備えた薄膜トランジスタの製造
方法。 【解決手段】 半導体層２とドレイン接点Ｄおよびソー
ス接点Ｓに対するｎドーピングされたアモルファスシリ
コン層４との間に、半導体材料から成るエッチングスト
ッパ層３が被着されている。
む、アモルファスシリコンから成る半導体層と、ｎドー
ピングされたアモルファスシリコンから成るドレイン接
点およびソース接点とを備えた薄膜トランジスタの製造
方法。 【解決手段】 半導体層２とドレイン接点Ｄおよびソー
ス接点Ｓに対するｎドーピングされたアモルファスシリ
コン層４との間に、半導体材料から成るエッチングスト
ッパ層３が被着されている。
Description
【０００１】
【発明の属する技術分野】本発明は、請求項１の上位概
念に記載の薄膜トランジスタの製造方法およびこれによ
り製造される薄膜トランジスタから出発している。
念に記載の薄膜トランジスタの製造方法およびこれによ
り製造される薄膜トランジスタから出発している。
【０００２】
【従来の技術】殊に液晶表示スクリーンのセルを制御す
るために、半導体チャネルとしてアモルファスシリコン
を有する薄膜トランジスタがしばしば使用される。その
理由は、この種のトランジスタは十分に高い移動性およ
び１ｐＡより僅かな阻止電流によって特徴付けられてい
るからである。この種のトランジスタのドレイン接点お
よびソース接点は、通例、ｎドーピングされたアモルフ
ァスシリコンから成っている。その際ｎドーピングされ
た半導体層はアモルファス半導体層に直接被着すること
ができかつ引き続いてその上に位置している接点金属層
によってエッチングプロセスにおいて構造化することが
できる。しかしこの場合、ｎ＋ドーピングされたシリコ
ン層をアモルファスシリコン半導体層に対して選択的に
エッチングしなければならないという問題がある。つま
りこのために、２つの材料の強い化学的および物理的な
親和性に基づいて、半導体層にも不都合なエッチングが
生じないようにすることは殆ど不可能である。それ故
に、半導体層とドレイン接点およびソース接点に対する
層との間に、エッチングストッパ層を被着することがし
ばしばある。この場合、エッチング層に対して、アイソ
レータ、有利には窒化シリコン（ＳｉＮｘ）が使用され
る。ＳｉＮｘ層はＰＥＣＶＤプロセス（ＰＥＣＶＤ＝pl
asma enhanced chemical vapor deposition）にお
いて析出されかつ引き続いてホトリソグラフィーステッ
プにおいて、半導体チャネルの領域のみがエッチングス
トッパ層によってカバーされ、ドレイン接点およびソー
ス接点の領域における半導体層は露出しているように構
造化される。引き続いてｎドーピングされたシリコンが
析出されかつそれから半導体チャネルの領域においてエ
ッチングストッパ層に対して選択的にエッチングするこ
とができる。このエッチングストッパ層の挿入によって
ドレイン接点およびソース接点の構造化の際に、敏感な
半導体層のエッチングが回避されるが、エッチングスト
ッパ層の被着は付加的なＰＥＣＶＤステップ、リソグラ
フィーステップおよびエッチングステップによる製造技
術コストを高めることになる。更に、ドレイン接点およ
びソース接点の領域において、アモルファスシリコン半
導体層とｎドーピングされたシリコンとの間に比較的高
い接触熱抵抗が生じる。というのは、両方の層を唯一の
真空化ステップにおいて析出することができないからで
ある。
るために、半導体チャネルとしてアモルファスシリコン
を有する薄膜トランジスタがしばしば使用される。その
理由は、この種のトランジスタは十分に高い移動性およ
び１ｐＡより僅かな阻止電流によって特徴付けられてい
るからである。この種のトランジスタのドレイン接点お
よびソース接点は、通例、ｎドーピングされたアモルフ
ァスシリコンから成っている。その際ｎドーピングされ
た半導体層はアモルファス半導体層に直接被着すること
ができかつ引き続いてその上に位置している接点金属層
によってエッチングプロセスにおいて構造化することが
できる。しかしこの場合、ｎ＋ドーピングされたシリコ
ン層をアモルファスシリコン半導体層に対して選択的に
エッチングしなければならないという問題がある。つま
りこのために、２つの材料の強い化学的および物理的な
親和性に基づいて、半導体層にも不都合なエッチングが
生じないようにすることは殆ど不可能である。それ故
に、半導体層とドレイン接点およびソース接点に対する
層との間に、エッチングストッパ層を被着することがし
ばしばある。この場合、エッチング層に対して、アイソ
レータ、有利には窒化シリコン（ＳｉＮｘ）が使用され
る。ＳｉＮｘ層はＰＥＣＶＤプロセス（ＰＥＣＶＤ＝pl
asma enhanced chemical vapor deposition）にお
いて析出されかつ引き続いてホトリソグラフィーステッ
プにおいて、半導体チャネルの領域のみがエッチングス
トッパ層によってカバーされ、ドレイン接点およびソー
ス接点の領域における半導体層は露出しているように構
造化される。引き続いてｎドーピングされたシリコンが
析出されかつそれから半導体チャネルの領域においてエ
ッチングストッパ層に対して選択的にエッチングするこ
とができる。このエッチングストッパ層の挿入によって
ドレイン接点およびソース接点の構造化の際に、敏感な
半導体層のエッチングが回避されるが、エッチングスト
ッパ層の被着は付加的なＰＥＣＶＤステップ、リソグラ
フィーステップおよびエッチングステップによる製造技
術コストを高めることになる。更に、ドレイン接点およ
びソース接点の領域において、アモルファスシリコン半
導体層とｎドーピングされたシリコンとの間に比較的高
い接触熱抵抗が生じる。というのは、両方の層を唯一の
真空化ステップにおいて析出することができないからで
ある。
【０００３】
【発明が解決しようとする課題】本発明の課題は、上述
したように問題が多い、エッチングストッパ層の構造化
をしないですむようにすることである。
したように問題が多い、エッチングストッパ層の構造化
をしないですむようにすることである。
【０００４】
【課題を解決するための手段】この課題は、本発明によ
れば、半導体層とドレイン接点およびソース接点に対す
るｎドーピングされたアモルファスシリコン層との間
に、半導体材料から成るエッチングストッパ層が被着さ
れているようにしたことによって解決される。本発明の
方法は、エッチングストッパ層を構造化する必要がない
という利点を有している。窒化シリコンに対して、本発
明のエッチングストッパ層は絶縁性ではなく、半導体で
ある。それ故に、エッチングストッパ層は全面的に被着
することができ、半導体チャネルの領域において腐食除
去する必要はない。これにより、エッチングストッパ層
に対する全体の構造化ステップが省略される。これによ
り製造方法は、エッチングストッパ層を用いた従来の方
法に比して著しく簡素化され、にも拘わらずアモルファ
スシリコン半導体層に対する、ｎドーピングされたシリ
コン層の選択的なエッチングが可能になる。
れば、半導体層とドレイン接点およびソース接点に対す
るｎドーピングされたアモルファスシリコン層との間
に、半導体材料から成るエッチングストッパ層が被着さ
れているようにしたことによって解決される。本発明の
方法は、エッチングストッパ層を構造化する必要がない
という利点を有している。窒化シリコンに対して、本発
明のエッチングストッパ層は絶縁性ではなく、半導体で
ある。それ故に、エッチングストッパ層は全面的に被着
することができ、半導体チャネルの領域において腐食除
去する必要はない。これにより、エッチングストッパ層
に対する全体の構造化ステップが省略される。これによ
り製造方法は、エッチングストッパ層を用いた従来の方
法に比して著しく簡素化され、にも拘わらずアモルファ
スシリコン半導体層に対する、ｎドーピングされたシリ
コン層の選択的なエッチングが可能になる。
【０００５】
【発明の実施の形態】その他の請求項には、請求項１に
記載の本発明の方法の有利な実施例が記載されている。
即ち、エッチングストッパ層として、有利にはドーピン
グされていない、マイクロ結晶アモルファスシリコン
（μ−ｃ−Ｓｉ：Ｈ）を被着することができる。半導体
層としてｉ−ａ−Ｓｉ：Ｈ層を被着することができかつ
ドレイン接点およびソース接点に対してｎ＋−ａ−Ｓ
ｉ：Ｈ層を被着することができる。マイクロ結晶アモル
ファスシリコンはｎ＋−ａ−Ｓｉ：Ｈより高い濃度を有
しており、これにより、エッチングストッパ層に対して
選択的にｎ＋−ａ−Ｓｉ：Ｈ層がエッチングされる。ｉ
−ａ−Ｓｉ：Ｈ層、μ−ｃ−Ｓｉ：Ｈ層およびｎ＋−ａ
−Ｓｉ：Ｈ層は同じ真空内で析出することができるの
で、エッチングストッパ層の被着に対しても、別個のＰ
ＥＣＤＶステップは必要でない。
記載の本発明の方法の有利な実施例が記載されている。
即ち、エッチングストッパ層として、有利にはドーピン
グされていない、マイクロ結晶アモルファスシリコン
（μ−ｃ−Ｓｉ：Ｈ）を被着することができる。半導体
層としてｉ−ａ−Ｓｉ：Ｈ層を被着することができかつ
ドレイン接点およびソース接点に対してｎ＋−ａ−Ｓ
ｉ：Ｈ層を被着することができる。マイクロ結晶アモル
ファスシリコンはｎ＋−ａ−Ｓｉ：Ｈより高い濃度を有
しており、これにより、エッチングストッパ層に対して
選択的にｎ＋−ａ−Ｓｉ：Ｈ層がエッチングされる。ｉ
−ａ−Ｓｉ：Ｈ層、μ−ｃ−Ｓｉ：Ｈ層およびｎ＋−ａ
−Ｓｉ：Ｈ層は同じ真空内で析出することができるの
で、エッチングストッパ層の被着に対しても、別個のＰ
ＥＣＤＶステップは必要でない。
【０００６】本発明の薄膜トランジスタは、アモルファ
スシリコンから成る半導体層と、その上に配置されてい
る別の半導体層と、ｎドーピングされたアモルファスシ
リコンから成るドレイン接点およびソース接点とを有し
ている。その他の請求項によれば、半導体層は有利に
は、ｉ−ａ−Ｓｉ：Ｈから形成することができかつ別の
半導体層は、μ−ｃ−Ｓｉ：Ｈから形成することができ
る。更に、薄膜トランジスタはＳｉＮｘから成るゲート
誘電体層並びにモリブデンから成る接点金属化部を有し
ていることができる。
スシリコンから成る半導体層と、その上に配置されてい
る別の半導体層と、ｎドーピングされたアモルファスシ
リコンから成るドレイン接点およびソース接点とを有し
ている。その他の請求項によれば、半導体層は有利に
は、ｉ−ａ−Ｓｉ：Ｈから形成することができかつ別の
半導体層は、μ−ｃ−Ｓｉ：Ｈから形成することができ
る。更に、薄膜トランジスタはＳｉＮｘから成るゲート
誘電体層並びにモリブデンから成る接点金属化部を有し
ていることができる。
【０００７】
【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。
て詳細に説明する。
【０００８】図１によれば、薄膜トランジスタの製造の
ために、サブストレート１０上に順次、ゲート誘電体
層、例えば窒化シリコンとしての層１、それからドーピ
ングされていないアモルファスシリコンから成る半導体
層２、次いで、ドレイン接点Ｄおよびソース接点Ｓに対
するｎドーピングされたシリコンを被着する前に、エッ
チングストッパ層が被着される。このエッチングストッ
パ層は第２の半導体材料、有利にはドーピングされてい
ないマイクロ結晶アモルファスシリコンから成る。引き
続いて、例えばモリブデンから成る接点金属化部５が被
着される。それからホトリソグラフィー方法および引き
続くエッチングにおいてドレイン接点およびソース接点
の構造化が続き、これにより図２に示されている、薄膜
トランジスタの最終的な構成が生じる。層４および５
は、ドレイン接点領域Ｄおよびソース接点領域Ｓを除い
て腐食除去され、一方その下に位置するエッチングスト
ッパ層は全面的に維持されている。このエッチングスト
ッパ層３は、エッチングプロセスの期間に影響を受け易
い半導体層２が一緒に腐食されないように考慮する。
ために、サブストレート１０上に順次、ゲート誘電体
層、例えば窒化シリコンとしての層１、それからドーピ
ングされていないアモルファスシリコンから成る半導体
層２、次いで、ドレイン接点Ｄおよびソース接点Ｓに対
するｎドーピングされたシリコンを被着する前に、エッ
チングストッパ層が被着される。このエッチングストッ
パ層は第２の半導体材料、有利にはドーピングされてい
ないマイクロ結晶アモルファスシリコンから成る。引き
続いて、例えばモリブデンから成る接点金属化部５が被
着される。それからホトリソグラフィー方法および引き
続くエッチングにおいてドレイン接点およびソース接点
の構造化が続き、これにより図２に示されている、薄膜
トランジスタの最終的な構成が生じる。層４および５
は、ドレイン接点領域Ｄおよびソース接点領域Ｓを除い
て腐食除去され、一方その下に位置するエッチングスト
ッパ層は全面的に維持されている。このエッチングスト
ッパ層３は、エッチングプロセスの期間に影響を受け易
い半導体層２が一緒に腐食されないように考慮する。
【図１】ドレイン接点およびソース接点の構造化の前の
薄膜トランジスタの横断面略図である。
薄膜トランジスタの横断面略図である。
【図２】第１図の薄膜トランジスタの、ドレイン接点お
よびソース接点の構造化の後の横断面略図である。
よびソース接点の構造化の後の横断面略図である。
１０ サブストレート、 １ ゲート誘電体層、 ２
アモルファスシリコンから成る半導体層、 ３ 半導体
材料から成るエッチングストッパ層、 ４ ｎドーピン
グされたアモルファスシリコンから成る別の半導体層、
５ 接点金属化部、 Ｄ ドレイン接点、 Ｓ ソー
ス接点
アモルファスシリコンから成る半導体層、 ３ 半導体
材料から成るエッチングストッパ層、 ４ ｎドーピン
グされたアモルファスシリコンから成る別の半導体層、
５ 接点金属化部、 Ｄ ドレイン接点、 Ｓ ソー
ス接点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ザーシャ ヘンケ ドイツ連邦共和国 シュツツトガルト フ ォーゲルザングシュトラーセ 33
Claims (8)
- 【請求項１】 アモルファスシリコンから成る半導体層
と、ｎドーピングされたアモルファスシリコンから成る
ドレイン接点およびソース接点とを備えた薄膜トランジ
スタの製造方法において、前記半導体層（２）とドレイ
ン接点およびソース接点（Ｄ，Ｓ）に対するｎドーピン
グされたアモルファスシリコン層（４）との間に、半導
体材料から成るエッチングストッパ層（３）が被着され
ていることを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 前記エッチングストッパ層（３）とし
て、ドーピングされていない、マイクロ結晶アモルファ
スシリコン（μ−ｃ−Ｓｉ：Ｈ）が被着されている請求
項１記載の薄膜トランジスタの製造方法。 - 【請求項３】 前記半導体層（２）としてｉ−ａ−Ｓ
ｉ：Ｈ層が被着されかつ前記ドレイン接点およびソース
接点（Ｄ，Ｓ）としてｎ＋−ａ−Ｓｉ：Ｈ層が被着され
る請求項１または２記載の薄膜トランジスタの製造方
法。 - 【請求項４】 前記ｉ−ａ−Ｓｉ：Ｈ層，μ−ｃ−Ｓ
ｉ：Ｈ層およびｎ＋−ａ−Ｓｉ：Ｈ層は同じ真空中にて
析出される請求項２または３記載の薄膜トランジスタの
製造方法。 - 【請求項５】 アモルファスシリコンから成る半導体層
（２）と、その上に配置された別の半導体層（３）と、
ｎドーピングされたアモルファスシリコンから成るドレ
イン接点およびソース接点（Ｄ，Ｓ）とを備えているこ
とを特徴とする薄膜トランジスタ。 - 【請求項６】 前記半導体層（２）はｉ−ａ−Ｓｉ：Ｈ
から成りかつ別の半導体層はμ−ｃ−Ｓｉ：Ｈから成る
請求項５記載の薄膜トランジスタ。 - 【請求項７】 ＳｉＮｘから成るゲート誘電体層（１）
を有している請求項５または６記載の薄膜トランジス
タ。 - 【請求項８】 モリブデンから成る接点金属化部（５）
を有している請求項５から７までのいずれか１項記載の
薄膜トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19723330A DE19723330B4 (de) | 1997-06-04 | 1997-06-04 | Verfahren zur Herstellung von Dünnschichttransistoren und Dünnschichttransistor |
| DE19723330.9 | 1997-06-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118396A true JPH118396A (ja) | 1999-01-12 |
Family
ID=7831323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10155886A Abandoned JPH118396A (ja) | 1997-06-04 | 1998-06-04 | 薄膜トランジスタの製造方法および薄膜トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0883169A3 (ja) |
| JP (1) | JPH118396A (ja) |
| DE (1) | DE19723330B4 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103236443A (zh) * | 2013-05-14 | 2013-08-07 | 广州新视界光电科技有限公司 | 一种金属氧化物薄膜晶体管及其制备方法 |
| KR101475362B1 (ko) * | 2006-10-02 | 2014-12-22 | 소니 주식회사 | 박막 트랜지스터 및 그 제조 방법, 및 표시 장치 |
| JP2015005757A (ja) * | 2009-02-13 | 2015-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101271923B (zh) * | 2007-03-23 | 2010-12-08 | 中华映管股份有限公司 | 薄膜晶体管 |
| CN103545221B (zh) * | 2013-11-14 | 2018-10-09 | 广州新视界光电科技有限公司 | 金属氧化物薄膜晶体管及其制备方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229633A (ja) * | 1988-07-19 | 1990-01-31 | Fujitsu Ltd | 薄膜トランジスタ |
| DE4432066C1 (de) * | 1994-09-09 | 1996-03-14 | Lueder Ernst | Verfahren zur Herstellung von Dünnschichttransistoren |
-
1997
- 1997-06-04 DE DE19723330A patent/DE19723330B4/de not_active Expired - Fee Related
-
1998
- 1998-05-07 EP EP98108322A patent/EP0883169A3/de not_active Withdrawn
- 1998-06-04 JP JP10155886A patent/JPH118396A/ja not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101475362B1 (ko) * | 2006-10-02 | 2014-12-22 | 소니 주식회사 | 박막 트랜지스터 및 그 제조 방법, 및 표시 장치 |
| JP2015005757A (ja) * | 2009-02-13 | 2015-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN103236443A (zh) * | 2013-05-14 | 2013-08-07 | 广州新视界光电科技有限公司 | 一种金属氧化物薄膜晶体管及其制备方法 |
| CN103236443B (zh) * | 2013-05-14 | 2014-05-14 | 广州新视界光电科技有限公司 | 一种金属氧化物薄膜晶体管及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19723330A1 (de) | 1998-12-10 |
| DE19723330B4 (de) | 2004-07-29 |
| EP0883169A3 (de) | 1999-06-16 |
| EP0883169A2 (de) | 1998-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4746628A (en) | Method for making a thin film transistor | |
| US6107640A (en) | Semiconductor device for a thin film transistor | |
| JP3352191B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH06310492A (ja) | チタン系薄膜のエッチング液及び半導体装置の製造方法 | |
| KR100272272B1 (ko) | 박막 트랜지스터 및 그의 제조방법 | |
| JPH05304171A (ja) | 薄膜トランジスタ | |
| JP2722890B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| US6316295B1 (en) | Thin film transistor and its fabrication | |
| US6358798B1 (en) | Method for forming gate electrode by damascene process | |
| JPH04275436A (ja) | Ｓｏｉｍｏｓトランジスタ | |
| US20020182799A1 (en) | Method for manufacturing transistor | |
| JPH11340474A (ja) | 薄膜トランジスタの製造方法 | |
| JPH11274505A (ja) | 薄膜トランジスタ構造およびその製造方法 | |
| JPH06209010A (ja) | 薄膜トランジスタの製造方法 | |
| US20020168803A1 (en) | Method for re-forming semiconductor layer in TFT-LCD | |
| JP3216173B2 (ja) | 薄膜トランジスタ回路の製造方法 | |
| JPH1065171A (ja) | モストランジスタの製造方法 | |
| KR100370451B1 (ko) | 단순공정에의한비정질실리콘박막트랜지스터와액정표시소자(lcd)제조방법 | |
| KR100304911B1 (ko) | 박막트랜지스터제조방법 | |
| JP3087363B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0621465A (ja) | 半導体装置とその作製方法 | |
| JP3644977B2 (ja) | 多結晶シリコン薄膜トランジスタの製造方法 | |
| JPH02206131A (ja) | 薄膜トランジスタの製造方法 | |
| KR19980058438A (ko) | 반도체 소자의 실리사이드 형성 방법 | |
| JPH04302435A (ja) | 薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050603 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050714 |