JPH02206131A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、例えば液晶テレビの液晶表示装置等にスイッ
チング素子として使用される薄膜トランジスタの製造方
法に関する。

〔従来の技術］ 近年、液晶テレビ等に使用される液晶表示装置としては
、高コントラスト及び高時分割駆動が要求されるために
、アクティブマトリクス型を用いることが提案されてい
る。このアクティブマトリクス型の液晶表示装置は、画
素となる透明電極及びこの透明電極に接続されたスイッ
チング素子をマトリクス状に複数配列した基板と、この
基板に配列された複数の透明電極に対向する他方の透明
電極を設けた対向基板と、これらの基板間に封入された
液晶とを備えている。そして、上記のスイッチング素子
として、薄膜トランジスタを用いることが提案されてい
る。

そして、上述したような薄膜Ｉ・ランジスタは、第２図
に示すようにして製造されている。

すなわち、第２図（ａ）に示すように、まず、絶縁性基
板１の上面に、ゲート電極となるＣｒ（クロム）等の金
属層を堆積させた後、これをバターニングすることによ
りゲート電極２を形成する。次に、その上をＳｉＮ等か
らなるゲーＩ・絶縁層３て覆い、その全面にａ−３ｉ（
アモルファスシリコン）からなるａ−３ｉ半導体層４と
ブロッキング層５を順次堆積させる。その後、ブロッキ
ング層５をパターニングして、ａ−３ｉ半導体層４のチ
ャネル領域上にのみ残す。続いてａ−３ｉ半導体層４を
パターニングして、ゲート電極２の上方及びその近傍に
のみデバイスエリアとして残す。

次に、第２図（ハ）に示すように、上記ブロッキング層
５及びａ−３ｉ半導体層４上を含む全面に、オーミック
コンタクト用のｎ“−ａ−３ｉ層６を薄く堆積させる。

この際、ブロッキング層５の厚さに比べ、ｎ”−ａ−３
ｉ層６の厚さが非常に薄いので、ブロッキング層５の側
壁にはｎ”−ａＳｉ層が堆積しない。

続いて、第２図（Ｃ）に示すように、ｎ”　−ａ−５ｉ
層６上を覆って、ソース及びドレイン電極となるＣｒ等
の金属層７を厚く堆積させる。この際には、金属層７の
厚さがｎ”　−ａ−５ｉ層６の厚さよりも相当に厚いの
で、ブロッキング層５の側壁にも金属層７が堆積する。

最後に、第２図（ｄ）に示すように、上記ｎ”−ａＳｉ
層６及び金属層７を一括してバターニングすることによ
り、ソース電極７ａ及びドレイン電極７ｂを形成する。

このバターニングの際、ａＳｉ半導体層４上にブロンキ
ング層５があることにより、ｎ”−ａ−３ｉ層６にエツ
チングを施す場合にも、ａ−３ｔ半導体層４との選択比
を考慮する必要がない。すなわち、ブロッキング層５は
、ｎ”−ａ−３ｉ層６に対するエツチングがａ−３ｌ半
導体Ｎ４へ及ぶのを阻止する働きをする。

〔従来技術の問題点〕

上記従来の製造方法で得られた薄膜トランジスタでは、
第２図（ｄ）に明らかなように、そのチャネル長し、は
ブロッキング層５の加工寸法で決定される。このことか
ら、チャネル長Ｌ１は、ソース、ドレイン間の加工寸法
Ｒ３よりも、その加工時のアライメントずれの値を考慮
した分だけ長くしなければならず、必然的にＲ＋＜Ｌ＋
　となってしまう。よって、たとえＲ１をフォトレジス
１〜の最小解像寸法にしたとしても、チャネル長Ｌ１ば
それよりも大きな値にならざるを得ず、これに伴って素
子サイズも大きくなってしまう。従って、このような素
子を集積化した場合には、その集積度を高めることが困
難となり、また、前述したようなアクティブマトリクス
型の液晶表示装置に適用した場合には、その開口率を上
げることが困難になるという問題点があった。

〔発明の目的〕

本発明は、上記従来の問題点に鑑みてなされたものであ
り、その目的は、チャネル長をフォトレジストの最小解
像寸法までも短くすることのできる薄膜トランジスタの
製造方法を提供することにある。

２〔発明の要点〕 本発明は、ソース及びドレイン電極を形成するために、
まずオーミックコンタクト用のｎ′″−ａＳｉ等の低抵
抗半導体層をブロッキング層をマスクとしてセルフアラ
イメントにより堆積させた後、その上を覆ってＣｒ等の
金属層を堆積させ、その際にそれらの界面に導電性の金
属半導体化合物（例えばＣｒシリサイド）が形成される
ことに注目し、この金属半導体化合物をその上の金属層
と共に実質上のソース及びドレイン電極として使用する
ことにより、上記金属層のアライメント精度に係わらず
、ブロッキング層の加工寸法（すなわちチャネル長）と
ソース、ドレイン間の加工寸法とが等しくなるようにし
たことを特徴とする。

［実　　施　　例〕 以下、本発明の実施例について、図面を参照しながら説
明する。

第１図は、本発明の薄膜トランジスタの製造方法の一実
施例を示す製造工程図である。

まず、第１図（ａ）に示すように、例えばガラスや石英
等の絶縁性基板１の上面に、ゲート電極となるＣｒ等の
金属層をスパッタリングや真空蒸着等により厚さ１００
０人程度変色積させた後、これをフォトリソグラフィ法
を用いてパターニングすることによりゲート電極２を形
成する。次に、ゲート電極２上を含む全面に、プラズマ
ＣＶＤ法等により、５ｉＮ（窒化シリコン）等からなる
ケート絶縁層３、ａ−３ｉからなるａ−３ｉ半導体層４
、及びＳｉＮ等からなるブロッキングＮ５を、それぞれ
厚さ３０００人、１０００人、３０００人程度変色次堆
積させる。その後、ブロッキング層５をフジ１〜リソグ
ラフイ法を用いてパターニングして、ａ−３ｉ半導体層
４のチャネル領域上にのみ残す。ここで得られるブロン
キング層５の長さは、フォトレジストの最小解像寸法ま
で短くしてもよい。続いて、同様にフォトリソグラフィ
法を用いてａ−３ｉ半導体層４をパターニングして、ゲ
ート電極２の上方及びその近傍にのみデバイスエリアと
して残す。

次に、第１図（＋））に示すように、上記ブロッキング
層５及びａ−３ｉ半導体層４上を含む全面に、オーミッ
クコンタクト用のｎ“−ａ−３ｉ層６をプラズマＣＶＤ
法等により厚さ２５０人程変色薄く堆積させる。この際
、ブロッキング層５の厚さに比べ、ｎ”−ａ−３ｉ層６
の厚さが非常に薄いので、ブロッキング層５の側壁には
ｎ”−ａ−３ｉ層が堆積しない。すなわち、ｎ”−ａ−
３ｉ層６は、ブロッキング層５をマスクとして、セルフ
アライメントにより形成される。

続いて、第１図（Ｃ）に示すように、ｎ＋−ａ−８ｉ層
６上を覆って、ソース及びドレイン電極となるＣｒ等の
金属層７をスパッタリングや真空蒸着等により厚さ１０
００人程度変色積させる。この場合には、金属層７の厚
さがｎ”−ａ−３ｉ層６の厚さよりも相当に厚いので、
ブロッキング層５の側壁にも金属層７が堆積する。また
、この際、ｎ＋ａ−３ｉ層６と金属層７との界面には、
相互拡散により、導電性を有する金属シリサイド層（例
えば金属層７がＣｒであれば、Ｃｒシリザイド層）８が
１００人程変色しくはそれ以下の厚さで形成される。

最後に、第１図（ｄ）に示すように、フォトリソグラフ
ィ法を使用して金属層７のみをパターニングして、金属
層７をブロッキング層５上及びその近傍から除去するこ
とにより、ソース及びドレイン電極７ａ、７ｂを形成す
る。この際のパターニングには、金属層７と金属シリサ
イド層８との間で十分な選択比を取ることのできるエツ
チングを利用する。例えば、金属層７がＣｒで金属シリ
サイド層８がＣｒシリサイドからなる場合は、硝酸第２
セリウムアンモニウム、過塩素酸、水等からなるエツチ
ング溶液を用いたウェットエツチングを利用する。

以上の工程で得られた薄膜１〜ランジスタでは、第１図
（ｄ）から明らかなように、ａ−３ｉ半導体層４上の金
属シリサイド層８とブロッキング層５上の金属シリサイ
ド層８′とは互いに分断されており、電気的に接続され
ていない。よって、金属シリライド層８自身も、実質上
のソース及びドレイン電極として作用する。このことか
ら、金属層７（７ａ、７ｂ）がブロッキング層５から離
れて形成されたとしても、その下の金属シリサイド層８
がブロッキング層５の両サイドに接触したままなので、
実質上のソース、ドレイン間の加工寸法Ｒ２はブロッキ
ング層５の加工寸法（すなわちチャネル長Ｌ２）によっ
て決定され、Ｒｚ”＝Ｌｚとなる。

従って、ブロッキング層５をパターニングする際、従来
のようにソース及びドレイン電極のパターニング時のア
ライメント精度を考慮する必要がなくなるので、チャネ
ル長Ｌ２をフォトレジストの最小解像寸法まで短くする
ことができる。これに伴って素子サイズが小さくなるの
で、このような素子を集積化した場合には、その集積度
を著しく高めることができ、また、アクティブマトリク
ス型の液晶表示装置に適用した場合には、その開口率を
一段と向上させることができる。

また、ブロッキング層５上に金属層７（７ａ、７ｂ）が
形成されていないので、ゲート電極とソ−ス及びドレイ
ン電極との重なり部分が少なくなり、よって、その間の
寄生容量を低減することもできる。

なお、上記実施例では半導体層としてａ−３ｉを用いた
が、半導体薄膜としての特性が良好なものであれば、そ
の他の半導体材料を用いてもよいことは勿論である。

また、ソース及びドレイン電極形成用の金属層としては
、電極としての特性が良好であって、しかも、その下の
オーミックコンタクト用低抵抗半導体層との界面で、上
述したＣｒシリサイドのような導電性を持つ金属半導体
酸化物の形成されるものであれば、各種の金属（例えば
Ｔｉ（チタン）やＴａ（タンタル）等）を使用できる。

更に、ブロッキング層としても、上述したようなＳｉＮ
膜に限らず、半導体層の表面を保護する作用を有する絶
縁膜であれば、各種のものを使用できる。

〔発明の効果〕

以上説明したように、本発明によれば、オーミックコン
タクト用の低抵抗半導体層をブロッキング層をマスクと
してセルフアライメントにより形成し、これとその上の
金属層との界面に形成される金属半導体化合物層をソー
ス及びドレイン電極の一部として使用するようにしたの
で、チャネル長をフォｉ−レジストの最小解像寸法まで
短くすることができる。そして、これに伴い素子サイズ
を小さくすることができるので、この素子を集積化した
場合はその集積度を高めることができ、またアクティブ
マトリクス型の液晶表示装置に適用した場合はその開口
率を高めることができる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の薄膜トランジスタの製
造方法の一実施例を示す製造工程図、 第２図（ａ）〜（ｄ）は従来の薄膜トランジスタの製造
方法の一例を示す製造工程図である。 １・・・絶縁性基板、 ２・・・ゲート電極、 ３・・・ゲート絶縁層、 ４・・・ａ−３ｉ半導体層、 ブロッキング層、 ｎ”−ａ−３ｉ層、 金属層、 ・ソース電極、 ・ドレイン電極、 金属シリサイド層。

Claims (1)

1. 【特許請求の範囲】 絶縁性基板上にゲート電極を形成し、パターニングする
   工程と、 このゲート電極を含む前記基板上にゲート絶縁層を形成
   する工程と、 このゲート絶縁層上の前記ゲート電極に対向する位置に
   半導体層及びブロッキング層を順次形成し、パターニン
   グする工程と、 前記ブロッキング層をマスクとして、このブロッキング
   層の上面と前記半導体層及び前記ゲート絶縁層の上面に
   オーミックコンタクト用の低抵抗半導体層をセルフアラ
   イメントにより形成する工程と、 この低抵抗半導体層の上を覆ってソース及びドレイン電
   極用の金属層を堆積させる工程と、この金属層と前記低
   抵抗半導体層との界面に形成される導電性の金属半導体
   化合物層を残す様、少なくとも前記ブロッキング層の上
   面の金属層を除去し、該金属層及び前記金属半導体化合
   物層をソース及びドレイン電極とする工程とを備えたこ
   とを特徴とする薄膜トランジスタの製造方法。