JP2012253334A - 記憶素子、信号処理回路および記憶素子の駆動方法 - Google Patents

Abstract

【課題】消費電力を抑えることができる記憶装置、当該記憶装置を用いた信号処理回路を提供する。
【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積および放出を制御するスイッチング素子とを設ける。例えば、容量素子の一方の電極を位相反転素子の入力あるいは出力に接続し、他方の電極をスイッチング素子に接続する。上記記憶素子を、信号処理回路が有する、レジスタやキャッシュメモリなどの記憶装置に用いる。
【選択図】図１

Description

本発明は、半導体装置を用いた記憶素子および信号処理回路に関する。

従来、アモルファスシリコンやポリシリコン、微結晶シリコン等を用いたトランジスタは液晶ディスプレイ等の表示装置に使用されてきたが、これを半導体集積回路に利用する技術が提案されている（例えば、特許文献１参照）。

また、近年、ポリシリコンや微結晶シリコンによって得られるものと同程度の高い移動度と、アモルファスシリコンによって得られるものと同程度の均一な素子特性とを兼ね備えた新たな半導体材料として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。

金属酸化物は様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表示装置などで透明電極材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知られている（特許文献２乃至特許文献４参照）。

米国特許第７７７２０５３号明細書 米国特許出願公開第２００７／００７２４３９号明細書 米国特許出願公開第２０１１／０１９３０７８号明細書 米国特許出願公開第２０１１／０１７６３５７号明細書

ところで、中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの信号処理回路は、その用途によって多種多様な構成を有しているが、一般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモリなど、各種の半導体記憶装置（以下、単に記憶装置とする）が設けられている。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持する役割を担っている。また、キャッシュメモリは、演算装置とメインメモリの間に介在し、メインメモリへのアクセスを減らして演算処理を高速化させることを目的として、ＣＰＵに設けられている。

レジスタやキャッシュメモリなどの記憶装置は、メインメモリよりも高速でデータの書き込みをおこなう必要がある。よって、通常は、レジスタとしてフリップフロップが、キャッシュメモリとしてＳＲＡＭなどが用いられる。

図２（Ａ）に、レジスタを構成する記憶素子の一つを例示する。図２（Ａ）に示す記憶素子２００は、インバータ２０１、インバータ２０２、スイッチング素子２０３、スイッチング素子２０４を有する。そして、インバータ２０１の入力端子への信号ＩＮの入力は、スイッチング素子２０３により制御されている。インバータ２０１の出力端子の電位は、信号ＯＵＴとして、後段の回路に与えられる。また、インバータ２０１の出力端子はインバータ２０２の入力端子に接続されており、インバータ２０２の出力端子は、スイッチング素子２０４を介してインバータ２０１の入力端子に接続されている。

スイッチング素子２０３を介して入力された信号ＩＮの電位は、スイッチング素子２０３がオフ、スイッチング素子２０４がオンになることで、記憶素子２００内で保持される。

図２（Ａ）に示した記憶素子２００の、より具体的な回路構成を、図２（Ｂ）に示す。図２（Ｂ）に示す記憶素子２００は、インバータ２０１、インバータ２０２、スイッチング素子２０３、スイッチング素子２０４を有しており、これら回路素子の接続構成は図２（Ａ）と同じである。

インバータ２０１は、ゲート電極が互いに接続されたＰチャネル型トランジスタ２０７と、Ｎチャネル型トランジスタ２０８とを有している。そして、活性状態でハイレベルの電源電位が与えられているノード（ＶＤＤ）と、ローレベルの電源電位が与えられているノード（ＶＳＳ）間において、Ｐチャネル型トランジスタ２０７と、Ｎチャネル型トランジスタ２０８とは、直列に接続されている。また、同様に、インバータ２０２は、ゲート電極が互いに接続されたＰチャネル型トランジスタ２０９と、Ｎチャネル型トランジスタ２１０とを有している。そして、ＶＤＤとＶＳＳ間において、Ｐチャネル型トランジスタ２０９と、Ｎチャネル型トランジスタ２１０とは、直列に接続されている。

図２（Ｂ）に示すインバータ２０１は、Ｐチャネル型トランジスタ２０７のゲート電極と、Ｎチャネル型トランジスタ２０８のゲート電極に与えられる電位の高さに従って、一方がオフ、他方がオンとなるように動作する。よって、ＶＤＤとＶＳＳ間の電流は、理想的には０になるはずである。しかし、実際には、オフのはずのトランジスタに僅かなオフ電流が流れているため、完全に０にはならない。インバータ２０２についても同様の現象が生じるため、記憶素子２００には、データを保持しているだけの状態でも、消費電力が発生する。

例えば、トランジスタのサイズにもよるが、バルクのシリコンを用いて作製されたインバータの場合、室温下、ＶＤＤとＶＳＳ間の電圧が約１Ｖの状態にて、０．１ｐＡ程度のオフ電流が生じる。図２（Ａ）、図２（Ｂ）に示す記憶素子には、インバータ２０１とインバータ２０２の、２つのインバータが設けられているので、０．２ｐＡ程度のオフ電流が生じる。そして、記憶素子数が約１０^７個程度であるレジスタの場合、オフ電流はレジスタ全体で２μＡとなる。

さらに、微細化の進展と共に、ゲート絶縁物も薄膜化しているため、ゲート電流も無視できない大きさとなっている。これらも加わって、レジスタの消費電力は回路線幅の縮小化に反して増大している。

加えて、近年では、電源電圧の低下による速度の低下を補うために、トランジスタのしきい値を低下させることがおこなわれているが、その結果、オフ電流は１つのインバータあたりさらに３桁程度増加することもある。

これらの結果、レジスタの消費電力は回路線幅の縮小化に反して増大している。そして、電力の消費による発熱がＩＣチップの温度の上昇を招き、さらに消費電力が増加するという悪循環に陥りつつある。

また、ＳＲＡＭも上記レジスタと同様に、インバータを用いた構成を有しており、トランジスタのオフ電流により電力が消費される。よって、ＳＲＡＭを用いたキャッシュメモリも上記の記憶素子（レジスタ）の場合と同様に、データの書き込みがおこなわれていない状態でも、消費電力が嵩んでしまう。

そこで、消費電力を抑えるため、データの入出力がおこなわれない期間において、記憶装置への電源電位の供給を一時的に停止するという一つの方法が提案されている。レジスタ、キャッシュメモリには、電源電位の供給が途絶えるとデータを消失してしまう揮発性の記憶装置が用いられているため、その方法では、上記記憶装置の周辺に不揮発性の記憶装置を配置し、上記データをその不揮発性の記憶装置へ一時的に移している。しかし、これらの不揮発性の記憶装置は、主に磁気素子や強誘電体が用いられているため、作製工程が複雑である。

また、ＣＰＵにおいて長時間の電源停止をおこなう際には、電源停止の前に、記憶装置内のデータをハードディスク、フラッシュメモリ等の外部記憶装置に移すことで、データの消失を防ぐこともできる。しかし、それらの外部記憶装置からデータをレジスタ、キャッシュメモリ、メインメモリに戻すのには時間を要する。よって、ハードディスク、フラッシュメモリ等の外部記憶装置によるデータのバックアップは、消費電力の低減を目的とした短時間（例えば、１００μ秒乃至１分）の電源停止には適さない。

上述の課題に鑑み、本発明は、複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路、当該信号処理回路の駆動方法の提供を目的の一つとする。特に、短時間の電源停止により消費電力を抑えることができる信号処理回路、当該信号処理回路の駆動方法の提供を目的の一つとする。

インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する論理素子（以下、位相反転素子と呼ぶ）を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積および放出を制御する容量用スイッチング素子とを設ける。容量素子の一方の電極は位相反転素子の入力あるいは出力に接続し、他方の電極は容量用スイッチング素子のソースあるいはドレインのいずれかに接続する。

そして、上記容量用スイッチング素子には、アモルファスシリコン、ポリシリコン、微結晶シリコン、あるいは酸化物半導体等の化合物半導体（好ましくはワイドバンドギャップ化合物半導体）をチャネル形成領域に含んでもよい。

上記容量用スイッチング素子はオフ抵抗が高いことが好ましいので、チャネル長が最小加工線幅の１０倍以上、好ましくは２０倍以上、より好ましくは５０倍以上、あるいは１μｍ以上であるトランジスタを用いてもよい。このとき、トランジスタのチャネル長はチャネル幅の１０倍以上、好ましくは２０倍以上、より好ましくは５０倍以上でもよい。

そして、上記記憶素子を、信号処理回路が有する、レジスタ、キャッシュメモリ、メインメモリなどの記憶装置に用いる。酸化物半導体を用いたトランジスタでは、このような長チャネルのトランジスタを用いることで、短チャネル効果による、特にオフ特性の劣化を抑制することもできる。

なお、本明細書ではワイドバンドギャップ化合物半導体とは、２電子ボルト以上のバンドギャップを有する化合物半導体のことである。酸化物半導体以外のワイドバンドギャップ化合物半導体としては、硫化亜鉛等の硫化物や、窒化ガリウム等の窒化物が挙げられる。いずれにしても高純度化することで、ドナーやアクセプタの濃度を極めて低くすることが好ましい。

容量用スイッチング素子は、位相反転素子の上方に重ねて形成されることが好ましく、容量用スイッチング素子に用いられる酸化物半導体層は、曲がりくねった形状あるいは少なくとも１つの凹部を有する形状とすることで、（１つまたは複数の）位相反転素子上の領域の限られた面積に形成することで、上記のチャネル長を実現できる。

なお、１つの容量用スイッチング素子は、複数の位相反転素子の上に重なるように形成されてもよく、１つの位相反転素子の上に、複数の容量用スイッチング素子が重なるように形成されてもよい。例えば、複数の位相反転素子子の上に複数の直線状かつチャネル長がチャネル幅の１０倍以上であるスイッチング素子を設けてもよい。

具体的には上記のレジスタあるいはＳＲＡＭ等の回路は２つの位相反転素子（インバータ等）が組み合わされた回路（フリップフロップ回路等）を有するが、その回路の占有する面積は５０Ｆ^２（Ｆは最小加工線幅）以上であり、通常は１００Ｆ^２乃至１５０Ｆ^２である。例えば、２つのインバータが組み合わされた回路の占有する面積が５０Ｆ^２とし、その半分の面積（２５Ｆ^２）に酸化物半導体を用いた容量用スイッチング素子を設ける場合、チャネル幅をＦとすると、チャネル長は２５Ｆとできる。Ｆを４０ｎｍとすると、チャネル長は１μｍとなる。

また、容量素子も位相反転素子の上方に重ねて形成されることが好ましく、容量用スイッチング素子と同じ層に形成されてもよいし、異なる層に形成してもよい。同じ層に形成すると容量用スイッチング素子のための領域と容量素子のための領域を設ける必要があるが、作製工程を簡略化できる。一方、異なる層に設けると、作製工程は余分に必要であるが、集積度を上げることや、容量素子のために使用される面積を大きくでき、容量素子の誘電体を容量用スイッチング素子のゲート絶縁物と異なるものとすること等により、より容量を高めることも可能である。

スイッチン素子のオン抵抗と容量素子の容量は、必要とするスイッチング動作の速さに応じて決定すればよい。電源の停止と回復という目的であればスイッチングに要する時間は、１００μ秒もあれば十分である。用途によっては、１００ミリ秒以上でもよい。また、スイッチン素子のオフ抵抗と容量素子の容量は、必要とするスイッチング動作の間隔に応じて決定すればよい。なお、スイッチング素子のゲート容量は、容量素子の容量よりも大きくても良い。

さらに、信号処理回路は、上記記憶装置に加え、記憶装置とデータのやり取りをおこなう演算回路などの各種論理回路を有する。そして、記憶装置へ電源電圧の供給を停止すると共に、当該記憶装置とデータのやり取りをおこなう演算回路への、電源電圧の供給を停止するようにしてもよい。

具体的に、記憶素子は、２つの位相反転素子と、容量素子と、当該容量素子における電荷の蓄積および放出を制御する容量用スイッチング素子とを少なくとも有する。記憶素子に入力されたデータを含む信号は、第１の位相反転素子の入力端子に与えられる。第１の位相反転素子の出力端子は、第２の位相反転素子の入力端子に接続されている。第２の位相反転素子の出力端子は、第１の位相反転素子の入力端子に接続されている。第１の位相反転素子の出力端子または第２の位相反転素子の入力端子の電位が、信号として後段の記憶素子、或いは他の回路に出力される。

上記位相反転素子は、ゲート電極が互いに接続された少なくとも１つのＰチャネル型トランジスタと、少なくとも１つのＮチャネル型トランジスタとが、ＶＤＤとＶＳＳの間において、直列に接続された構成を有する。

そして、容量素子の一方の電極は、記憶素子に入力された信号のデータを必要に応じて記憶できるように、上記信号の電位が与えられるノードに接続され、他方の電極は上記容量用スイッチング素子に接続している。

ＶＤＤとＶＳＳ間に電源電圧が与えられている状態において、第１の位相反転素子の入力端子にデータを含む信号が入力されると、第１の位相反転素子および第２の位相反転素子によって、そのデータが保持される。電源電圧の印加を停止する前に、上記容量用スイッチング素子をオンにして、信号のデータを容量素子に記憶させる。上記構成により、位相反転素子への電源電圧の印加を停止しても、記憶素子にデータを保持させることが可能である。

そして、上記容量用スイッチング素子に用いられるトランジスタのチャネル形成領域は、アモルファスシリコン、ポリシリコン、微結晶シリコン、あるいは化合物半導体、例えば、高純度化された酸化物半導体を含んでおり、かつ、チャネル長が十分に長いため、オフ電流が著しく低いという特性を有している。

なお、位相反転素子に用いられるトランジスタには、非晶質、微結晶、多結晶、または単結晶の、シリコン、ガリウム砒素、ガリウム燐、またはゲルマニウムなどの半導体を用いることができる。また、上記トランジスタには、薄膜の半導体を用いて作製されてもよいし、バルクの半導体ウェハを用いて作製されてもよい。

なお、酸化物半導体は、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、上記酸化物半導体は、シリコンや硫黄、窒素等を含んでいてもよい。

或いは、酸化物半導体は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記できるものを用いることもできる。ここで、Ｍは、Ｓｎ、Ｇａ、Ａｌ、ＨｆおよびＣｏから選ばれた一又は複数の金属元素を示す。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２
を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

酸化物半導体は比較的高い移動度（１ｃｍ^２／Ｖｓ以上、好ましくは１０ｃｍ^２／Ｖｓ以上）の半導体特性を示す金属酸化物である。そして、電子供与体（ドナー）となる水分または水素などの不純物および酸素欠損が低減されて高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、Ｉ型（真性半導体、本明細書では、キャリア濃度が１×１０^１２／ｃｍ^３以下の半導体をＩ型という）又はＩ型に限りなく近い（実質的にＩ型）半導体である。

水素濃度に関して、具体的には、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した酸化物半導体に含まれる水素濃度の値が、５×１０^１９／ｃｍ^３以下、好ましくは５×１０^１８／ｃｍ^３以下、より好ましくは５×１０^１７／ｃｍ^３以下、さらに好ましくは１×１０^１６／ｃｍ^３以下となるように、酸化物半導体に含まれる水分または水素などの不純物を除去する。また、酸素欠損の量も可能な限り低減する。このように真性半導体とする上で好ましくないものを除去することを高純度化という。

上記構成により、ホール効果測定により測定できる酸化物半導体膜のキャリア密度を、１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、さらに好ましくは測定限界以下の１×１０^１１／ｃｍ^３未満とすることができる。即ち、酸化物半導体膜のキャリア密度を、限りなくゼロに近づけることができる。

また、用いる酸化物半導体のバンドギャップは２電子ボルト以上４電子ボルト以下、好ましくは２．５電子ボルト以上４電子ボルト以下、より好ましくは３電子ボルト以上４電子ボルト以下とする。このようにバンドギャップが広く、水分または水素などの不純物および酸素欠損が十分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。

ここで、酸化物半導体膜中および導電膜中の、水素濃度の分析について触れておく。酸化物半導体膜中および導電膜中の水素濃度測定は、ＳＩＭＳでおこなう。ＳＩＭＳは、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。

そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。

また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。さらに、当該膜の存在する領域において、極大値を示す山型のピーク、極小値を示す谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。

なお、スパッタ等で成膜された酸化物半導体膜中には、不純物である水分または水素が多量に含まれていることが判明している。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。

そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減するために、酸化物半導体膜に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）雰囲気下で加熱処理をおこなう。

上記加熱処理は、３００℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下の温度範囲でおこなうのが望ましい。なお、この加熱処理は、用いる基板の耐熱温度を超えないものとする。水分または水素の加熱処理による脱離の効果については、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｍｅｔｒｙ；昇温脱離ガス分析法）により確認済みである。

加熱処理は、炉での熱処理またはラピッドサーマルアニール法（ＲＴＡ法）を用いる。ＲＴＡ法は、ランプ光源を用いる方法と、加熱されたガス中に基板を移動させて短時間の熱処理をおこなう方法がある。ＲＴＡ法を用いると熱処理に要する時間を０．１時間よりも短くすることもできる。

具体的に、上述した加熱処理等により高純度化された酸化物半導体膜を活性層として用いたトランジスタは、非常に低いオフ電流（非常に高いオフ抵抗）を示す。具体的には、例えば、チャネル幅（Ｗ）が１×１０^６μｍ（チャネル長（Ｌ）は１μｍ）の素子であっても、ドレイン電圧（ソース電極とドレイン電極間の電圧）が１Ｖのときのオフ電流（ゲート電極とソース電極間の電圧を０Ｖ以下としたときのドレイン電流）を、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下とすることができる。

この場合、オフ電流密度（チャネル幅１μｍあたりのオフ電流）は、１００ｚＡ／μｍ以下である。上述のような長チャネルかつ狭チャネルのトランジスタであれば、オフ電流は１ｚＡ以下となる。従って、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。

上記構成を有するトランジスタを、容量素子に蓄積された電荷の放出を制御するための容量用スイッチング素子として用いることで、容量素子からの電荷のリークを防ぐことができるため、電源電圧の印加がない場合でも、データを消失させずに保持することが可能となる。そして、容量素子においてデータを保持している期間は、位相反転素子への電源電圧の供給をおこなわなくてもよいので、位相反転素子に用いられているトランジスタのオフ電流に起因する無駄な消費電力を削減することができ、記憶装置、延いては記憶装置を用いた信号処理回路全体の、消費電力を低く抑えることが可能となる。

なお、容量用スイッチング素子のオフ電流は、容量素子の容量と、データを保持する時間とによって決定される。例えば、高純度化された酸化物半導体を用いたトランジスタを容量用スイッチング素子とする場合には、上述のようにドレイン電圧１Ｖでオフ電流は１ｚＡ以下とできる。例えば、容量素子の容量を１ｆＦとすれば、データは１日以上保持できる。

一方、データの保持時間としてそれほど長時間が必要とされない場合もある。例えば、データを１秒だけ保持すればよいという場合であれば、容量素子の容量を１ｆＦとすれば、オフ電流は０．１ｆＡ以下であればよい。

例えば、アモルファスシリコン、ポリシリコン、微結晶シリコン等では、高純度化された酸化物半導体のように１ｚＡ以下の低いオフ電流は実現できないが、長チャネルかつ狭チャネルとすることや、特許文献１に記載されているように、半導体層を薄くすることによりオフ電流を０．１ｆＡ以下とできる。

なお、オフ電流は、半導体の移動度に比例するので、移動度が低いほどオフ電流が低くなる。したがって、ポリシリコンよりもアモルファスシリコンのほうがオフ電流は低くなる。一方、移動度が低い半導体を用いたトランジスタはスイッチング特性が劣るが、このことは本発明の一態様ではほとんど問題とならない。このことについては後述する。

上記構成を有する記憶素子を、信号処理回路が有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源停止による記憶装置内のデータの消失を防ぐことができる。よって、信号処理回路全体、もしくは信号処理回路を構成する一または複数の論理回路において、短い時間でも電源停止をおこなうことができるため、消費電力を抑えることができる信号処理回路、消費電力を抑えることができる当該信号処理回路の駆動方法を提供することができる。

なお、電源の停止と回復という操作は、論理回路のクロックに比較すると極めて遅い動きでもよい。すなわち、スイッチングに要する時間時間は１００μ秒あれば十分であり、場合によっては、１ｍ秒あるいはそれ以上でもよい。なぜなら、各記憶素子のフリップフロップ回路に保持されていたデータを容量素子に移す過程あるいはその逆の過程は全ての記憶素子で同時におこなうことができるからである。そのような低速動作であれば、長チャネルかつ狭チャネルなトランジスタでも十分である。また、半導体の移動度も１ｃｍ^２／Ｖｓ以上であればよい。

一般に、トランジスタのオン電流Ｉ_ｏｎとオフ電流Ｉ_ｏｆｆ、スイッチングに要する時間τ_ｏｎとデータを保持する時間τ_ｏｆｆとの間には、τ_ｏｆｆ／τ_ｏｎ〜（トランジスタのオン電流）／（トランジスタのオフ電流）／１００、という関係がある。したがって、オン電流Ｉ_ｏｎがオフ電流Ｉ_ｏｆｆの１０^８倍であれば、τ_ｏｆｆはτ_ｏｎの１０^６程度である。

例えば、容量用スイッチング素子が容量素子に電荷を取り込むのに要する時間として１μ秒必要であれば、その容量素子と容量用スイッチング素子は１秒間データを保持できる。もし、データを保持する期間が１秒を超える場合には、保持したデータを位相反転素子に戻して、増幅し、その後、再び、容量素子に取り込む操作（リフレッシュ）を１秒ごとに繰り返せばよい。

また、容量素子に関しても、容量が大きい方が、データをフリップフロップ回路に戻す際のエラーが発生しにくい。一方で、容量が大きいと、容量素子と容量用スイッチング素子とで構成される回路の応答速度が低下する。しかしながら、上述のように、電源の停止と回復という操作は、論理回路のクロック等に比較すると極めて遅い動きでもよいので、容量が１ｐＦ以下であれば何ら妨げとなるものではない。

なお、ＤＲＡＭに見られるように、一般に容量素子の容量を大きくする場合には、容量素子を形成することが困難となる。しかしながら、本発明の一態様では、面積が５０Ｆ^２以上の位相反転素子の上に容量素子を形成すればよいので、面積が８Ｆ^２以下の領域に容量素子を形成するＤＲＡＭに比べると十分に容易であり、特殊な作製方法が要求されないプレーナ型の容量素子でもよい。

さらに、容量用スイッチング素子として用いるトランジスタを長チャネルかつ狭チャネルとすることでトランジスタのオフ電流を小さくでき、また、配線の寄生容量の影響も小さいので、容量素子の容量はＤＲＡＭで使用されるもの（約３０ｆＦ）より十分に小さくてもよい。

なお、位相反転素子から容量素子に電荷を移す際に、電荷の移動が急激に起こると、位相反転素子の安定性が損なわれ、位相反転素子に保持されていたデータが破壊されてしまうことがある。この際には、容量素子には誤ったデータが保持されることとなる。

このような問題点を避けるためには、容量用スイッチング素子のオン電流をある程度低くするとよい。上記のように長チャネルかつ狭チャネルなトランジスタ、あるいは、移動度が１０ｃｍ^２／Ｖｓ以下のトランジスタはこの目的に適している。

本発明の一態様によって、データを容量素子に退避させて保持でき、記憶素子の電源を停止できるので、記憶素子内の位相反転素子に用いるトランジスタのしきい値を低くしてもよい。すなわち、高速かつ省電力な記憶素子となる。

なお、上記構成においては、位相反転素子に容量素子の一方の電極が接続し、他方の電極に容量用スイッチング素子が接続するという構成を有する。この構成では、容量用スイッチング素子をオンとしたときのゲート電位が、位相反転素子には及ばないという特徴がある。そのため、容量用スイッチング素子が長チャネルで、そのため、そのゲート容量が容量素子よりも大きくても、位相反転素子のノードには、容量用スイッチング素子のゲートの電位の変動が及ばない。例えば、容量用スイッチング素子のゲート容量を容量素子の容量の５倍以上とすることもできる。

記憶素子の回路図。 従来の記憶素子の回路図。 記憶素子の回路図。 記憶素子の動作の例。 記憶素子の動作の例。 記憶素子の動作の例。 記憶素子の構造を説明する上面図。 記憶素子の構造を説明する断面図。 記憶素子を用いた信号処理回路およびＣＰＵのブロック図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗などの回路素子を介して間接的に接続している状態も、その範疇に含む。

また、回路図上は独立している構成要素どうしが接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っているだけの場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

また、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性および各電極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、Ｎチャネル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えられる電極がドレイン電極と呼ばれる。また、Ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ばれる。

本明細書では、便宜上、ソース電極とドレイン電極とが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソース電極とドレイン電極の呼び方が入れ替わる。

なお、本明細書において、トランジスタが直列に接続されている状態とは、第１のトランジスタのソース電極とドレイン電極のいずれか一方のみが、第２のトランジスタのソース電極とドレイン電極のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタのソース電極とドレイン電極のいずれか一方が、第２のトランジスタのソース電極とドレイン電極のいずれか一方に接続され、第１のトランジスタのソース電極とドレイン電極の他方が第２のトランジスタのソース電極とドレイン電極の他方に接続されている状態を意味する。

なお、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などの集積回路が、本発明の信号処理回路の範疇に含まれるがこれらに限定されない。

（実施の形態１）
本発明の一態様に係る記憶装置は、１ビットのデータを記憶することができる記憶素子を、１つまたは複数有する。図１（Ａ）に、本発明の記憶装置が有する記憶素子の回路図の一例を示す。図１（Ａ）に示す記憶素子１００は、入力された信号の位相を反転させて出力する第１の位相反転素子１０１および第２の位相反転素子１０２と、スイッチング素子１０３と、スイッチング素子１０４と、容量素子１０５と、容量用スイッチング素子１０６とを、少なくとも有する。

記憶素子１００に入力されたデータを含む信号ＩＮは、スイッチング素子１０３を介して第１の位相反転素子１０１の入力端子に与えられる。第１の位相反転素子１０１の出力端子は、第２の位相反転素子１０２の入力端子に接続されている。第２の位相反転素子１０２の出力端子は、スイッチング素子１０４を介して、第１の位相反転素子１０１の入力端子に接続されている。

第１の位相反転素子１０１の出力端子または第２の位相反転素子１０２の入力端子の電位が、信号ＯＵＴとして後段の記憶素子、或いは他の回路に出力される。ここで、第１の位相反転素子１０１の入力端子のノードを第１のノードＮ１、第１の位相反転素子１０１の出力端子のノードを第２のノードＮ２とする。

なお、図１（Ａ）では、第１の位相反転素子１０１および第２の位相反転素子１０２としてインバータを用いる例を示しているが、第１の位相反転素子１０１または第２の位相反転素子１０２として、インバータの他に、クロックドインバータを用いることもできる。

容量素子１０５は、記憶素子１００に入力された信号ＩＮのデータを必要に応じて記憶できるように、記憶素子１００の入力端子、すなわち信号ＩＮの電位が与えられる第１のノードＮ１に接続されている。具体的に、容量素子１０５は、一対の電極間に誘電体を有するコンデンサであり、その一方の電極は第１のノードＮ１に接続され、他方の電極は容量用スイッチング素子１０６の一方の電極に接続される。容量素子１０５と容量用スイッチング素子１０６の接続するノードを第３のノードＮ３とする。

容量用スイッチング素子１０６の他方の電極は、電位ＶＣＣが与えられているノードに接続されている。

また、容量用スイッチング素子１０６には、高純度化された酸化物半導体をチャネル形成領域に有するトランジスタを用いている。

なお、記憶素子１００は、必要に応じて、ダイオード、抵抗素子、インダクタ、キャパシタなどその他の回路素子を、さらに有していてもよい。

次いで、図１（Ａ）で示した記憶素子の、より具体的な回路図の一例を、図１（Ｂ）に示す。図１（Ｂ）に示す記憶素子１００は、第１の位相反転素子１０１と、第２の位相反転素子１０２と、スイッチング素子１０３と、スイッチング素子１０４と、容量素子１０５と、容量用スイッチング素子１０６とを有しており、これら回路素子の接続構成は図１（Ａ）と同じである。

そして、図１（Ｂ）において第１の位相反転素子１０１は、ゲート電極が互いに接続されたＰチャネル型トランジスタ１０７と、Ｎチャネル型トランジスタ１０８とがＶＤＤとＶＳＳ間において、直列に接続された構成を有する。具体的には、Ｐチャネル型トランジスタ１０７のソース電極がＶＳＳに接続され、Ｎチャネル型トランジスタ１０８のソース電極がＶＤＤに接続される。また、Ｐチャネル型トランジスタ１０７のドレイン電極と、Ｎチャネル型トランジスタ１０８のドレイン電極とが接続されており、上記２つのドレイン電極の電位は、第１の位相反転素子１０１の出力端子の電位とみなすことができる。また、Ｐチャネル型トランジスタ１０７のゲート電極、およびＮチャネル型トランジスタ１０８のゲート電極の電位は、第１の位相反転素子１０１の入力端子の電位とみなすことができる。

また、図１（Ｂ）において第２の位相反転素子１０２は、ゲート電極が互いに接続されたＰチャネル型トランジスタ１０９と、Ｎチャネル型トランジスタ１１０とがＶＤＤとＶＳＳの間において、直列に接続された構成を有する。具体的には、Ｐチャネル型トランジスタ１０９のソース電極がＶＤＤに接続され、Ｎチャネル型トランジスタ１１０のソース電極がＶＳＳに接続される。また、Ｐチャネル型トランジスタ１０９のドレイン電極と、Ｎチャネル型トランジスタ１１０のドレイン電極とが接続されており、上記２つのドレイン電極の電位は、第２の位相反転素子１０２の出力端子の電位とみなすことができる。また、Ｐチャネル型トランジスタ１０９のゲート電極、およびＮチャネル型トランジスタ１１０のゲート電極の電位は、第２の位相反転素子１０２の入力端子の電位とみなすことができる。

また、図１（Ｂ）では、スイッチング素子１０３として１つのトランジスタを用いている場合を例示しており、該トランジスタは、そのゲート電極に与えられる信号Ｓｉｇ１によりスイッチングが制御される。また、スイッチング素子１０４として１つのトランジスタを用いている場合を例示しており、該トランジスタは、そのゲート電極に与えられる信号Ｓｉｇ２によりスイッチングが制御される。

なお、図１（Ｂ）では、スイッチング素子１０３と、スイッチング素子１０４が、それぞれトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子１０３またはスイッチング素子１０４が、トランジスタを複数有していてもよい。

スイッチング素子１０３またはスイッチング素子１０４が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。

また、複数のトランジスタを並列に接続する場合、それらの極性を異なるものとしても良く、例えば、Ｎチャネル型トランジスタとＰチャネル型トランジスタを並列に接続した、いわゆるトランスファーゲート構造としてもよい。

また、図１（Ｂ）では、容量用スイッチング素子１０６として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号Ｓｉｇ３によりスイッチングが制御される。容量用スイッチング素子１０６に用いるトランジスタは、高純度化された酸化物半導体をチャネル形成領域に有し、また、そのチャネル長は、最小加工線幅の１０倍以上、好ましくは２０倍以上、より好ましくは５０倍以上、あるいは１μｍ以上であるため、そのオフ電流は、上述したとおり著しく低い。

図１（Ｂ）では、容量用スイッチング素子１０６がトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、容量用スイッチング素子１０６が、トランジスタを複数有していてもよい。容量用スイッチング素子１０６が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。

また、本実施の形態では、少なくとも、容量用スイッチング素子１０６においてスイッチング素子として用いられるトランジスタが、高純度化された酸化物半導体をチャネル形成領域に有していればよい。

第１の位相反転素子１０１、第２の位相反転素子１０２、スイッチング素子１０３、またはスイッチング素子１０４に用いられるトランジスタは、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、砒化ガリウム、リン化ガリウム、リン化インジウム、またはゲルマニウムなどの半導体を用いることができる。また、これらのトランジスタは、薄膜の半導体膜を用いて作製されてもよいし、バルク（半導体ウェハ）を用いて作製されてもよい。

図７を用いて本実施の形態の記憶素子の回路配置例を説明する。図７（Ａ）には通常のレジスタの１つの記憶素子３００のレイアウトを示す。記憶素子３００は図１の記憶素子１００に相当する。記憶素子３００の主要部分であるインバータ等は公知の半導体技術を用いて形成すればよい。すなわち、半導体ウェハ上に素子分離のための絶縁物（素子分離領域）、ｎ型領域およびｐ型領域を形成し、その上にゲート層である第１層配線と、さらにその上に第２層配線を形成する。

第１層配線の一部は、信号Ｓｉｇ１を供給するためのＳｉｇ１配線３０２であり、また、一部は信号Ｓｉｇ２を供給するためのＳｉｇ２配線３０３である。さらに、第２層配線の一部はノードＶＤＤに接続するＶＤＤ配線３０１であり、また、一部は信号ＩＮを入力するためのＩＮ配線３０４である。図７（Ａ）には上方に接続するためのコンタクトホールの位置も示す。なお、単結晶半導体ウェハを用いた回路では、ノードＶＳＳは半導体ウェハに接続するとよい。

また、その上層には、図７（Ｂ）に示すように、第３層配線が設けられ、その一部はコンタクトホールを介して第２層配線の一部と接続し、信号ＯＵＴを出力するためのＯＵＴ配線３０５となる。また、第３層配線の一部はスイッチング素子である酸化物半導体を用いたトランジスタのゲート配線３０６および第１容量電極３０７となる。

ゲート配線３０６は、その後形成する酸化物半導体領域３０８の８０％以上、好ましくは８５％以上、より好ましくは９０％以上と重なるように形成するとよい。ゲート配線３０６の一部は、図１の容量用スイッチング素子１０６のゲート電極となる。なお、ゲート配線３０６には信号Ｓｉｇ３が供給される。

第１容量電極３０７は、コンタクトホールを介して第２層配線の一部（インバータのいずれかの入力あるいは出力）と接続する。また、第１容量電極３０７はその後、図１の容量素子１０５に相当する素子の電極の一部となる。

第３層配線の上には、酸化物半導体層（ＯＳ層）を形成する。図７（Ｃ）に示すように酸化物半導体層の一部は、少なくとも１つの凹部を有し、例えば、Ｕ字型の形状の酸化物半導体領域３０８とする。その他にも、Ｊ字型、Ｌ字型、Ｖ字型、あるいはＣ字型の形状の酸化物半導体領域３０８としてもよい。また、２つ以上の凹部を有する形状（例えば、Ｍ字型、Ｎ字型、Ｓ字型、Ｗ字型、Ｚ字型その他）、あるいはその他の折り曲がった形状であってもよい。

より一般的に定義すると、１つの記憶素子の典型的な長さを記憶素子の占有面積の平方根と定義するとき、酸化物半導体領域３０８の一端から他端までの長さが上記典型的な長さ以上、好ましくは典型的な長さの２倍以上、より好ましくは５倍以上であるとよい。あるいは、酸化物半導体領域３０８の外周の長さが典型的な長さの２倍以上、好ましくは４倍以上、より好ましくは１０倍以上であるとよい。あるいは、酸化物半導体領域３０８の面積をその周囲の長さで除した数値が典型的な長さの０．１倍以下であるとよい。

このような形状とすることで、酸化物半導体領域３０８の一端から他端までの長さを記憶素子３００の長辺よりも長くできる。例えば、最小加工線幅をＦとするとき、一端から他端までの長さを１０Ｆ以上、好ましくは２０Ｆ以上、より好ましくは５０Ｆ以上とし、このような形状の酸化物半導体領域３０８を用いて形成されるトランジスタ（図１の容量用スイッチング素子１０６に相当する）のチャネル長は１０Ｆ以上、好ましくは２０Ｆ以上、より好ましくは５０Ｆ以上とできる。図７（Ｃ）の場合は、酸化物半導体領域３０８の一端から他端までの長さは約２２Ｆである。

酸化物半導体層の上には、図７（Ｄ）に示すように第４層配線が設けられる。第４層配線の一部は、ソース配線３０９、第２容量電極３１０となる。ソース配線３０９は酸化物半導体領域３０８の一端と接し、酸化物半導体領域で形成されるトランジスタのソース電極となる。

第２容量電極３１０は第１容量電極３０７の一部と重なって図１の容量素子１０５の一部となる。図７（Ｄ）の場合、容量素子の電極面積（２つの電極が重なっている部分の面積）は１８Ｆ^２である。また、第２容量電極３１０は酸化物半導体領域３０８の他端と接し、酸化物半導体領域で形成されるトランジスタのドレイン電極となる。

図８には、図７の一点鎖線Ｘ−Ｙに沿った記憶素子３００の断面構造を模式的に示す。なお、ハッチングが図７と同じ場合には、図８においても同じものを指し示すものとする。

図８（Ａ）は、図７（Ｂ）の段階での断面構造を示す。半導体ウェハ表面に素子分離領域３１１、ｎ型領域、ｐ型領域さらには、第１層配線、第２層配線で回路が形成される。ｎ型領域、ｐ型領域、第１層配線と第２層配線との間には、層間絶縁物３１２が設けられ、それらの間に電気的な接続が必要な場合にはコンタクトプラグ３１３が設けられる。さらに上層には、第３層配線によってゲート配線３０６と第１容量電極３０７が埋め込み絶縁物３１４に埋め込まれた状態で設けられる。

図８（Ｂ）は、図７（Ｄ）の段階での断面構造を示す。図８（Ａ）で説明した構造物の上に、さらにゲート絶縁物３１５と酸化物半導体層（酸化物半導体領域３０８等）および第４層配線（ソース配線３０９や第２容量電極３１０）を形成する。ここで、酸化物半導体層の厚さは１ｎｍ乃至３０ｎｍ、好ましくは１ｎｍ乃至１０ｎｍ、ゲート絶縁物３１５の厚さは２ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至１０ｎｍとするとよい。

また、特許文献３のように、酸化物半導体層に接して適切な１つあるいは複数の仕事関数が大きな材料が接するように構成してもよい。このようにすると、酸化物半導体層を空乏化することができ、オフ抵抗を高める上で効果がある。

本実施の形態においては酸化物半導体層の品質が重視されるので、高純度化された酸化物半導体（膜）を用いるとよい。そのような酸化物半導体（膜）の作製方法の詳細は実施の形態４で説明する。

次いで、図１（Ａ）に示す記憶素子の動作の一例について説明する。なお、以下の説明以外の方法で記憶素子を動作させることもできる。

まず、データの書き込み時において、スイッチング素子１０３はオン、スイッチング素子１０４はオフ、容量用スイッチング素子１０６はオフとする。そして、ＶＤＤとＶＳＳ間に適切な電源電圧を与える。

記憶素子１００に与えられる信号ＩＮの電位は、スイッチング素子１０３を介して第１の位相反転素子１０１の入力端子に与えられるので、第１の位相反転素子１０１の出力端子は、信号ＩＮの電位の位相が反転した電位になる。そして、スイッチング素子１０４をオンにし、第１の位相反転素子１０１の入力端子と第２の位相反転素子１０２の出力端子とを接続することで、第１の位相反転素子１０１および第２の位相反転素子１０２にデータが書き込まれる。

次いで、入力されたデータの保持を、第１の位相反転素子１０１および第２の位相反転素子１０２によっておこなう場合、スイッチング素子１０４をオン、容量用スイッチング素子１０６をオフの状態にしたままで、スイッチング素子１０３をオフにする。スイッチング素子１０３をオフにすることで、入力されたデータは、第１の位相反転素子１０１および第２の位相反転素子１０２によって保持される。このとき、ＶＤＤとＶＳＳ間に電源電圧が印加されている状態を維持する。

そして、第１の位相反転素子１０１の出力端子の電位には、第１の位相反転素子１０１および第２の位相反転素子１０２によって保持されているデータが反映されている。よって、上記電位を読み取ることで、データを記憶素子１００から読み出すことができる。

なお、データの保持時における消費電力を削減するために、入力されたデータの保持を、容量素子１０５においておこなう場合、まず、スイッチング素子１０３はオフ、スイッチング素子１０４はオンとしたまま、容量用スイッチング素子１０６はオンとする。そして、第１の位相反転素子１０１および第２の位相反転素子１０２によって保持されているデータの値に見合った量の電荷が容量素子１０５に蓄積されることで、容量素子１０５へのデータの書き込みがおこなわれる。

容量素子１０５にデータが記憶された後、容量用スイッチング素子１０６をオフにすることで、容量素子１０５に記憶されたデータは保持される。容量用スイッチング素子１０６をオフにした後は、ＶＤＤとＶＳＳとを共に等電位とする。なお、容量素子１０５にデータが記憶された後は、スイッチング素子１０４をオフにしてもよい。

以上の操作に伴う電位の変動を、図４を用いて説明する。ここでは、第１の位相反転素子１０１および第２の位相反転素子１０２が活性であるときのノードＶＤＤの電位を＋１Ｖ、ノードＶＳＳの電位を０Ｖとする。最初、図４（Ａ）に示されるように、第１のノードＮ１はデータに応じて、＋１Ｖあるいは０Ｖである。一方、図には示されないが、第２のノードＮ２の電位は第１のノードＮ１とは位相の反転した状態で、０Ｖあるいは＋１Ｖである。また、容量用スイッチング素子１０６はオフであるため、第３のノードＮ３はフローティング状態である。なお、ＶＣＣは＋１Ｖとする。

次に、図４（Ｂ）に示されるように、容量用スイッチング素子１０６をオンとすると、第３のノードＮ３の電位は＋１Ｖとなる。このとき、第１のノードＮ１と第３のノードＮ３との電位差により、容量素子１０５の電極間にはそれに応じた電荷が蓄積される。すなわち、データが容量素子１０５に書き込まれる。

次に、図４（Ｃ）に示されるように、容量用スイッチング素子１０６をオフとすると、第３のノードＮ３の電位は＋１Ｖのままである。

次に、図４（Ｄ）に示されるように、ノードＶＤＤとノードＶＳＳの電位をともに０Ｖとすると、第１のノードＮ１も０Ｖとなる。また、ＶＣＣも０Ｖとする。すると、第３のノードＮ３の電位は、書き込まれたデータに応じて０Ｖあるいは＋１Ｖである。書き込み時の第１のノードＮ１の電位が＋１Ｖであれば、この段階で第３のノードＮ３の電位は０Ｖとなり、書き込み時の第１のノードＮ１の電位が０Ｖであれば、この段階で第３のノードの電位は＋１Ｖのままである。

入力されたデータの保持を容量素子１０５においておこなう場合は、ＶＤＤとＶＳＳ間に電位差を印加する必要がないので、第１の位相反転素子１０１が有するＰチャネル型トランジスタ１０７およびＮチャネル型トランジスタ１０８、或いは、第２の位相反転素子１０２が有するＰチャネル型トランジスタ１０９およびＮチャネル型トランジスタ１１０を介してＶＤＤとＶＳＳの間に流れるオフ電流を限りなく０にすることができる。したがって、データの保持時における記憶素子のオフ電流に起因する消費電力を大幅に削減することができ、記憶装置、延いては記憶装置を用いた信号処理回路全体の、消費電力を低く抑えることが可能となる。

また、容量用スイッチング素子１０６に用いられているトランジスタは、高純度化された酸化物半導体をチャネル形成領域に用いているので、そのオフ電流密度を、１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、より好ましくは１ｚＡ／μｍ以下にすることができる。

長チャネルかつ狭チャネルのトランジスタであれば、オフ電流は１ｚＡ以下となる。その結果、上記トランジスタを用いた容量用スイッチング素子１０６がオフである時、容量素子１０５に蓄積された電荷は殆ど放電しないため、データは保持される。

次に、容量素子１０５に記憶されているデータを読み出す場合について、図５を用いて説明する。まず、スイッチング素子１０３をオフとする。また、第１の位相反転素子１０１および第２の位相反転素子１０２も不活性な状態とする。例えば、ＶＤＤとＶＳＳに共に、＋０．５Ｖの電位を与えておくと良い。

そして、第１のノードＮ１と第２のノードＮ２も電位を＋０．５Ｖにする。このときスイッチング素子１０４はオンでもオフでも良い。第１のノードＮ１の電位が＋０．５Ｖであるので、第３のノードＮ３の電位は書き込まれたデータに応じて＋０．５Ｖあるいは＋１．５Ｖのいずれかとなる。また、ＶＣＣは＋１Ｖとする（図５（Ａ）参照）。

次に、容量用スイッチング素子１０６をオンとすると、第３のノードＮ３の電位は＋１Ｖとなる。このとき、容量素子１０５の一方の電極（容量用スイッチング素子１０６側の電極）の電位が変動することにより、他方の電極の電位も変動する。例えば、当初、第３のノードＮ３の電位が＋０．５Ｖであったのであれば、容量用スイッチング素子１０６をオンとすることにより、第３のノードＮ３の電位は上昇するので、容量素子１０５の他方の電極（すなわち、第１のノードＮ１）の電位は上昇する方向となる。逆に、当初、第３のノードＮ３の電位が＋１．５Ｖであったのであれば、第３のノードＮ３の電位は下降するので、容量素子１０５の他方の電極の電位は下降する方向となる。

電位の上昇や下降の程度は、容量素子１０５の容量と、第１のノードＮ１の寄生容量を含む容量１１１との比率で決定される。ここでは、寄生容量を含む容量１１１が容量素子１０５の容量の４倍とする。すると、第１のノードＮ１の電位は＋０．６Ｖか＋０．４Ｖとなる。すなわち、書き込み時の第１のノードＮ１の電位が＋１Ｖであれば、＋０．６Ｖとなり、書き込み時の第１のノードＮ１の電位が０Ｖであれば、＋０．４Ｖとなる（図５（Ｂ）参照）。

このとき、容量用スイッチング素子１０６をオンとするため、容量用スイッチング素子１０６のゲート容量が回路に追加されるが、容量素子１０５が間に存在するため、その容量がいかに大きくても、直接、第１のノードＮ１の電位が容量用スイッチング素子１０６のゲート電位により変動することはない。

すなわち、容量用スイッチング素子１０６のゲート容量や、ゲートの電位の影響を受けずに第１のノードＮ１の電位が決定される。そのため、容量素子１０５の容量は容量用スイッチング素子１０６のゲート容量よりも小さくても良い。

その後、ＶＤＤに＋１Ｖを与え、ＶＳＳに０Ｖを与えることで、ＶＤＤとＶＳＳ間に電源電圧を印加する。この過程では、スイッチング素子１０４をオンとすることが好ましい。この結果、第１のノードＮ１と第２のノードＮ２の電位差が増幅される。すなわち、図５（Ｂ）で第１のノードＮ１の電位が＋０．６Ｖであれば、この過程で第１のノードＮ１の電位は＋１Ｖとなり、第２のノードＮ２の電位は０Ｖとなる。また、図５（Ｂ）で第１のノードＮ１の電位が＋０．４Ｖであれば、この過程で第１のノードＮ１の電位は０Ｖとなり、第２のノードＮ２の電位は＋１Ｖとなる。すなわち、データを書き込んだときの状態が復元される（図５（Ｃ）参照）。

なお、容量素子１０５の容量が、寄生容量を含む容量１１１の容量と同程度あるいはそれ以上であれば、より簡単にデータを復元できる。例えば、容量素子１０５の容量が、寄生容量を含む容量１１１の容量と同じであれば、図５（Ｂ）の段階で、第１のノードの電位は＋０．７５Ｖあるいは＋０．２５Ｖとなる。そのため、例えば、スイッチング素子１０４をオフとしたまま第１の位相反転素子１０１および第２の位相反転素子１０２のＶＤＤとＶＳＳ間に電源電圧を印加することで、誤動作を起こすことなく、信号を増幅し、データを復元することもできる。

以上では、容量用スイッチング素子１０６として、高純度化された酸化物半導体を用いた薄膜トランジスタを使用する例を示したが、アモルファスシリコン、ポリシリコン、微結晶シリコン等を用いた薄膜トランジスタを用いてもよい。

その場合は、オフ電流が、高純度化された酸化物半導体を用いた薄膜トランジスタより大きくなるので、データを保持する時間は短くなる。しかしながら、定期的にデータを第１の位相反転素子１０１および第２の位相反転素子１０２に出力し、その後、データを容量素子１０５に戻す操作を繰り返すこと（リフレッシュ）により、データを保持し続けることができる。

なお、この場合のリフレッシュは、ＤＲＡＭの場合のリフレッシュとは異なり、リフレッシュが必要とされる全ての記憶素子において同時におこなうことができる。そのため、全体の記憶素子がリフレッシュに要する時間はＤＲＡＭの場合に比較して極めて短い。もちろん、必要とするブロックの記憶素子ごとに順次、リフレッシュしてもよい。

（実施の形態２）
本実施の形態では、本発明の記憶装置が有する記憶素子の、別の一例について説明する。図１に示される記憶素子１００は、容量素子１０５の一方の電極が第１のノードＮ１に接続しているが、その他の部分に接続していても良い。例えば、図３（Ａ）に示す記憶素子１００ａのように、容量素子１０５の一方の電極が第２のノードＮ２に接続していてもよいし、図３（Ｂ）に示す記憶素子１００ｂのように、容量素子１０５の一方の電極がスイッチング素子１０４と第２の位相反転素子１０２の間に接続していても良い。すなわち、第１の位相反転素子１０１と第２の位相反転素子１０２の入力あるいは出力のいずれかと接続していれば良い。

そのような構造におけるデータの書き込みや読み出しも実施の形態１で説明した方法と同様におこなえばよい。いずれの構造においても、容量用スイッチング素子１０６がオンとなることにより、ゲート容量が発生するが、そのことによって、第３のノードＮ３の電位が変動することはない。そのため、データの読み出しに際して、誤動作する確率を低減できる。

（実施の形態３）
本実施の形態では、本発明の記憶装置が有する記憶素子の、別の一例について説明する。図３（Ｃ）に、本実施の形態の記憶素子の回路図を、一例として示す。

図３（Ｃ）に示す記憶素子１００ｃは、入力された信号の位相を反転させて出力する第１の位相反転素子１０１および第２の位相反転素子１０２と、スイッチング素子１０３と、スイッチング素子１０４と、第１の容量素子１０５ａと、第１の容量用スイッチング素子１０６ａと、第２の容量素子１０５ｂと、第２の容量用スイッチング素子１０６ｂとを、少なくとも有する。

記憶素子１００ｃに入力されたデータを含む信号ＩＮは、スイッチング素子１０３を介して第１の位相反転素子１０１の入力端子に与えられる。第１の位相反転素子１０１の出力端子は、第２の位相反転素子１０２の入力端子に接続されている。第２の位相反転素子１０２の出力端子は、スイッチング素子１０４を介して、第１の位相反転素子１０１の入力端子に接続されている。第１の位相反転素子１０１の出力端子または第２の位相反転素子１０２の入力端子の電位は、信号ＯＵＴとして後段の記憶素子、或いは他の回路に出力される。

第１の容量素子１０５ａの一方の電極は、記憶素子１００ｃに入力された信号ＩＮのデータを必要に応じて記憶できるように記憶素子１００ｃの入力端子、すなわち信号ＩＮの電位が与えられる第１のノードＮ１に接続されている。また、第１の容量素子１０５ａの他方の電極は、第１の容量用スイッチング素子１０６ａの一方の電極に接続される。第１の容量用スイッチング素子１０６ａの他方の電極は電位ＶＣＣが与えられているノードに接続されている。

第２の容量素子１０５ｂの一方の電極は、記憶素子１００ｃに入力された信号ＩＮのデータを必要に応じて記憶できるように記憶素子１００ｃの出力端子、すなわち信号ＯＵＴの電位が与えられる第２のノードＮ２に接続されている。また、第２の容量素子１０５ｂの他方の電極は、第２の容量用スイッチング素子１０６ｂの一方の電極にも接続される。第２の容量用スイッチング素子１０６ｂの他方の電極は電位ＶＣＣが与えられているノードに接続されている。第２の容量素子１０５ｂと第２の容量用スイッチング素子１０６ｂの接続するノードを第４のノードＮ４とする。

なお、図３（Ｃ）では、第１の位相反転素子１０１、第２の位相反転素子１０２としてインバータを用いる例を示しているが、第１の位相反転素子１０１または第２の位相反転素子１０２として、インバータの他に、クロックドインバータを用いることもできる。また、第１の容量素子１０５ａと第２の容量素子１０５ｂが、第１の位相反転素子１０１、第２の位相反転素子１０２と接続するノードは上記に限られず、互いに位相が逆である２つのノードであれば良い。

また、第１の容量用スイッチング素子１０６ａおよび第２の容量用スイッチング素子１０６ｂは、高純度化された酸化物半導体をチャネル形成領域に有するトランジスタを用いている。第１の容量用スイッチング素子１０６ａおよび第２の容量用スイッチング素子１０６ｂは、実施の形態１の容量用スイッチング素子１０６と同様に、第１の位相反転素子１０１および第２の位相反転素子１０２およびの上方に酸化物半導体を用いて形成し、最小加工線幅をＦとするとき、そのチャネル長を１０Ｆ以上、好ましくは２０Ｆ以上、より好ましくは５０Ｆ以上、あるいは１μｍとするとよい。

なお、記憶素子１００ｃは、必要に応じて、ダイオード、抵抗素子、インダクタ、キャパシタなどその他の回路素子を、さらに有していてもよい。

次いで、図３（Ｃ）に示す記憶素子の動作の一例について説明する。なお、以下の説明以外の方法で記憶素子を動作させることもできる。以下では、第１の位相反転素子１０１および第２の位相反転素子１０２が活性であるときのノードＶＤＤの電位を＋１Ｖ、ノードＶＳＳの電位を０Ｖとする。

まず、データの書き込み時において、スイッチング素子１０３はオン、スイッチング素子１０４はオフ、第１の容量用スイッチング素子１０６ａはオフ、第２の容量用スイッチング素子１０６ｂはオフとする。そして、ＶＤＤとＶＳＳ間に電源電圧を印加する。記憶素子１００ｃに与えられる信号ＩＮの電位は、スイッチング素子１０３を介して第１の位相反転素子１０１の入力端子に与えられるので、第１の位相反転素子１０１の出力端子は、信号ＩＮの電位の位相が反転した電位になる。そして、スイッチング素子１０４をオンにし、第１の位相反転素子１０１の入力端子と第２の位相反転素子１０２の出力端子とを接続することで、第１の位相反転素子１０１および第２の位相反転素子１０２にデータが書き込まれる。

次いで、入力されたデータの保持を、第１の位相反転素子１０１および第２の位相反転素子１０２によっておこなう場合、スイッチング素子１０４をオン、第１の容量用スイッチング素子１０６ａをオフ、第２の容量用スイッチング素子１０６ｂをオフの状態にしたままで、スイッチング素子１０３をオフにする。スイッチング素子１０３をオフにすることで、入力されたデータは、第１の位相反転素子１０１および第２の位相反転素子１０２によって保持される。このとき、ＶＤＤとＶＳＳ間に電源電圧が印加されている状態を維持する。

そして、第１の位相反転素子１０１の出力端子の電位には、第１の位相反転素子１０１および第２の位相反転素子１０２によって保持されているデータが反映されている。よって、上記電位を読み取ることで、データを記憶素子１００ｃから読み出すことができる。

なお、データの保持時における消費電力を削減するために、入力されたデータの保持を、第１の容量素子１０５ａ、第２の容量素子１０５ｂにおいておこなう場合は、スイッチング素子１０３をオフ、スイッチング素子１０４をオン、第１の容量用スイッチング素子１０６ａをオン、第２の容量用スイッチング素子１０６ｂをオンとする。

そして、第１の容量用スイッチング素子１０６ａ及び第２の容量用スイッチング素子１０６ｂを介して、第１の位相反転素子１０１および第２の位相反転素子１０２に保持されているデータの値に見合った量の電荷が、第１の容量素子１０５ａ、第２の容量素子１０５ｂに蓄積されることで、第１の容量素子１０５ａ、第２の容量素子１０５ｂへのデータの書き込みがおこなわれる。詳細は実施の形態１あるいは図４を参照すればよい。

なお、第１の容量素子１０５ａが有する一対の電極間の電圧と、第２の容量素子１０５ｂが有する一対の電極間の電圧は、その極性が逆になる。

第１の容量素子１０５ａにデータが記憶された後、第１の容量用スイッチング素子１０６ａをオフにすることで、第１の容量素子１０５ａに記憶されたデータは保持される。また、第２の容量素子１０５ｂにデータが記憶された後、第２の容量用スイッチング素子１０６ｂをオフにすることで、第２の容量素子１０５ｂに記憶されたデータは保持される。第１の容量用スイッチング素子１０６ａ、第２の容量用スイッチング素子１０６ｂをオフにした後は、ＶＤＤとＶＳＳに、例えば０Ｖを与えて等電位とする。

このように、入力されたデータの保持を第１の容量素子１０５ａおよび第２の容量素子１０５ｂにおいておこなう場合は、ＶＤＤとＶＳＳ間に電源電圧を印加する必要がないので、第１の位相反転素子１０１或いは第２の位相反転素子１０２のＶＤＤとＶＳＳ間に流れるオフ電流を、限りなく０にすることができる。したがって、保持時における記憶素子のオフ電流に起因する消費電力を大幅に削減することができ、記憶装置、延いては記憶装置を用いた信号処理回路全体の、消費電力を低く抑えることが可能となる。

また、第１の容量用スイッチング素子１０６ａおよび第２の容量用スイッチング素子１０６ｂに用いられているトランジスタは、高純度化された酸化物半導体をチャネル形成領域に用いているので、そのオフ電流密度を、１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、より好ましくは１ｚＡ／μｍ以下にすることができる。

長チャネルかつ狭チャネルのトランジスタであれば、オフ電流は１ｚＡ以下となる。その結果、上記トランジスタを用いた第１の容量用スイッチング素子１０６ａがオフである時、第１の容量素子１０５ａに蓄積された電荷は殆ど放電しないため、データは保持される。また、上記トランジスタを用いた第２の容量用スイッチング素子１０６ｂがオフである時、第２の容量素子１０５ｂに蓄積された電荷は殆ど放電しないため、データは保持される。

次に、第１の容量素子１０５ａおよび第２の容量素子１０５ｂに記憶されているデータを読み出す場合について、図６を用いて説明する。まず、スイッチング素子１０３をオフとする。また、第１の位相反転素子１０１および第２の位相反転素子１０２も不活性な状態とする。例えば、ＶＤＤとＶＳＳに共に０Ｖの電位を与えておくと良い。

そして、第１のノードＮ１と第２のノードＮ２も電位を０Ｖにする。このときスイッチング素子１０４はオンでもオフでも良い。第１のノードＮ１の電位が０Ｖであるので、第３のノードＮ３の電位は書き込まれたデータに応じて０Ｖあるいは＋１Ｖのいずれかとなる。また、第４のノードＮ４の電位は書き込まれたデータに応じて、第３のノードとは逆の位相となり、０Ｖあるいは＋１Ｖのいずれかとなる。ＶＣＣは＋１Ｖとする（図６（Ａ）参照）。

次に、第１の容量用スイッチング素子１０６ａをオンとすると、第３のノードＮ３の電位は＋１Ｖとなる。このとき、第１の容量素子１０５ａの一方の電極の電位が変動することにより、他方の電極の電位も変動する。例えば、当初、第３のノードＮ３の電位が０Ｖであったのであれば、第１の容量用スイッチング素子１０６ａをオンとすることにより、第３のノードＮ３の電位は上昇するので、第１の容量素子１０５ａの他方の電極（すなわち、第１のノードＮ１）の電位は上昇する方向となる。逆に、当初、第３のノードＮ３の電位が＋１Ｖであったのであれば、第３のノードＮ３の電位は変わらず、第１の容量素子１０５ａの他方の電極の電位も変わらない。

第２の容量用スイッチング素子１０６ｂをオンとすることで、第２の容量素子１０５ｂにおいても、上記と全く同じことが起こり、結果として、当初、第４のノードＮ４の電位が＋１Ｖであったならば、第２のノードＮ２の電位は変わらず、第４のノードＮ４の電位が０Ｖであったならば、第２のノードＮ２の電位は上昇する方向となる。

電位の上昇の程度は、実施の形態１で説明したように、第１の容量素子１０５ａの容量と、第１のノードＮ１の寄生容量を含む容量、および第２の容量素子１０５ｂの容量と、第２のノードＮ２の寄生容量を含む容量との比率で決定される。ここでは、第１のノードＮ１の寄生容量を含む容量が第１の容量素子１０５ａの容量の４倍であり、第２のノードＮ２の寄生容量を含む容量が第２の容量素子１０５ｂの容量の４倍であるとする。

すると、第１のノードＮ１の電位は＋０．１Ｖか０Ｖ、第２のノードＮ２の電位は０Ｖか＋０．１Ｖとなる。すなわち、書き込み時の第１のノードＮ１の電位が＋１Ｖ（すなわち、書き込み時の第２のノードＮ２の電位が０Ｖ）であれば、第１のノードＮ１の電位は＋０．１Ｖ、第２のノードＮ２の電位は０Ｖとなり、書き込み時の第１のノードＮ１の電位が０Ｖ（すなわち、書き込み時の第２のノードＮ２の電位が＋１Ｖ）であれば、第１のノードＮ１の電位は０Ｖ、第２のノードＮ２の電位は＋０．１Ｖとなる（図６（Ｂ）参照）。

このとき、第１の容量用スイッチング素子１０６ａや第２の容量用スイッチング素子１０６ｂをオンとするため、第１の容量用スイッチング素子１０６ａや第２の容量用スイッチング素子１０６ｂのゲート容量が回路に追加されるが、第１の容量素子１０５ａや第２の容量素子１０５ｂが間に存在するため、それらの容量がいかに大きくても、直接、第１のノードＮ１や第２のノードＮ２の電位がそれらのゲートの電位によって変動することはない。

すなわち、第１の容量用スイッチング素子１０６ａや第２の容量用スイッチング素子１０６ｂのゲート容量や、それらのゲートの電位の影響を受けずに第１のノードＮ１や第２のノードＮ２の電位が決定される。そのため、第１の容量素子１０５ａや第２の容量素子１０５ｂの容量は第１の容量用スイッチング素子１０６ａや第２の容量用スイッチング素子１０６ｂのゲート容量よりも小さくても良い。

その後、スイッチング素子１０４がオンとなった状態で、ＶＳＳの電位を０Ｖに保ったまま、ＶＤＤの電位を＋１Ｖにまで上昇させる（図６（Ｃ）参照）。この結果、第１のノードＮ１と第２のノードＮ２の電位差が増幅される。すなわち、図６（Ｂ）で第１のノードＮ１の電位が＋０．１Ｖ、第２のノードＮ２の電位が０Ｖであれば、この過程で第１のノードＮ１の電位は＋１Ｖとなり、第２のノードＮ２の電位は０Ｖとなる。また、図６（Ｂ）で第１のノードＮ１の電位が０Ｖ、第２のノードＮ２の電位が＋０．１Ｖであれば、この過程で第１のノードＮ１の電位は０Ｖとなり、第２のノードＮ２の電位は＋１Ｖとなる。すなわち、データを書き込んだときの状態が復元される。

本実施の形態では、実施の形態１で必要とされたような中間電位（＋０．５Ｖ）を用いずともデータを復元できる。本実施の形態で開示された事項は、他の実施の形態で開示された事項と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、酸化物半導体膜の形成方法について、図８（Ｂ）を参照して説明する。最初に、ゲート絶縁物３１５上に、必要な厚さの酸化物半導体膜を形成する。酸化物半導体膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）および酸素混合雰囲気下においてスパッタ法により形成することができる。酸化物半導体膜には、上述したような酸化物半導体を用いることができる。

なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタをおこない、埋め込み絶縁物３１４の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。この工程は、表面の平坦化の効果もある。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気でおこなってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気でおこなってもよい。

本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、およびＺｎ（亜鉛）を含む金属酸化物ターゲットを用いたスパッタ法により得られる膜厚５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物非単結晶膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の原子の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２である金属酸化物ターゲットを用いることができる。本実施の形態では、後に加熱処理をおこない意図的に結晶化させるため、結晶化が生じやすい金属酸化物ターゲットを用いることが好ましい。また、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、形成される酸化物半導体膜中の不純物濃度を低減することができ、電気特性または信頼性の高いトランジスタを得ることができる。

減圧状態の処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素および水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして絶縁表面上に酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としてもよい。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減し、また、結晶性を高めることができる。さらには、スパッタリングによる損傷が軽減される。

処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下とした条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生するパーティクルと呼ばれる塵埃が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは１ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。

なお、酸化物半導体膜に水素、水酸基および水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で基板を予備加熱し、基板に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上６００℃以下、好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。

次いで、加熱処理をおこない、酸化物半導体膜の表面から結晶を成長させることで、少なくとも一部が結晶化された、或いは単結晶となった、酸化物半導体膜を得る。加熱処理の温度は、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下とする。また、加熱時間は１分以上２４時間以下とする。結晶層は、表面から内部に向かって結晶成長し、２ｎｍ以上１０ｎｍ以下の平均厚さを有する板状結晶である。また、表面に形成される結晶層は、その表面にａ−ｂ面を有し、表面に対して垂直方向にｃ軸配向をしている。本実施の形態では、加熱処理によって酸化物半導体膜全体を結晶化させてもよい。

なお、加熱処理においては、窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、酸素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。また、Ｈ_２Ｏが２０ｐｐｍ以下の乾燥空気雰囲気下で加熱処理をおこなってもよい。本実施の形態では、乾燥空気雰囲気下で７００℃、１時間の加熱処理をおこなう。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理をおこなう装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡをおこなってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。

次いで、フォトリソグラフィ法を用いて酸化物半導体膜の形状を実施の形態１で説明した形状に加工することで、酸化物半導体領域３０８を形成する。なお、このためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

本実施の形態で開示された事項は、他の実施の形態で開示された事項と適宜組み合わせて実施することが可能である。

（実施の形態５）
図９（Ａ）に、上記実施の形態で説明した記憶素子を記憶装置として用いた、本発明の一態様に係る信号処理回路の一例を示す。本発明の一態様に係る信号処理回路は、一または複数の演算装置と、一または複数の記憶装置とを少なくとも有する。具体的に、図９（Ａ）に示す信号処理回路４００は、演算回路４０１、演算回路４０２、記憶装置４０３、記憶装置４０４、記憶装置４０５、制御装置４０６、電源制御回路４０７を有する。

演算回路４０１、演算回路４０２は、単純な論理演算をおこなう論理回路をはじめ、加算器、乗算器、さらには各種演算装置などを含む。そして、記憶装置４０３は、演算回路４０１における演算処理の際に、データを一時的に保持するレジスタとして機能する。記憶装置４０４は、演算回路４０２における演算処理の際に、データを一時的に保持するレジスタとして機能する。

また、記憶装置４０５はメインメモリとして用いることができ、制御装置４０６が実行するプログラムをデータとして記憶する、或いは演算回路４０１、演算回路４０２からのデータを記憶することができる。

制御装置４０６は、信号処理回路４００が有する演算回路４０１、演算回路４０２、記憶装置４０３、記憶装置４０４、記憶装置４０５の動作を統括的に制御する回路である。なお、図９（Ａ）では、制御装置４０６が信号処理回路４００の一部である構成を示しているが、制御装置４０６は信号処理回路４００の外部に設けられていてもよい。

上記実施の形態で説明した記憶素子を記憶装置４０３、記憶装置４０４、記憶装置４０５の少なくとも１つに用いることで、記憶装置４０３、記憶装置４０４、記憶装置４０５への電源電圧の供給の一部もしくは全部を停止しても、データを保持することができる。よって、信号処理回路４００全体への電源電圧の供給の一部もしくは全部を停止し、消費電力を抑えることができる。

例えば、記憶装置４０３、記憶装置４０４、または記憶装置４０５のいずれか一つまたは複数への電源電圧の供給を停止し、消費電力を抑えることができる。あるいは、例えば、図１に示される記憶素子１００のノードＶＤＤおよびノードＶＳＳ間の電位を等しくし、Ｓｉｇ３には何らかの人為的な電位（特に接地電位よりも０．５Ｖ乃至１．５Ｖ低い電位）とすることも消費電力を低減する上では有効である。

Ｓｉｇ３を上記の電位とする際には、容量用スイッチング素子１０６のゲート電極と酸化物半導体領域の間を流れると考えられるが、実際にはその値を測定できないほど微小であるため、電力の消費にはつながらない。これに対し、ノードＶＤＤとノードＶＳＳにに相応の電位差があると、インバータの貫通電流が生じ、相当量の電力を消費することとなる。したがって、ノードＶＤＤおよびノードＶＳＳへの電源の供給を停止することによる消費電力削減の効果は絶大である。

なお、記憶装置への電源電圧の供給が停止されるのに合わせて、当該記憶装置とデータのやり取りをおこなう演算回路または制御回路への、電源電圧の供給を停止するようにしてもよい。例えば、演算回路４０１と記憶装置４０３において、動作がおこなわれない場合、演算回路４０１および記憶装置４０３への電源電圧の供給を停止するようにしてもよい。

また、電源制御回路４０７は、信号処理回路４００が有する演算回路４０１、演算回路４０２、記憶装置４０３、記憶装置４０４、記憶装置４０５、制御装置４０６へ供給する電源電圧の大きさを制御する。電源制御回路は、上記のように、必要に応じて、ＶＤＤ、ＶＳＳおよびＳｉｇ３の電位を制御し、最も効果的に電力を削減することができる。

電源電圧の供給を停止する場合、電源制御回路４０７において供給の停止をおこなってもよいし、演算回路４０１、演算回路４０２、記憶装置４０３、記憶装置４０４、記憶装置４０５、制御装置４０６のそれぞれにおいて供給の停止をおこなってもよい。すなわち、電源電圧の供給を停止するためのスイッチング素子は、電源制御回路４０７に設けられていてもよいし、演算回路４０１、演算回路４０２、記憶装置４０３、記憶装置４０４、記憶装置４０５、制御装置４０６のそれぞれに設けられていてもよい。後者の場合、電源制御回路４０７は、必ずしも本発明の信号処理回路に設ける必要はない。

なお、メインメモリである記憶装置４０５と、演算回路４０１、演算回路４０２、制御装置４０６の間に、キャッシュメモリとして機能する記憶装置を設けてもよい。キャッシュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させることができる。キャッシュメモリとして機能する記憶装置にも、上述した記憶素子を用いることで、信号処理回路４００の消費電力を抑えることができる。

（実施の形態６）
本実施の形態では、本発明の一態様に係る信号処理回路の一つである、ＣＰＵの構成について説明する。

図９（Ｂ）に、本実施の形態のＣＰＵの構成を示す。図９（Ｂ）に示すＣＰＵは、基板４１０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）４１１、演算回路コントローラ（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）４１２、命令デコーダー（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）４１３、割り込みコントローラ（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）４１４、タイミングコントローラ（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）４１５、レジスタ（Ｒｅｇｉｓｔｅｒ）４１６、レジスタコントローラ（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）４１７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）４１８、書き換え可能なＲＯＭ４１９、ＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）４２０を主に有している。ＲＯＭ４１９およびＲＯＭインターフェース４２０は、別チップに設けてもよい。勿論、図９（Ｂ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。

バスインターフェース４１８を介してＣＰＵに入力された命令は、命令デコーダー４１３に入力され、デコードされた後、演算回路コントローラ４１２、割り込みコントローラ４１４、レジスタコントローラ４１７、タイミングコントローラ４１５に入力される。

演算回路コントローラ４１２、割り込みコントローラ４１４、レジスタコントローラ４１７、タイミングコントローラ４１５は、デコードされた命令に基づき、各種制御をおこなう。具体的に演算回路コントローラ４１２は、演算回路４１１の動作を制御するための信号を生成する。また、割り込みコントローラ４１４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ４１７は、レジスタ４１６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ４１６の読み出しや書き込みをおこなう。

またタイミングコントローラ４１５は、演算回路４１１、演算回路コントローラ４１２、命令デコーダー４１３、割り込みコントローラ４１４、レジスタコントローラ４１７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ４１５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。

本実施の形態のＣＰＵでは、レジスタ４１６に、上記実施の形態で示した構成を有する記憶素子を設けるとよい。レジスタコントローラ４１７は、演算回路４１１からの指示に従い、レジスタ４１６における保持動作の選択をおこなう。すなわち、レジスタ４１６が有する記憶素子において、位相反転素子によるデータの保持をおこなうか、容量素子によるデータの保持をおこなうかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ４１６内の記憶素子への、電源電圧の供給がおこなわれる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えがおこなわれ、レジスタ４１６内の記憶素子への電源電圧の供給を停止することができる。

この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減をおこなうことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。

本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理回路はＣＰＵに限定されず、ＤＳＰ、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。また、本発明に示す信号処理回路を用いることで、信頼性が高い電子機器、消費電力の低い電子機器を提供することが可能である。

特に外部より電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより、連続使用時間を長くできるといったメリットが得られる。

本発明の一態様に係る信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る信号処理回路を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラやデジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。

１００ 記憶素子
１００ａ 記憶素子
１００ｂ 記憶素子
１００ｃ 記憶素子
１０１ 第１の位相反転素子
１０２ 第２の位相反転素子
１０３ スイッチング素子
１０４ スイッチング素子
１０５ 容量素子
１０５ａ 第１の容量素子
１０５ｂ 第２の容量素子
１０６ 容量用スイッチング素子
１０６ａ 第１の容量用スイッチング素子
１０６ｂ 第２の容量用スイッチング素子
１０７ Ｐチャネル型トランジスタ
１０８ Ｎチャネル型トランジスタ
１０９ Ｐチャネル型トランジスタ
１１０ Ｎチャネル型トランジスタ
１１１ 寄生容量を含む容量
２００ 記憶素子
２０１ インバータ
２０２ インバータ
２０３ スイッチング素子
２０４ スイッチング素子
２０７ Ｐチャネル型トランジスタ
２０８ Ｎチャネル型トランジスタ
２０９ Ｐチャネル型トランジスタ
２１０ Ｎチャネル型トランジスタ
３００ 記憶素子
３０１ ＶＤＤ配線
３０２ Ｓｉｇ１配線
３０３ Ｓｉｇ２配線
３０４ ＩＮ配線
３０５ ＯＵＴ配線
３０６ ゲート配線
３０７ 第１容量電極
３０８ 酸化物半導体領域
３０９ ソース配線
３１０ 第２容量電極
３１１ 素子分離領域
３１２ 層間絶縁物
３１３ コンタクトプラグ
３１４ 埋め込み絶縁物
３１５ ゲート絶縁物
４００ 信号処理回路
４０１ 演算回路
４０２ 演算回路
４０３ 記憶装置
４０４ 記憶装置
４０５ 記憶装置
４０６ 制御装置
４０７ 電源制御回路
４１０ 基板
４１１ 演算回路
４１２ 演算回路コントローラ
４１３ 命令デコーダー
４１４ 割り込みコントローラ
４１５ タイミングコントローラ
４１６ レジスタ
４１７ レジスタコントローラ
４１８ バスインターフェース
４１９ ＲＯＭ
４２０ ＲＯＭインターフェース
Ｎ１ 第１のノード
Ｎ２ 第２のノード
Ｎ３ 第３のノード
Ｎ４ 第４のノード
ＩＮ 信号
ＯＵＴ 信号
Ｓｉｇ１ 信号
Ｓｉｇ２ 信号
Ｓｉｇ３ 信号
ＣＬＫ１ 基準クロック信号
ＣＬＫ２ 内部クロック信号

Claims (13)

1. 互いに、他の出力端子が自らの入力端子に接続されることで、データの保持をおこなう一対の位相反転素子と、
   容量素子と、
   前記位相反転素子の少なくとも１つの上層に設けられ、前記容量素子への前記データの書き込みを制御するスイッチング素子と、を有し、
   前記容量素子の一方の電極は前記位相反転素子の出力あるいは入力のいずれかに接続し、前記容量素子の他方の電極は前記スイッチング素子のソースもしくはドレインのいずれか一方に接続する記憶素子。
2. 請求項１記載の記憶素子において、さらに第２の容量素子と、
   前記位相反転素子の少なくとも１つの上層に設けられ、前記容量素子への前記データの書き込みを制御する第２のスイッチング素子と、を有し、
   前記第２の容量素子の一方の電極は前記位相反転素子の出力あるいは入力のいずれか他方に接続し、
   前記第２の容量素子の他方の電極は、前記第２のスイッチング素子のソースもしくはドレインのいずれか一方に接続する記憶素子。
3. 前記スイッチング素子は、半導体層に少なくとも１つの凹部を有する請求項１または２のいずれかに記載の記憶素子。
4. 前記スイッチング素子は、チャネル長が最小加工線幅の１０倍以上である請求項１または請求項３のいずれかに記載の記憶素子。
5. 前記スイッチング素子は、チャネル長が１μｍ以上である請求項１乃至４のいずれかに記載の記憶素子。
6. 前記容量素子の容量が、前記スイッチング素子のゲート容量よりも小さい請求項１乃至５のいずれかに記載の記憶素子。
7. 前記スイッチング素子は、チャネル形成領域に酸化物半導体を有する請求項１乃至６のいずれかに記載の記憶素子。
8. 請求項７において、前記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ系酸化物である記憶素子。
9. 請求項７または８のいずれかにおいて、前記チャネル形成領域の水素濃度は、５×１０^１９／ｃｍ^３以下である記憶素子。
10. 請求項１乃至９のいずれかにおいて、前記一対の位相反転素子のいずれか一方は、インバータまたはクロックドインバータである記憶素子。
11. 演算回路と、前記演算回路からのデータを記憶する記憶装置とを有し、前記記憶装置は、請求項１乃至１０のいずれかに記載の記憶装置である信号処理回路。
12. ＣＰＵ、ＤＳＰ、またはマイクロコントローラを含むＬＳＩである請求項１１記載の信号処理回路。
13. 請求項１乃至９のいずれかに記載の記憶素子において、
    前記容量用スイッチング素子をオフとした状態で前記位相反転素子の入力と出力の電位をともに第１の電位とする過程と、
    前記容量用スイッチング素子をオンとする過程と、
    前記前記位相反転素子を活性状態とする過程とを有し、
    前記第１の電位は、前記位相反転素子が活性状態とした際に、前記位相反転素子に印加される低いほうの電位よりも高く、高いほうの電位よりも低いことを特徴とする記憶素子の駆動方法。

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