JPH118549A - カウンタ回路 - Google Patents

Abstract

(57)【要約】 【課題】 カウンタを停止することなく正しいカウンタ
値を読み出し得ると共に、高速処理を行い得るようにな
ったカウンタ回路を提供すること。 【解決手段】 カウンタのカウンタ値は、カウンタ・ク
ロックが入力される度に更新される。各ラッチ用フリッ
プ・フロップは、リード信号の前縁又は後縁でカウンタ
の出力をラッチする。ラッチ用フリップ・フロップの出
力の全て又は一部はセレクタ回路に入力される。比較回
路には全てのラッチ用フリップ・フロップの出力が入力
され、比較回路は入力されたラッチ用フリップ・フロッ
プの出力値を比較し、多数決により１個のラッチ用フリ
ップ・フロップの出力を選択し、選択されたラッチ用フ
リップ・フロップの出力を示す選択信号をセレクタ回路
に送る。セレクタ回路は、選択信号の値に基づいて１個
の入力データを選択し、選択された入力データを出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子回路のカウン
タ値をカウンタのクロックとは非同期な信号で読み出さ
なければならないカウンタ回路に関し、ＤＭＡコントロ
ーラのアドレス・ポインタやインターバル・タイマな
ど，コンピュータ・システムの様々な分野で利用され
る。

【０００２】

【従来の技術】図１３は従来のカウンタ回路を示す図で
ある。同図において、１はラッチ用フリップ・フロッ
プ、５はカウンタを示している。カウンタ５のカウンタ
値は、クロック信号CKが入力される度にカウント・アッ
プされる。リード信号READが立ち上がると、ラッチ用フ
リップ・フロップ１はカウンタ５の出力をラッチする。

【０００３】図１４はカウンタ・リード時の誤動作を説
明するための図である。従来のカウンタ回路では、カウ
ンタ５のクロック信号CKと非同期なリード信号READでカ
ウンタ５の内容を読み出しラッチ用フリップ・フロップ
１にラッチする場合、カウンタ値の切り替わりで読み出
すと、間違った値を読み出す可能性がある。

【０００４】図示の例では、カウンタ５のカウンタ値が
０１１１（１０進数で７）から１０００に変化している
途中の不確定期間で、リード信号READが立ち上がってい
る。この立上がり時点ではラッチ用フリップ・フロップ
１の入力データＤ０（２⁰ の重みを持つ）は高レベル
（論理１に対応），入力データＤ１は低レベル，入力デ
ータＤ２も低レベル，入力データＤ３も低レベルである
ので、本来であれば１０００（１０進数で８）がラッチ
されるべき所、間違った値０００１（１０進数で１）が
ラッチ用フリップ・フロップ１にラッチされる。

【０００５】間違った値を読み出されるのを防止するた
め、従来の技術においては、 カウンタをいったん止めて読み出す。 カウンタ値をソフトウェアで複数回読み出して、確
からしい値を推定する。 と言う方法が取られていた。

【０００６】

【発明が解決しようとする課題】しかしながら、カウン
タを常に動作させていなければならないシステムにおい
ては、上述のの方法は使用できない。また、上述の
の方法では、ソフトウェアで処理しなければならず、高
速処理が出来ないと言う問題がある。本発明は、この点
に鑑みて創作されたものであって、カウンタを停止する
ことなく正しいカウンタ値を読み出し得ると共に、高速
処理を行い得るようになったカウンタ回路を提供するこ
とを目的としている。

【０００７】

【課題を解決するための手段】図１は本発明の原理説明
図である。請求項１のカウンタ回路は、カウンタと、リ
ード信号生成手段と、リード信号の前縁又は後縁でカウ
ンタの出力をラッチするラッチ用フリップ・フロップの
ｎ個（ｎは３以上の整数）と、ｎ個のラッチ用フリップ
・フロップの出力の値に基づいて、１個のラッチ用フリ
ップ・フロップを示す選択信号を出力する比較回路と、
ｎ個のラッチ用フリップ・フロップの出力の全部又は一
部が入力されるセレクタ回路とを具備するカウンタ回路
であって、リード信号生成手段は、リード信号が印加さ
れる直列接続された（ｎ−１）個のディレイ・セルを有
し、１番目のラッチ用フリップ・フロップには１番目の
ディレイ・セルに入力されるリード信号が送られ、ｉ番
目（ｉは２，…，ｎ）のラッチ用フリップ・フロップに
は（ｉ−１）番目のディレイ・セルから出力されるリー
ド信号が送られ、比較回路は、入力データに基づいて１
個のラッチ用フリップ・フロップを選択し、選択したラ
ッチ用フリップ・フロップを示す選択信号を出力し、セ
レクタ回路は、選択信号の値に基づいてラッチ用フリッ
プ・フロップの出力を選択し、選択したデータを出力す
ることを特徴とするものである。

【０００８】請求項２のカウンタ回路は、請求項１のカ
ウンタ回路において、比較回路は、入力データの値を比
較し、多数決により１個のラッチ用フリップ・フロップ
を選択することを特徴とするものである。

【０００９】請求項３のカウンタ回路は、請求項１又は
請求項２のカウンタ回路において、比較回路は、安定し
ている最新のデータを最適な値として出力することを特
徴とするものである。

【００１０】請求項４のカウンタ回路は、請求項１また
は請求項２または請求項３のカウンタ回路において、セ
レクタ回路には、最も早くカウンタの出力をラッチした
ラッチ用フリップ・フロップの出力と、最も遅くカウン
タの出力をラッチしたラッチ用フリップ・フロップの出
力とが入力されることを特徴とするものである。

【００１１】請求項５のカウンタ回路は、請求項１また
は請求項２または請求項３または請求項４のカウンタ回
路において、比較回路には、各ラッチ用フリップ・フロ
ップの出力のうちの一部のビットの値が入力されること
を特徴とするものである。

【００１２】請求項６のカウンタ回路は、請求項１のカ
ウンタ回路において、ラッチ用フリップ・フロップの個
数は３であり、比較回路は、１番目のラッチ用フリップ
・フロップの出力値をＡ，２番目のラッチ用フリップ・
フロップの出力値をＢ，３番目のラッチ用フリップ・フ
ロップの出力値をＣとするとき、Ａ＝ＢでＢ≠Ｃの場合
には、１番目のラッチ用フリップ・フロップを示す選択
信号を出力し、Ａ≠ＢでＢ＝Ｃの場合には、３番目のラ
ッチ用フリップ・フロップを示す選択信号を出力し、Ａ
＝Ｂ＝Ｃの場合には、２番目のラッチ用フリップ・フロ
ップを示す選択信号を出力し、Ａ≠ＢでＢ≠Ｃの場合に
は、１番目のラッチ用フリップ・フロップ又は３番目の
ラッチ用フリップ・フロップを示す選択信号を出力する
ことを特徴とするものである。

【００１３】請求項７のカウンタ回路は、請求項１のカ
ウンタ回路において、カウンタ出力において、カウンタ
・クロックを基準として最も遅れて変化したビットの変
化時刻をＴ２とし、最も早く変化したビットの変化時刻
をＴ１とするとき、１つのディレイ・セルのディレイ値
を（Ｔ２−Ｔ１）以上とし、全てのディレイ・セルのデ
ィレイ値の総和をカウンタ・クロックの周期以下にする
ことを特徴とするものである。

【００１４】

【発明の実施の形態】図２は本発明のカウンタ回路の第
１のハードウェア構成例を示す図である。同図におい
て、１〜４はラッチ用フリップ・フロップ、５はカウン
タ、６〜８はディレイ・セル、９は比較回路、１０はセ
レクタ回路を示している。また、Ａはラッチ用フリップ
・フロップ１の出力、Ｂはラッチ用フリップ・フロップ
２の出力、Ｃはラッチ用フリップ・フロップ３の出力、
Ｄはラッチ用フリップ・フロップ４の出力を示す。

【００１５】カウンタ５は４ビット構成のものであり、
例えばバイナリ・カウンタである。ラッチ用フリップ・
フロップ１〜４も、４ビット構成のものである。ラッチ
用フリップ・フロップ１はリード信号READの立上がりで
カウンタ５の出力をラッチし、ラッチ用フリップ・フロ
ップ２はリード信号READ2 の立上がりでカウンタ５の出
力をラッチし、ラッチ用フリップ・フロップ３はリード
信号READ3 の立上がりでカウンタ５の出力をラッチし、
ラッチ用フリップ・フロップ４はリード信号READ4 の立
上がりでカウンタ５の出力をラッチする。ラッチ用フリ
ップ・フロップ１〜４として、リード信号の立上がり又
は立下がりでデータを取り込むフリップ・フロップを使
用することも出来、レベル・ラッチを使用することも出
来る。

【００１６】リード信号READ2 はリード信号READをディ
イレ・セル６で遅延したものであり、リード信号READ3
はリード信号READ2 をディイレ・セル７で遅延したもの
であり、リード信号READ4 はリード信号READ3 をディイ
レ・セル８で遅延したものである。ディレイ・セルの遅
延時間やカウンタのクロック・サイクルについては後述
する。

【００１７】セレクタ回路１０にはラッチ用フリップ・
フロップ１，２，３，４の出力Ａ，Ｂ，Ｃ，Ｄが入力さ
れる。セレクタ回路１０は、比較回路９からの信号SEL
に基づいて入力データＡ〜Ｄのうちの一つを選択し、出
力する。比較回路９は、ラッチ用フリップ・フロップ
１，２，３，４の出力Ａ，Ｂ，Ｃ，Ｄを取り込み、これ
らを比較して最適な出力を選択する信号SEL を出力す
る。

【００１８】図３は図２のカウンタ回路の状態ならびに
カウンタ出力Ａ，Ｂ，Ｃ，Ｄの関係を示す図である。同
図において、○は更新後のカウンタ値、△は更新前のカ
ウンタ値、×は更新中のカウンタ値を示す。

【００１９】状態Ｓ１は、ラッチの最中にカウンタ値が
変化しなかった場合を示す。状態Ｓ１では、ラッチ用フ
リップ・フロップの出力Ａ，Ｂ，Ｃ，Ｄは、Ａ＝Ｂ＝Ｃ
＝Ｄとなる。

【００２０】状態Ｓ２は、ラッチ用フリップ・フロップ
１がラッチ動作を行っている最中にカウンタ値が変化し
た場合（即ち、ラッチ用フリップ・フロップ１が不確定
期間のデータを取り込んだ場合）を示す。状態Ｓ２で
は、ラッチ用フリップ・フロップの出力Ａ，Ｂ，Ｃ，Ｄ
は、Ａ≠Ｂ，Ｂ＝Ｃ＝Ｄとなる。

【００２１】状態Ｓ３は、ラッチ１とラッチ２の間にカ
ウンタ値が変化した場合（即ち、ラッチ用フリップ・フ
ロップ１のデータ取込時刻とラッチ用フリップ・フロッ
プ２のデータ取込時刻との間に不確定期間が存在する場
合）を示す。状態Ｓ３では、ラッチ用フリップ・フロッ
プの出力Ａ，Ｂ，Ｃ，Ｄは、Ａ≠Ｂ，Ｂ＝Ｃ＝Ｄとな
る。

【００２２】状態Ｓ４は、ラッチ２にラッチしている最
中にカウンタ値が変化した場合を示す。状態Ｓ４では、
ラッチ用フリップ・フロップの出力Ａ，Ｂ，Ｃ，Ｄは、
Ａ≠Ｂ，Ｂ≠Ｃ，Ｃ＝Ｄとなる。状態Ｓ５は、ラッチ２
とラッチ３の間にカウンタ値が変化した場合を示す。状
態Ｓ５では、ラッチ用フリップ・フロップの出力Ａ，
Ｂ，Ｃ，Ｄは、Ａ＝Ｂ，Ｂ≠Ｃ，Ｃ＝Ｄとなる。

【００２３】状態Ｓ６は、ラッチ３にラッチしている最
中にカウンタ値が変化した場合を示す。状態Ｓ６では、
Ａ＝Ｂ，Ｂ≠Ｃ，Ｃ≠Ｄとなる。状態Ｓ７は、ラッチ３
とラッチ４の間にカウンタ値が変化した場合を示す。状
態Ｓ７では、ラッチ用フリップ・フロップの出力Ａ，
Ｂ，Ｃ，Ｄは、Ａ＝Ｂ＝Ｃ，Ｃ≠Ｄとなる。状態Ｓ８
は、ラッチ４にラッチしている最中にカウンタ値が変化
した場合を示す。状態Ｓ８では、ラッチ用フリップ・フ
ロップの出力Ａ，Ｂ，Ｃ，Ｄは、Ａ＝Ｂ＝Ｃ，Ｃ≠Ｄと
なる。

【００２４】比較回路９は、ラッチ用フリップ・フロッ
プの出力Ａ，Ｂ，Ｃ，Ｄを比較し、多数決で最適なカウ
ンタ出力を選択し、選択したカウンタ出力を示す選択信
号SEL を出力するものである。比較回路９は、図３の状
態Ｓ１〜Ｓ８の場合には、以下のようなラッチ用フリッ
プ・フロップの出力を指定するような選択信号SEL を出
力すれば良い。

【００２５】 状態Ｓ１ Ａ＝Ｂ＝Ｃ＝Ｄ → Ａ，Ｂ，Ｃ，Ｄのどれでも良い 状態Ｓ２ Ａ≠Ｂ，Ｂ＝Ｃ＝Ｄ → Ｂ，Ｃ，Ｄのどれか 状態Ｓ３ Ａ≠Ｂ，Ｂ＝Ｃ＝Ｄ → Ｂ，Ｃ，Ｄのどれか 状態Ｓ４ Ａ≠Ｂ，Ｂ≠Ｃ，Ｃ＝Ｄ → Ｃ，Ｄのどちらか 状態Ｓ５ Ａ＝Ｂ，Ｂ≠Ｃ，Ｃ＝Ｄ → Ａ若しくはＢのどちらか又はＣ若 しくはＤのどちらか 状態Ｓ６ Ａ＝Ｂ，Ｂ≠Ｃ，Ｃ≠Ｄ → Ａ，Ｂのどちらか 状態Ｓ７ Ａ＝Ｂ＝Ｃ，Ｃ≠Ｄ → Ａ，Ｂ，Ｃのどれか 状態Ｓ８ Ａ＝Ｂ＝Ｃ，Ｃ≠Ｄ → Ａ，Ｂ，Ｃのどれか

【００２６】上述の説明では、比較回路９は複数のラッ
チ用フリップ・フロップの出力を同一の値を持つグルー
プにグループ分けし、出力の個数が最も多いグループを
選択し、選択したグループに属するラッチ用フリップ・
フロップを指示する選択信号SEL を出力しているが、出
力の個数が最も多いグループが複数個存在する場合に
は、最も最新のデータを持つグループを選択するように
しても良い。この場合には、状態Ｓ１〜Ｓ８のそれぞれ
に対応して以下のような値を出力する比較回路（比較回
路９′と呼ぶ）を作成すれば良い。比較回路９と比較回
路９′の相違は、状態Ｓ５の場合の動作が相違するだけ
である。

【００２７】 状態Ｓ１ Ａ＝Ｂ＝Ｃ＝Ｄ → Ａ，Ｂ，Ｃ，Ｄのどれでも良い 状態Ｓ２ Ａ≠Ｂ，Ｂ＝Ｃ＝Ｄ → Ｂ，Ｃ，Ｄのどれか 状態Ｓ３ Ａ≠Ｂ，Ｂ＝Ｃ＝Ｄ → Ｂ，Ｃ，Ｄのどれか 状態Ｓ４ Ａ≠Ｂ，Ｂ≠Ｃ，Ｃ＝Ｄ → Ｃ，Ｄのどちらか 状態Ｓ５ Ａ＝Ｂ，Ｂ≠Ｃ，Ｃ＝Ｄ → Ｃ，Ｄのどちらか 状態Ｓ６ Ａ＝Ｂ，Ｂ≠Ｃ，Ｃ≠Ｄ → Ａ，Ｂのどちらか 状態Ｓ７ Ａ＝Ｂ＝Ｃ，Ｃ≠Ｄ → Ａ，Ｂ，Ｃのどれか 状態Ｓ８ Ａ＝Ｂ＝Ｃ，Ｃ≠Ｄ → Ａ，Ｂ，Ｃのどれか

【００２８】図４は本発明のカウンタ回路の第２のハー
ドウェア構成例を示す図である。同図において、１１は
比較回路、１２はセレクタ回路をそれぞれ示している。
なお、図２と同一符号は同一物を示す。

【００２９】図２においては比較回路は多数決でラッチ
用フリップ・フロップの出力Ａ，Ｂ，Ｃ，Ｄの何れかを
選択しているが、カウンタの特性上、最初にラッチ動作
を行うラッチ用フリップ・フロップ１または最後にラッ
チ動作を行うラッチ用フリップ・フロップ４に確定した
値が入っているため、ラッチ用フリップ・フロップ１の
出力Ａおよびラッチ用フリップ・フロップ４の出力Ｄを
セレクタ回路に入力し、出力Ａまたは出力Ｄの何れかを
選択すれば良い。これはセレクタ回路が二者択一である
ことを意味しているため、比較回路の出力は１ビットで
良い。

【００３０】図４のハードウェアは上述のような考え方
に基づいて作成されたものである。図４においては、セ
レクタ回路１２にはラッチ用フリップ・フロップ１の出
力Ａとラッチ用フリップ・フロップ４の出力Ｄが入力さ
れ、セレクタ回路１２は比較回路１１からの選択信号SE
L に基づいて入力データＡまたはＤの何れかを選択し、
選択したデータを出力する。比較回路１１にはラッチ用
フリップ・フロップ１〜４の出力Ａ〜Ｄが入力され、比
較回路１１はこれらの値を比較し、出力ＡまたはＤを示
す１ビットの選択信号SEL を出力する。

【００３１】比較回路１１は、図３の状態Ｓ１〜Ｓ８で
は、以下のようなラッチ用フリップ・フロップの出力を
選択するための選択信号SEL を出力する。 状態Ｓ１ Ａ＝Ｂ＝Ｃ＝Ｄ → Ａ，Ｄのどちらか 状態Ｓ２ Ａ≠Ｂ，Ｂ＝Ｃ＝Ｄ → Ｄ 状態Ｓ３ Ａ≠Ｂ，Ｂ＝Ｃ＝Ｄ → Ｄ 状態Ｓ４ Ａ≠Ｂ，Ｂ≠Ｃ，Ｃ＝Ｄ → Ｄ 状態Ｓ５ Ａ＝Ｂ，Ｂ≠Ｃ，Ｃ＝Ｄ → Ａ，Ｄのどちらか 状態Ｓ６ Ａ＝Ｂ，Ｂ≠Ｃ，Ｃ≠Ｄ → Ａ 状態Ｓ７ Ａ＝Ｂ＝Ｃ，Ｃ≠Ｄ → Ａ 状態Ｓ８ Ａ＝Ｂ＝Ｃ，Ｃ≠Ｄ → Ａ

【００３２】図５は本発明のカウンタ回路の第３のハー
ドウェア構成例を示す図である。同図において、１３は
比較回路、１４はセレクタ回路をそれぞれ示している。
なお、図２と同一符号は同一物を示す。

【００３３】バイナリ・カウンタのように、最下位のビ
ットが各サイクルによって必ず変化する場合、全てのビ
ットの比較は必ずしも必要ではなく、一部のビットにつ
いてのみ比較すれば良い。例えば、バイナリ・カウンタ
では最下位のビットが各サイクル毎に必ず変化している
ため、少なくとも最下位のビットを比較すれば、変化点
を推測でき、確定しているデータを選択することが出来
る。

【００３４】図５のハードウェアは上述のような考え方
に基づいて作成されたものである。図５においては、カ
ウンタ５はバイナリ・カウンタである。セレクタ回路１
４にはラッチ用フリップ・フロップの出力Ａ，Ｂ，Ｃ，
Ｄが入力され、セレクタ回路１４は比較回路１３からの
選択信号SEL に基づいて入力データＡ，Ｂ，Ｃ，Ｄの何
れかを選択し、選択したデータを出力する。比較回路１
３にはラッチ用フリップ・フロップ１の下位２ビット
（Ｑ０とＱ１），ラッチ用フリップ・フロップ２の下位
２ビット，ラッチ用フリップ・フロップ３の下位２ビッ
ト及びラッチ用フリップ・フロップ４の下位２ビットが
入力され、比較回路１３はこれらのデータを比較し、出
力Ａ，Ｂ，Ｃ，Ｄを指定する選択信号SEL を出力する。

【００３５】図６は本発明のカウンタ回路の第４のハー
ドウェア構成例を示す図である。同図において、１５は
比較回路、１６はセレクタ回路をそれぞれ示している。
なお、図２と同一符号は同一物を示す。

【００３６】図６においても、カウンタ５はバイナリ・
カウンタである。比較回路１５には、ラッチ用フリップ
・フロップ１の下位２ビット，ラッチ用フリップ・フロ
ップ２の下位２ビット，ラッチ用フリップ・フロップ３
の下位２ビット及びラッチ用フリップ・フロップ４の下
位２ビットが入力される。なお、４ビット構成のラッチ
用フリップ・フロップ２において、２² の重みを持つフ
リップ・フロップ及び２³ の重みを持つフリップ・フロ
ップはなくても良い。４ビット構成のラッチ用フリップ
・フロップ３においても同様である。

【００３７】比較回路１５は、４個の入力データを比較
し、０か１かの選択信号SEL を出力する。セレクタ回路
１６にはラッチ用フリップ・フロップ１の出力Ａとラッ
チ用フリップ・フロップ４の出力Ｄが入力され、セレク
タ回路１６は比較回路１５から出力される１ビットの選
択信号SEL の値に基づいて入力データＡまたは入力デー
タＤの何れかを選択し、出力する。

【００３８】図７は本発明のカウンタ回路の第５のハー
ドウェア構成例を示す図である。同図において、１７は
比較回路、１８はセレクタ回路をそれぞれ示す。なお、
図２と同一符号は同一物を示す。

【００３９】図７においては、ラッチ用フリップ・フロ
ップの個数は３である。比較回路１７には、ラッチ用フ
リップ・フロップ１の下位２ビット（Ｑ０とＱ１），ラ
ッチ用フリップ・フロップ２の下位２ビット及びラッチ
用フリップ・フロップ３の下位２ビットが入力される。
比較回路１７は、これらの入力データを比較し、ラッチ
用フリップ・フロップの出力Ａ，Ｂ，Ｃの何れかを指定
する選択信号SEL を出力する。ラッチ用フリップ・フロ
ップ１の出力Ａ，ラッチ用フリップ・フロップ２の出力
Ｂ及びラッチ用フリップ・フロップ３の出力Ｃは、セレ
クタ回路１８に入力される。セレクタ回路１８は、比較
回路１７からの選択信号SEL の値に基づいて、入力デー
タＡ，Ｂ，Ｃの何れかを選択し、選択したデータを出力
する。

【００４０】図８は図７のカウンタ回路の状態ならびに
カウンタ出力Ａ，Ｂ，Ｃの関係を示す図である。図７の
ように、複数ビット比較（図示の例では２ビット）の場
合には、次の１２の状態が考えられる。

【００４１】状態Ｓ１はラッチの最中にカウンタ値が変
化しなかった場合を示す。状態Ｓ１では、ラッチ用フリ
ップ・フロップの出力Ａ，Ｂ，Ｃは、Ａ＝Ｂ＝Ｃとな
る。状態Ｓ２は、ラッチ１にラッチしている最中にカウ
ンタ値が変化したが、下位２ビット（Ｑ１，Ｑ０）が未
だ変化していない場合を示す。状態Ｓ２では、Ａ＝Ｂ＝
Ｃとなる。

【００４２】状態Ｓ３は、ラッチ１にラッチしている最
中にカウンタ値が変化し、下位２ビット（Ｑ１，Ｑ０）
のうち１ビットだけ変化した場合を示す。状態Ｓ３で
は、Ａ≠Ｂ，Ｂ＝Ｃとなる。状態Ｓ４は、ラッチ１にラ
ッチしている最中にカウンタ値が変化し、下位２ビット
（Ｑ１，Ｑ０）が変化した場合を示す。状態Ｓ４では、
Ａ≠Ｂ，Ｂ＝Ｃとなる。

【００４３】状態Ｓ５は、ラッチ１とラッチ２の間にカ
ウンタ値が変化した場合を示す。状態Ｓ５では、Ａ≠
Ｂ，Ｂ＝Ｃとなる。状態Ｓ６は、ラッチ２にラッチして
いる最中にカウンタ値が変化したが、下位２ビット（Ｑ
１，Ｑ０）が未だ変化していない場合を示す。状態Ｓ６
では、Ａ≠Ｂ，Ｂ＝Ｃとなる。

【００４４】状態Ｓ７は、ラッチ２にラッチしている最
中にカウンタ値が変化し、下位２ビット（Ｑ１，Ｑ０）
のうち１ビットだけ変化した場合を示す。状態Ｓ７で
は、Ａ≠Ｂ，Ｂ≠Ｃとなる。状態Ｓ８は、ラッチ２にラ
ッチしている最中にカウンタ値が変化し、下位２ビット
（Ｑ１，Ｑ０）が変化した場合を示す。状態Ｓ８では、
Ａ＝Ｂ，Ｂ≠Ｃとなる。

【００４５】状態Ｓ９は、ラッチ２とラッチ３の間にカ
ウンタ値が変化した場合を示す。状態Ｓ９では、Ａ＝
Ｂ，Ｂ≠Ｃとなる。状態Ｓ１０は、ラッチ３にラッチし
ている最中にカウンタ値が変化したが、下位２ビット
（Ｑ１，Ｑ０）が未だ変化していない場合を示す。状態
Ｓ１０では、Ａ＝Ｂ，Ｂ≠Ｃとなる。

【００４６】状態Ｓ１１は、ラッチ３にラッチしている
最中にカウンタ値が変化し、下位２ビット（Ｑ１，Ｑ
０）のうち１ビットだけ変化した場合を示す。状態Ｓ１
１では、Ａ＝Ｂ，Ｂ≠Ｃとなる。状態Ｓ１２は、ラッチ
３にラッチしている最中にカウンタ値が変化し、下位２
ビット（Ｑ１，Ｑ０）が変化した場合を示す。状態Ｓ１
２では、Ａ＝Ｂ＝Ｃとなる。

【００４７】Ａ＝Ｂ＝Ｃのときの状態を考える。状態Ｓ
１のときは、どれでも問題はない。状態Ｓ２のときは出
力Ａの値が不確定になり、状態Ｓ１２のときは出力Ｃの
値が不確定になる。このことから、Ａ＝Ｂ＝Ｃのとき
は、出力Ｂを選択すれば良いことが判る。

【００４８】Ａ≠Ｂ，Ｂ＝Ｃのときの状態を考える。状
態Ｓ５のときは、どれでも問題はない。状態Ｓ３のとき
は出力Ａの値が不確定になり、状態Ｓ４のときも出力Ａ
の値は不確定になり、状態Ｓ６のときは出力Ｂの値が不
確定になる。このことから、Ａ≠Ｂ，Ｂ＝Ｃのときは、
出力Ｃを選択すれば良いことが判る。

【００４９】Ａ≠Ｂ，Ｂ≠Ｃのときの状態を考える。Ａ
≠Ｂ，Ｂ≠Ｃになるのは、状態Ｓ７のときだけである。
このことから、Ａ≠Ｂ，Ｂ≠Ｃのときは、出力Ａまたは
出力Ｃを選択すれば良いことが判る。

【００５０】Ａ＝Ｂ，Ｂ≠Ｃのときの状態を考える。状
態Ｓ９のときは、どれでも問題はない。状態Ｓ８のとき
は出力Ｂの値が不確定になり、状態Ｓ１０のときは出力
Ｃの値が不確定になり、状態Ｓ１１のときも出力Ｃの値
が不確定になる。このことから、Ａ＝Ｂ，Ｂ≠Ｃのとき
はＡの値を選択すれば良いことが判る。

【００５１】以上の説明から判るように、比較回路１７
は下記のような動作を行えば良い。 (a) Ａ＝Ｂ＝Ｃのときは、出力Ｂを指定する選択信号SE
L を出力する。 (b) Ａ≠Ｂ，Ｂ＝Ｃのときは、出力Ｃを指定する選択信
号SEL を出力する。 (c) Ａ≠Ｂ，Ｂ≠Ｃのときは、出力Ａ又は出力Ｃを指定
する選択信号SEL を出力する。 (d) Ａ＝Ｂ，Ｂ≠Ｃのときは、出力Ａを指定する選択信
号SEL を出力する。

【００５２】図９は本発明のカウンタ回路の第６のハー
ドウェア構成例を示す図である。同図において、１９は
比較回路、２０はセレクタ回路をそれぞれ示す。なお、
図２と同一符号は同一物を示す。

【００５３】図９においても、ラッチ用フリップ・フロ
ップの個数は３である。比較回路１９には、ラッチ用フ
リップ・フロップ１の最下位ビット，ラッチ用フリップ
・フロップ２の最下位ビット及びラッチ用フリップ・フ
ロップ３の最下位ビットが入力される。比較回路１９
は、これらの入力データを比較し、ラッチ用フリップ・
フロップの出力Ａ，Ｂ，Ｃの何れかを指定する選択信号
SEL を出力する。ラッチ用フリップ・フロップ１の出力
Ａ，ラッチ用フリップ・フロップ２の出力Ｂ及びラッチ
用フリップ・フロップ３の出力Ｃは、セレクタ回路２０
に入力される。セレクタ回路２０は、比較回路１９から
の選択信号SEL の値に基づいて、入力データＡ，Ｂ，Ｃ
の何れかを選択し、選択したデータを出力する。

【００５４】図１０は図９のカウンタ回路の状態ならび
にカウンタ出力Ａ，Ｂ，Ｃの関係を示す図である。図９
のように、最下位ビット比較の場合には、次の９つの状
態が考えられる。

【００５５】状態Ｓ１はラッチの最中にカウンタ値が変
化しなかった場合を示す。状態Ｓ１では、ラッチ用フリ
ップ・フロップの出力Ａ，Ｂ，Ｃは、Ａ＝Ｂ＝Ｃとな
る。状態Ｓ２は、ラッチ１にラッチしている最中にカウ
ンタ値が変化したが、最下位ビット（Ｑ０）が未だ変化
していない場合を示す。状態Ｓ２では、Ａ＝Ｂ＝Ｃとな
る。

【００５６】状態Ｓ３は、ラッチ１にラッチしている最
中にカウンタ値が変化し、最下位ビット（Ｑ０）が変化
した場合を示す。状態Ｓ３では、Ａ≠Ｂ，Ｂ＝Ｃとな
る。状態Ｓ４は、ラッチ１とラッチ２の間にカウンタ値
が変化した場合を示す。状態Ｓ４では、Ａ≠Ｂ，Ｂ＝Ｃ
となる。

【００５７】状態Ｓ５は、ラッチ２にラッチしている最
中にカウンタ値が変化したが、最下位ビット（Ｑ０）が
未だ変化していない場合を示す。状態Ｓ５では、Ａ≠
Ｂ，Ｂ＝Ｃとなる。状態Ｓ６は、ラッチ２にラッチして
いる最中にカウンタ値が変化し、最下位ビット（Ｑ０）
が変化した場合を示す。状態Ｓ６では、Ａ＝Ｂ，Ｂ≠Ｃ
となる。

【００５８】状態Ｓ７は、ラッチ２とラッチ３の間にカ
ウンタ値が変化した場合を示す。状態Ｓ７では、Ａ＝
Ｂ，Ｂ≠Ｃとなる。状態Ｓ８は、ラッチ３にラッチして
いる最中にカウンタ値が変化したが、最下位ビット（Ｑ
０）が未だ変化していない場合を示す。状態Ｓ８では、
Ａ＝Ｂ，Ｂ≠Ｃとなる。状態Ｓ９は、ラッチ３にラッチ
している最中にカウンタ値が変化し、最下位ビット（Ｑ
０）が変化した場合を示す。状態Ｓ９では、Ａ＝Ｂ＝Ｃ
となる。

【００５９】Ａ＝Ｂ＝Ｃのときの状態を考える。状態Ｓ
１のときはどれでも問題はない。状態Ｓ２のときは出力
Ａの値が不確定になり、状態Ｓ９のときは出力Ｃの値が
不確定になる。このことから、Ａ＝Ｂ＝Ｃのときは出力
Ｂの値を選択すれば良いことが判る。

【００６０】Ａ≠Ｂ，Ｂ＝Ｃのときを考える。状態Ｓ４
のときはどれでも問題はない。状態Ｓ３のときは出力Ａ
の値が不確定になり、状態Ｓ５のときは出力Ｂの値が不
確定になる。このことから、Ａ≠Ｂ，Ｂ＝Ｃの時はＣの
値を選択すれば良いことが判る。

【００６１】Ａ＝Ｂ，Ｂ≠Ｃのときの状態を考える。状
態Ｓ７のときは、どれでも問題はない。状態Ｓ８のとき
は出力Ｃの値が不確定になり、状態Ｓ６のときは出力Ｂ
の値が不確定になる。このことから、Ａ＝Ｂ，Ｂ≠Ｃの
ときはＡの値を選択すれば良いことになる。なお、１ビ
ット比較の場合、Ａ≠Ｂ，Ｂ≠Ｃの条件はなくても問題
はない。

【００６２】以上の説明から判るように、比較回路１９
は下記のような動作を行えば良い。 (a) Ａ＝Ｂ＝Ｃのときは、Ｂを指定する選択信号SEL を
出力する。 (b) Ａ≠Ｂ，Ｂ＝Ｃのときは、出力Ｃを指定する選択信
号SEL を出力する。 (c) Ａ＝Ｂ，Ｂ≠Ｃのときは、出力Ａを指定する選択信
号SEL を出力する。

【００６３】図１１は不確定期間を２回以上ラッチした
場合の不具合を説明するための図、図１２は１サイクル
のラッチ間に２回以上カウンタ・アップした場合の不具
合を説明するための図である。

【００６４】考慮しなければならない時間としては、以
下の２つの時間がある。 (1) クロックが入り、カウンタ値が変化を始めてから安
定するまでの時間 (2) カウンタのクロック・サイクル

【００６５】これらを図１のカウンタ回路を例にして説
明する。まず、カウンタ値が不確定な期間であるが、図
１１のように、例えば７から８にカウント・アップして
いる最中にリードを行った場合、不確定期間で２回以上
（図１１では２回）ラッチすると、正確な値（図示の例
では７または８）ではなく、間違った値（図示の例では
１５）を選択してしまう。この不具合は、ディレイ・セ
ルのディレイを不確定期間の値以上にすることにより、
解決できる。

【００６６】図１１の例では、カウンタ出力（Ｑ３）が
最も早く変化し、次いでカウンタ出力（Ｑ２，Ｑ１，Ｑ
０）が変化している。カウンタ・クロックの立上がりを
基準としたカウンタ出力（Ｑ２，Ｑ１，Ｑ０）の変化時
刻をＴ２とし、カウンタ・クロックの立上がりを基準と
したカウンタ出力（Ｑ３）の変化時刻をＴ１とする。デ
ィレイ・セルのディレイ時間を（Ｔ２−Ｔ１）以上にす
れば、不確定期間において２回以上ラッチが行われると
言う不具合を防止することが出来る。

【００６７】図１２を参照して、カウンタのクロック・
サイクルについて説明する。図１２に示すように、クロ
ック・サイクルの周期よりラッチの１サイクルの時間
（ディレイ・セル６，７，８のディレイ値の総和）が長
い場合を想定する。このような状態の下で、例えば７か
ら８にカウント・アップしている最中にリードが起こる
と、１サイクルのラッチの間に２回のカウント・アップ
が発生し、その中に不確定期間をラッチしたラッチ用フ
リップ・フロップが存在すると、どれが正しいかを多数
決では判断できない。この不具合は、ディレイ・セルの
ディレイ値の総和をクロック・サイクルの周期よりも小
さくすることにより、解決できる。

【００６８】

【発明の効果】以上の説明から明らかなように、本発明
によれば、簡単な回路でカウンタ動作中の不確定期間に
おける読取ミスを無くすことが出来る。また、バイナリ
・カウンタ以外のカウンタでも柔軟に対応できる。

【００６９】請求項１，２又は３の発明によれば、ラッ
チした任意の数のカウンタの値を比較し、最適な方法で
選択することにより、読み出し時に誤動作のないカウン
タ回路を作成することが出来る。請求項４の発明によれ
ば、２つのラッチ・データ（最新データと最も古いデー
タ）だけを選択すれば良いため、比較回路が簡単にな
り、回路規模を小さくすることが出来る。

【００７０】請求項５の発明によれば、一部のビットの
みの比較で良いため、比較回路を小さくすることが出来
る。また、請求項５の発明と請求項４の発明を組み合わ
せることにより、更に回路規模を小さくすることが出来
る。請求項６の発明によれば、３個のラッチ用フリップ
・フロップしか使用しないため、回路規模が小さくな
る。請求項６の発明において、１ビットのみを比較する
ようにすれば、回路構成を更に小さくすることが出来
る。請求項７の発明によれば、誤動作を起こさない高速
なカウンタ回路を作成することが可能となる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明のカウンタ回路の第１のハードウェア構
成例を示す図である。

【図３】図１のカウンタ回路の状態とカウンタ出力の関
係を示す図である。

【図４】本発明のカウンタ回路の第２のハードウェア構
成例を示す図である。

【図５】本発明のカウンタ回路の第３のハードウェア構
成例を示す図である。

【図６】本発明のカウンタ回路の第４のハードウェア構
成例を示す図である。

【図７】本発明のカウンタ回路の第５のハードウェア構
成例を示す図である。

【図８】図７のカウンタ回路の状態とカウンタ出力の関
係を示す図である。

【図９】本発明のカウンタ回路の第６のハードウェア構
成例を示す図である。

【図１０】図９のカウンタ回路の状態とカウンタ出力の
関係を示す図である。

【図１１】不確定期間を２回以上ラッチした場合の不具
合を説明するための図である。

【図１２】１サイクルのラッチ間に２回以上カウント・
アップした場合の不具合を説明するための図である。

【図１３】従来のカウンタ回路を示す図である。

【図１４】カウンタ・リード時の誤動作を説明するため
の図である。

【符号の説明】

１〜４ ラッチ用フリップ・フロップ ５ カウンタ ６〜８ ディレイ・セル ９ 比較回路 １０ セレクタ回路 １１ 比較回路 １２ セレクタ回路 １３ 比較回路 １４ セレクタ回路 １５ 比較回路 １６ セレクタ回路 １７ 比較回路 １８ セレクタ回路 １９ 比較回路 ２０ セレクタ回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 カウンタと、 リード信号生成手段と、 リード信号の前縁又は後縁でカウンタの出力をラッチす
   るラッチ用フリップ・フロップのｎ個（ｎは３以上の整
   数）と、 ｎ個のラッチ用フリップ・フロップの出力の値に基づい
   て、１個のラッチ用フリップ・フロップを示す選択信号
   を出力する比較回路と、 ｎ個のラッチ用フリップ・フロップの出力の全部又は一
   部が入力されるセレクタ回路とを具備するカウンタ回路
   であって、 リード信号生成手段は、リード信号が印加される直列接
   続された（ｎ−１）個のディレイ・セルを有し、１番目
   のラッチ用フリップ・フロップには１番目のディレイ・
   セルに入力されるリード信号が送られ、ｉ番目（ｉは
   ２，…，ｎ）のラッチ用フリップ・フロップには（ｉ−
   １）番目のディレイ・セルから出力されるリード信号が
   送られ、 比較回路は、入力データに基づいて１個のラッチ用フリ
   ップ・フロップを選択し、選択したラッチ用フリップ・
   フロップを示す選択信号を出力し、 セレクタ回路は、選択信号の値に基づいてラッチ用フリ
   ップ・フロップの出力を選択し、選択したデータを出力
   することを特徴とするカウンタ回路。
2. 【請求項２】 比較回路は、入力データの値を比較し、
   多数決により１個のラッチ用フリップ・フロップを選択
   することを特徴とする請求項１のカウンタ回路。
3. 【請求項３】 比較回路は、安定している最新のデータ
   を最適な値として出力することを特徴とする請求項１ま
   たは請求項２のカウンタ回路。
4. 【請求項４】 セレクタ回路には、最も早くカウンタの
   出力をラッチしたラッチ用フリップ・フロップの出力
   と、最も遅くカウンタの出力をラッチしたラッチ用フリ
   ップ・フロップの出力とが入力されることを特徴とする
   請求項１または請求項２または請求項３のカウンタ回
   路。
5. 【請求項５】 比較回路には、各ラッチ用フリップ・フ
   ロップの出力のうちの一部のビットの値が入力されるこ
   とを特徴とする請求項１または請求項２または請求項３
   または請求項４のカウンタ回路。
6. 【請求項６】 ラッチ用フリップ・フロップの個数は３
   であり、 比較回路は、１番目のラッチ用フリップ・フロップの出
   力値をＡ，２番目のラッチ用フリップ・フロップの出力
   値をＢ，３番目のラッチ用フリップ・フロップの出力値
   をＣとするとき、 Ａ＝ＢでＢ≠Ｃの場合には、１番目のラッチ用フリップ
   ・フロップを示す選択信号を出力し、 Ａ≠ＢでＢ＝Ｃの場合には、３番目のラッチ用フリップ
   ・フロップを示す選択信号を出力し、 Ａ＝Ｂ＝Ｃの場合には、２番目のラッチ用フリップ・フ
   ロップを示す選択信号を出力し、 Ａ≠ＢでＢ≠Ｃの場合には、１番目のラッチ用フリップ
   ・フロップ又は３番目のラッチ用フリップ・フロップを
   示す選択信号を出力することを特徴とする請求項１のカ
   ウンタ回路。
7. 【請求項７】カウンタ出力において、カウンタ・クロッ
   クを基準として最も遅れて変化したビットの変化時刻を
   Ｔ２とし、最も早く変化したビットの変化時刻をＴ１と
   するとき、１つのディレイ・セルのディレイ値を（Ｔ２
   −Ｔ１）以上とし、 全てのディレイ・セルのディレイ値の総和をカウンタ・
   クロックの周期以下にすることを特徴とする請求項１の
   カウンタ回路。