JPH1187308A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1187308A JPH1187308A JP25798497A JP25798497A JPH1187308A JP H1187308 A JPH1187308 A JP H1187308A JP 25798497 A JP25798497 A JP 25798497A JP 25798497 A JP25798497 A JP 25798497A JP H1187308 A JPH1187308 A JP H1187308A
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Abstract
(57)【要約】
【目的】 下地の絶縁膜が剥離したり除去されることが
なく、処理工程が簡略化されて処理時間が短縮した半導
体装置の製造方法を提供する。 【構成】 絶縁膜１２、１３上に形成されたエッチング
レートの異なる第１及び第２の領域１４、１５を有する
半導体膜をエッチングする際、前記第１及び第２の領域
１４、１５上にそれぞれ第１のレジストマスク１６、１
７を形成した後、エッチングレートの大きい前記第１の
領域１４が完全に除去されるように、前記第１及び第２
の領域１４、１５をエッチングし、しかる後、前記第１
の領域１４を第２のレジストマスク２３で覆って、前記
第２の領域１５の残存部２１、２２をエッチングし、前
記第１及び第２の領域１４、１５から前記第１及び第２
のレジストマスク１６、１７、２３を除去するようにし
ている。
なく、処理工程が簡略化されて処理時間が短縮した半導
体装置の製造方法を提供する。 【構成】 絶縁膜１２、１３上に形成されたエッチング
レートの異なる第１及び第２の領域１４、１５を有する
半導体膜をエッチングする際、前記第１及び第２の領域
１４、１５上にそれぞれ第１のレジストマスク１６、１
７を形成した後、エッチングレートの大きい前記第１の
領域１４が完全に除去されるように、前記第１及び第２
の領域１４、１５をエッチングし、しかる後、前記第１
の領域１４を第２のレジストマスク２３で覆って、前記
第２の領域１５の残存部２１、２２をエッチングし、前
記第１及び第２の領域１４、１５から前記第１及び第２
のレジストマスク１６、１７、２３を除去するようにし
ている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、半導体基板の絶縁膜上に被着された低抵抗
部と高抵抗部とを有するポリシリコンのような半導体膜
をエッチングする方法に関する。
関し、特に、半導体基板の絶縁膜上に被着された低抵抗
部と高抵抗部とを有するポリシリコンのような半導体膜
をエッチングする方法に関する。
【０００２】
【従来の技術】図２（ａ）乃至（ｃ）は半導体基板の絶
縁膜上に被着され、低抵抗部と高抵抗部とを有するポリ
シリコン膜を一括してエッチングする方法を示し、前記
低抵抗部と高抵抗部とを有するポリシリコン膜は、例え
ば、前記絶縁膜上にノンドープのポリシリコン膜を被着
し、前記ノンドープのポリシリコン膜に不純物を選択的
に導入することによって形成される。
縁膜上に被着され、低抵抗部と高抵抗部とを有するポリ
シリコン膜を一括してエッチングする方法を示し、前記
低抵抗部と高抵抗部とを有するポリシリコン膜は、例え
ば、前記絶縁膜上にノンドープのポリシリコン膜を被着
し、前記ノンドープのポリシリコン膜に不純物を選択的
に導入することによって形成される。
【０００３】図２（ａ）に示すように、半導体基板３１
上にはゲート絶縁膜のような薄い絶縁膜３２とＬＯＣＯ
Ｓ酸化膜のような厚い絶縁膜３３が形成され、前記絶縁
膜３２、３３上には低抵抗部３４と高抵抗部３５とを有
するポリシリコン膜が形成されている。前記低抵抗部３
４と前記高抵抗部３５とから所望の抵抗値を有する低抵
抗体３８及び高抵抗体３９を形成するために、前記低抵
抗部３４と前記高抵抗部３５上にそれぞれレジストマス
ク３６、３７を通常のフォトリソグラフィ技術を用いて
設ける。
上にはゲート絶縁膜のような薄い絶縁膜３２とＬＯＣＯ
Ｓ酸化膜のような厚い絶縁膜３３が形成され、前記絶縁
膜３２、３３上には低抵抗部３４と高抵抗部３５とを有
するポリシリコン膜が形成されている。前記低抵抗部３
４と前記高抵抗部３５とから所望の抵抗値を有する低抵
抗体３８及び高抵抗体３９を形成するために、前記低抵
抗部３４と前記高抵抗部３５上にそれぞれレジストマス
ク３６、３７を通常のフォトリソグラフィ技術を用いて
設ける。
【０００４】前記高抵抗部３５にエッチング条件を合わ
せて前記低抵抗部３４と前記高抵抗部３５とを一括して
プラズマエッチングすると、図２（ｂ）に示すように、
前記低抵抗部３４と前記高抵抗部３５はエッチングされ
て前記低抵抗体３８及び高抵抗体３９は形成されるが、
前記低抵抗部３４のエッチングレートが前記高抵抗部３
５より大きいために、前記低抵抗部３４の被着された前
記絶縁膜３２及び前記絶縁膜３３の一部も除去されてそ
れらの厚さが減少したり、或いは前記薄い絶縁膜３２が
剥離又は除去されてしまう。
せて前記低抵抗部３４と前記高抵抗部３５とを一括して
プラズマエッチングすると、図２（ｂ）に示すように、
前記低抵抗部３４と前記高抵抗部３５はエッチングされ
て前記低抵抗体３８及び高抵抗体３９は形成されるが、
前記低抵抗部３４のエッチングレートが前記高抵抗部３
５より大きいために、前記低抵抗部３４の被着された前
記絶縁膜３２及び前記絶縁膜３３の一部も除去されてそ
れらの厚さが減少したり、或いは前記薄い絶縁膜３２が
剥離又は除去されてしまう。
【０００５】一方、前記低抵抗部３４にエッチング条件
を合わせて前記低抵抗部３４と前記高抵抗部３５とを一
括してプラズマエッチングすると、図２（ｃ）に示すよ
うに、前記したエッチングレート差により、前記低抵抗
部３４はエッチングされて前記低抵抗体３８は得られる
が、前記高抵抗部３５は完全にエッチングされずに前記
高抵抗体３９の両端にはエッチング残り４１、４２が生
じてしまう。
を合わせて前記低抵抗部３４と前記高抵抗部３５とを一
括してプラズマエッチングすると、図２（ｃ）に示すよ
うに、前記したエッチングレート差により、前記低抵抗
部３４はエッチングされて前記低抵抗体３８は得られる
が、前記高抵抗部３５は完全にエッチングされずに前記
高抵抗体３９の両端にはエッチング残り４１、４２が生
じてしまう。
【０００６】前記したポリシリコン膜の一括エッチング
の不都合を解消するために図３（ａ）乃至（ｄ）に示す
分割エッチングも提案されている。
の不都合を解消するために図３（ａ）乃至（ｄ）に示す
分割エッチングも提案されている。
【０００７】即ち、図３（ａ）に示すように、半導体基
板４１上にはゲート絶縁膜のような薄い絶縁膜４２とＬ
ＯＣＯＳ酸化膜のような厚い絶縁膜４３が形成され、前
記絶縁膜４２、４３上には低抵抗部４４と高抵抗部４５
とを有するポリシリコン膜が形成されている。前記低抵
抗部４４と前記高抵抗部４５とから低抵抗体４８及び高
抵抗体４９を形成するために、前記低抵抗部４４と前記
高抵抗部４５上にそれぞれレジストマスク４６、４７を
通常のフォトリソグフィ技術を用いて設ける。この場
合、前記低抵抗部４４は所望の抵抗値が得られるように
前記レジストマスク４６により覆われており、また、図
示のように、前記レジストマスク４７は前記低抵抗部４
４に延在するように形成されている。
板４１上にはゲート絶縁膜のような薄い絶縁膜４２とＬ
ＯＣＯＳ酸化膜のような厚い絶縁膜４３が形成され、前
記絶縁膜４２、４３上には低抵抗部４４と高抵抗部４５
とを有するポリシリコン膜が形成されている。前記低抵
抗部４４と前記高抵抗部４５とから低抵抗体４８及び高
抵抗体４９を形成するために、前記低抵抗部４４と前記
高抵抗部４５上にそれぞれレジストマスク４６、４７を
通常のフォトリソグフィ技術を用いて設ける。この場
合、前記低抵抗部４４は所望の抵抗値が得られるように
前記レジストマスク４６により覆われており、また、図
示のように、前記レジストマスク４７は前記低抵抗部４
４に延在するように形成されている。
【０００８】図３（ｂ）に示すように、前記低抵抗部４
４にエッチング条件を合わせ、前記レジストマスク４
６、４７を用いて前記低抵抗部３４をプラズマエッチン
グすると、前記低抵抗部４４は選択的にエッチングされ
て前記低抵抗体４８が形成され、前記高抵抗部４５の両
端には前記低抵抗部４４の一部が残存する。しかる後、
前記レジストマスク４６、４７を除去する。
４にエッチング条件を合わせ、前記レジストマスク４
６、４７を用いて前記低抵抗部３４をプラズマエッチン
グすると、前記低抵抗部４４は選択的にエッチングされ
て前記低抵抗体４８が形成され、前記高抵抗部４５の両
端には前記低抵抗部４４の一部が残存する。しかる後、
前記レジストマスク４６、４７を除去する。
【０００９】図３（ｃ）に示すように、前記フォトリソ
グフィ技術を再度用いて、前記低抵抗体４８をレジスト
マスク５１で覆うと共に、前記高抵抗部４５から前記高
抵抗体４９を形成するために、前記高抵抗部４５上にレ
ジストマスク５２を設ける。しかる後、前記高抵抗部４
５にエッチング条件を合わせ、前記レジストマスク５２
を用いて前記高抵抗部４５をプラズマエッチングする。
前記レジストマスク５１、５２を除去すると、前記絶縁
膜４２、４３上にそれぞれ前記低抵抗体４８及び前記高
抵抗体４９が形成される。
グフィ技術を再度用いて、前記低抵抗体４８をレジスト
マスク５１で覆うと共に、前記高抵抗部４５から前記高
抵抗体４９を形成するために、前記高抵抗部４５上にレ
ジストマスク５２を設ける。しかる後、前記高抵抗部４
５にエッチング条件を合わせ、前記レジストマスク５２
を用いて前記高抵抗部４５をプラズマエッチングする。
前記レジストマスク５１、５２を除去すると、前記絶縁
膜４２、４３上にそれぞれ前記低抵抗体４８及び前記高
抵抗体４９が形成される。
【００１０】しかしながら、このようなエッチング方法
においては図３（ａ）及び（ｂ）並びに図３（ｃ）及び
（ｄ）に示したように、レジストマスクの形成、エッチ
ング及びレジスト除去を２回繰り返さなければならず、
工程が複雑で処理時間が長くなるという欠点がある。
においては図３（ａ）及び（ｂ）並びに図３（ｃ）及び
（ｄ）に示したように、レジストマスクの形成、エッチ
ング及びレジスト除去を２回繰り返さなければならず、
工程が複雑で処理時間が長くなるという欠点がある。
【００１１】
【発明が解決しようとする課題】それ故、本発明の目的
は、前記した一括エッチング或いは分割エッチングの問
題点を解消した半導体装置の製造方法を提供することに
ある。
は、前記した一括エッチング或いは分割エッチングの問
題点を解消した半導体装置の製造方法を提供することに
ある。
【００１２】本発明の他の目的は、低抵抗部と高抵抗部
とを有するポリシリコンのような半導体膜の改良された
エッチング方法を提供することにある。
とを有するポリシリコンのような半導体膜の改良された
エッチング方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明においては、絶縁
膜上に形成されたエッチングレートの異なる第１及び第
２の領域を有する半導体膜をエッチングする際、前記第
１及び第２の領域上にそれぞれ第１のレジストマスクを
形成した後、エッチングレートの大きい前記第１及び第
２の領域の一方に合わせて、前記第１及び第２の領域を
エッチングし、しかる後、前記第１及び第２の領域の一
方を第２のレジストマスクで覆って、前記第１及び第２
の領域の他方をエッチングし、前記第１及び第２の領域
から前記第１及び第２のレジストマスクを除去するよう
にしている。
膜上に形成されたエッチングレートの異なる第１及び第
２の領域を有する半導体膜をエッチングする際、前記第
１及び第２の領域上にそれぞれ第１のレジストマスクを
形成した後、エッチングレートの大きい前記第１及び第
２の領域の一方に合わせて、前記第１及び第２の領域を
エッチングし、しかる後、前記第１及び第２の領域の一
方を第２のレジストマスクで覆って、前記第１及び第２
の領域の他方をエッチングし、前記第１及び第２の領域
から前記第１及び第２のレジストマスクを除去するよう
にしている。
【００１４】前記第１及び第２の領域をエッチングする
際、エッチングレートの大きい方の領域によりエッチン
グ時間が設定され、また、前記第１及び第２の領域の一
方を第２のレジストマスクで覆う際、第１のレジストマ
スクは除去されずに前記第１及び第２の領域上に残存し
ている。
際、エッチングレートの大きい方の領域によりエッチン
グ時間が設定され、また、前記第１及び第２の領域の一
方を第２のレジストマスクで覆う際、第１のレジストマ
スクは除去されずに前記第１及び第２の領域上に残存し
ている。
【００１５】
【発明の実施の形態】半導体基板の絶縁膜上にノンドー
プのポリシリコンのような半導体膜を被着した後、前記
半導体膜に不純物を選択的に導入してエッチングレート
の異なる低抵抗部と高抵抗部を形成する。この場合、前
記低抵抗部のエッチングレートは前記高抵抗部のエッチ
ングレートより大きい。このようなエッチングレートの
異なる前記低抵抗部と前記高抵抗部とを有する前記半導
体膜をエッチングして低抵抗体及び高抵抗体を形成する
際、前記低抵抗部及び前記高抵抗部上に第１のレジスト
マスクを形成し、エッチングレートの大きい前記低抵抗
部が完全にエッチングされるように前記低抵抗部と前記
高抵抗部とをエッチングする。このエッチングにおいて
前記高抵抗部には未エッチング部が残存するので、当該
残存部を除去するために、前記第１のレジストマスクを
前記低抵抗部及び前記高抵抗部から除去することなく、
前記低抵抗部のみをさらに第２のレジストマスクで覆
い、前記高抵抗部の前記残存部をエッチングし、しかる
後、前記前記低抵抗部及び前記高抵抗部から前記第１及
び第２のレジストマスクを除去している。
プのポリシリコンのような半導体膜を被着した後、前記
半導体膜に不純物を選択的に導入してエッチングレート
の異なる低抵抗部と高抵抗部を形成する。この場合、前
記低抵抗部のエッチングレートは前記高抵抗部のエッチ
ングレートより大きい。このようなエッチングレートの
異なる前記低抵抗部と前記高抵抗部とを有する前記半導
体膜をエッチングして低抵抗体及び高抵抗体を形成する
際、前記低抵抗部及び前記高抵抗部上に第１のレジスト
マスクを形成し、エッチングレートの大きい前記低抵抗
部が完全にエッチングされるように前記低抵抗部と前記
高抵抗部とをエッチングする。このエッチングにおいて
前記高抵抗部には未エッチング部が残存するので、当該
残存部を除去するために、前記第１のレジストマスクを
前記低抵抗部及び前記高抵抗部から除去することなく、
前記低抵抗部のみをさらに第２のレジストマスクで覆
い、前記高抵抗部の前記残存部をエッチングし、しかる
後、前記前記低抵抗部及び前記高抵抗部から前記第１及
び第２のレジストマスクを除去している。
【００１６】
【実施例】図１（ａ）乃至（ｄ）は本発明の実施例によ
る絶縁膜上に形成された低抵抗部と高抵抗部とを有する
ポリシリコン膜のエッチング方法を示す。
る絶縁膜上に形成された低抵抗部と高抵抗部とを有する
ポリシリコン膜のエッチング方法を示す。
【００１７】図１（ａ）に示すように、半導体基板１１
は薄い絶縁膜１２と厚い絶縁膜１３とを有し、前記絶縁
膜１２、１３上には低抵抗部１４と高抵抗部１５とを有
するポリシリコン膜が被着されている。例えば、前記ポ
リシリコン膜の厚さは５０００オングストロームであっ
て、前記低抵抗部１４と前記高抵抗部１５はそれぞれ２
０オーム、１０キロオームのシート抵抗値を有するよう
に形成されている。前記低抵抗部１４と前記高抵抗部１
５をエッチングして所望の抵抗値を有する低抵抗体及び
高抵抗体を形成するために、前記低抵抗部１４と前記高
抵抗部１５の上にそれぞれレジストマスク１６、１７を
設ける。
は薄い絶縁膜１２と厚い絶縁膜１３とを有し、前記絶縁
膜１２、１３上には低抵抗部１４と高抵抗部１５とを有
するポリシリコン膜が被着されている。例えば、前記ポ
リシリコン膜の厚さは５０００オングストロームであっ
て、前記低抵抗部１４と前記高抵抗部１５はそれぞれ２
０オーム、１０キロオームのシート抵抗値を有するよう
に形成されている。前記低抵抗部１４と前記高抵抗部１
５をエッチングして所望の抵抗値を有する低抵抗体及び
高抵抗体を形成するために、前記低抵抗部１４と前記高
抵抗部１５の上にそれぞれレジストマスク１６、１７を
設ける。
【００１８】図１（ｂ）に示すように、前記レジストマ
スク１６、１７を用いて前記低抵抗部１４と前記高抵抗
部１５をプラズマエッチングする。この場合、前記低抵
抗部１４は前記高抵抗部１５よりもエッチングレートが
大きいので、そのエッチング時間は前記低抵抗部１４が
完全にエッチング除去される時間に設定されている。こ
のようなプラズマエッチングにより、前記低抵抗部１４
がエッチングされて低抵抗体１８が前記薄い絶縁膜１２
上に形成されるものの、前記高抵抗部１５は完全にエッ
チングされずに前記厚い絶縁膜１３上の前記高抵抗部１
５にはエッチングレート差により両端に残存部２１、２
２が形成される。
スク１６、１７を用いて前記低抵抗部１４と前記高抵抗
部１５をプラズマエッチングする。この場合、前記低抵
抗部１４は前記高抵抗部１５よりもエッチングレートが
大きいので、そのエッチング時間は前記低抵抗部１４が
完全にエッチング除去される時間に設定されている。こ
のようなプラズマエッチングにより、前記低抵抗部１４
がエッチングされて低抵抗体１８が前記薄い絶縁膜１２
上に形成されるものの、前記高抵抗部１５は完全にエッ
チングされずに前記厚い絶縁膜１３上の前記高抵抗部１
５にはエッチングレート差により両端に残存部２１、２
２が形成される。
【００１９】図１（ｃ）に示すように、前記レジストマ
スク１６、１７を除去することなく、前記レジストマス
ク１６を介して前記低抵抗体１８のみを別個のレジスト
マスク２３で覆う。しかる後、前記残存部２１、２２の
厚さに対応した時間で前記高抵抗部１５を再度プラズマ
エッチングして前記残存部２１、２２を除去する。
スク１６、１７を除去することなく、前記レジストマス
ク１６を介して前記低抵抗体１８のみを別個のレジスト
マスク２３で覆う。しかる後、前記残存部２１、２２の
厚さに対応した時間で前記高抵抗部１５を再度プラズマ
エッチングして前記残存部２１、２２を除去する。
【００２０】図１（ｄ）に示すように、前記レジストマ
スク１６、１７、２３を前記絶縁膜１２、１３から除去
して前記低抵抗体１８及び前記高抵抗体１９をそれぞれ
前記薄い絶縁膜１２及び前記厚い絶縁膜１３上に形成し
ている。
スク１６、１７、２３を前記絶縁膜１２、１３から除去
して前記低抵抗体１８及び前記高抵抗体１９をそれぞれ
前記薄い絶縁膜１２及び前記厚い絶縁膜１３上に形成し
ている。
【００２１】前記実施例において、前記低抵抗体１８及
び前記高抵抗体１９をそれぞれ前記薄い絶縁膜１２及び
前記厚い絶縁膜１３上に形成しているが、これら抵抗体
をそれぞれ厚い絶縁膜及び薄い絶縁膜に形成したり、或
いは同一の膜厚を有する絶縁膜上に形成できることも明
らかである。
び前記高抵抗体１９をそれぞれ前記薄い絶縁膜１２及び
前記厚い絶縁膜１３上に形成しているが、これら抵抗体
をそれぞれ厚い絶縁膜及び薄い絶縁膜に形成したり、或
いは同一の膜厚を有する絶縁膜上に形成できることも明
らかである。
【００２２】
【発明の効果】本発明による半導体膜のエッチング方法
によれば、前記低抵抗部１４及び前記高抵抗部１５上に
第１のレジストマスク１６、１７を形成し、エッチング
レートの大きい前記低抵抗部１４が完全にエッチングさ
れるように前記低抵抗部１４と前記高抵抗部１５とをエ
ッチングしているので、下地の絶縁膜が剥離したり除去
されることがなく、また、前記低抵抗体１８のみを第２
のレジストマスク２３で覆い、前記高抵抗部１５の前記
残存部２１、２２は前記第１のレジストマスク１７によ
り除去しているので、前記第１のレジストマスク１６、
１７の除去、洗浄工程が不要となり、レジストマスクの
形成、エッチング及びレジスト除去という工程を繰り返
す必要がなく、処理工程が簡略化されて処理時間が短縮
する。
によれば、前記低抵抗部１４及び前記高抵抗部１５上に
第１のレジストマスク１６、１７を形成し、エッチング
レートの大きい前記低抵抗部１４が完全にエッチングさ
れるように前記低抵抗部１４と前記高抵抗部１５とをエ
ッチングしているので、下地の絶縁膜が剥離したり除去
されることがなく、また、前記低抵抗体１８のみを第２
のレジストマスク２３で覆い、前記高抵抗部１５の前記
残存部２１、２２は前記第１のレジストマスク１７によ
り除去しているので、前記第１のレジストマスク１６、
１７の除去、洗浄工程が不要となり、レジストマスクの
形成、エッチング及びレジスト除去という工程を繰り返
す必要がなく、処理工程が簡略化されて処理時間が短縮
する。
【図１】本発明の実施例によるエッチングレートの異な
る低抵抗部と高抵抗部を有する半導体膜の一連のエッチ
ング工程を示す断面図である。
る低抵抗部と高抵抗部を有する半導体膜の一連のエッチ
ング工程を示す断面図である。
【図２】従来のエッチングレートの異なる低抵抗部と高
抵抗部を有する半導体膜の一連のエッチング工程を示す
断面図である。
抵抗部を有する半導体膜の一連のエッチング工程を示す
断面図である。
【図３】従来のエッチングレートの異なる低抵抗部と高
抵抗部を有する半導体膜の一連のエッチング工程を示す
断面図である。
抵抗部を有する半導体膜の一連のエッチング工程を示す
断面図である。
１１…半導体基板、１２、１３…絶縁膜、１４…低抵抗
部、１５…高抵抗部、１６、１７…レジストマスク、１
８…低抵抗体、１９…高抵抗体、２１、２２…残存部、
２３…レジストマスク
部、１５…高抵抗部、１６、１７…レジストマスク、１
８…低抵抗体、１９…高抵抗体、２１、２２…残存部、
２３…レジストマスク
Claims (2)
- 【請求項１】 （ａ）絶縁膜上にエッチングレートの異
なる第１及び第２の領域を有する半導体膜を形成する工
程と、 （ｂ）前記第１及び第２の領域上にそれぞれ第１のレジ
ストマスクを形成する工程と、 （ｃ）前記第１及び第２の領域のうち、エッチングレー
トの大きい一方の領域が完全に除去されるように、前記
第１及び第２の領域をエッチングする工程と、 （ｄ）前記第１及び第２の領域の一方を第２のレジスト
マスクで覆う工程と、 （ｅ）前記第１及び第２の領域の他方の残存部をエッチ
ングする工程と、 （ｆ）前記第１及び第２の領域から前記第１及び第２の
レジストマスクを除去する工程とを含む半導体装置の製
造方法。 - 【請求項２】 前記工程（ｄ）において前記第１のレジ
ストマスクは前記第１及び第２の領域上に残存している
請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25798497A JPH1187308A (ja) | 1997-09-08 | 1997-09-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25798497A JPH1187308A (ja) | 1997-09-08 | 1997-09-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187308A true JPH1187308A (ja) | 1999-03-30 |
Family
ID=17313940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25798497A Pending JPH1187308A (ja) | 1997-09-08 | 1997-09-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187308A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005006413A3 (en) * | 2003-06-30 | 2005-04-21 | Intel Corp | Semiconductor etch speed modification |
-
1997
- 1997-09-08 JP JP25798497A patent/JPH1187308A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005006413A3 (en) * | 2003-06-30 | 2005-04-21 | Intel Corp | Semiconductor etch speed modification |
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