JPH1187346A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 配線に付加される配線間容量が増加し、半導
体集積回路装置の動作速度が低下する。 【解決手段】 同一配線層に、絶縁膜２１によって相互
に電気的に分離された複数の配線１９を有する半導体集
積回路装置であって、相互に近接する配線１９間に空間
部２２を設ける。前記空間部２２は、前記配線１９の側
面と前記絶縁膜２１との間に設けられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、絶縁膜によって相互に電気的に分離さ
れた複数の配線を有する半導体集積回路装置に適用して
有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置として、例えばゲー
トアレイ方式を採用する半導体集積回路装置がある。こ
のゲートアレイ方式を採用する半導体集積回路装置は、
規則的に配置された基本セル内及び基本セル間を信号用
配線で結線し、所望の論理回路を構成することができ
る。また、ゲートアレイ方式を採用する半導体集積回路
装置は、信号用配線の結線パターンを変更するだけで種
々の論理回路を構成することができる。この種の半導体
集積回路装置は短期間に多品種のものを構成することが
できる特徴がある。

【０００３】前記ゲートアレイ方式を採用する半導体集
積回路装置は、平面が方形状のチップで構成され、方形
状の各辺に沿った最外周部分に複数の外部端子（ボンデ
ィングパッド）を配置している。外部端子の内側には外
部端子の配列に沿って複数の入出力バッファ回路が配置
され、入出力バッファ回路の内側には基本セルが行列状
に複数配置されている。固定チャネル方式の場合、列方
向に配置された複数の基本セルは基本セル列を形成して
いる。基本セル例は所定の間隔をおいて行方向に複数配
置している。行方向に配置された基本セル列間には配線
形成領域（配線チャネル領域）が設けられている。

【０００４】前記ゲートアレイ方式を採用する半導体集
積回路装置は例えば３層配線構造で構成されている。第
１層目の配線は、基本セル内配線及び基本セル間を結線
する信号用配線として使用されている。この基本セル間
を結線する第１層目の信号用配線は配線形成領域におい
て列方向に延在している。第２層目の配線は、基本セル
間を結線する信号用配線として使用されている。この基
本セル間を結線する第２層目の信号用配線は、基本セル
上及び配線形成領域上において行方向に延在している。
第３層目の配線は主に電源配線として使用されている。

【０００５】前記第１層目の信号用配線は複数配置され
ている。この複数の信号用配線は、第１層目の配線層と
第２層目の配線層との間に設けられた層間絶縁膜によっ
て相互に電気的に分離されている。前記第２層目の信号
用配線は複数配置されている。この複数の信号用配線
は、第２層目の配線層と第３層目の配線層との間に設け
られた層間絶縁膜によって相互に電気的に分離されてい
る。これらの信号用配線は、通常、コンピュータを使用
する自動配置配線システム（ＤＡ：Ｄesign Ａutomatio
n)で自動的に形成される。

【０００６】なお、ゲートアレイ方式を採用する半導体
集積回路装置については、例えば特開昭６３−１９７４
８０号公報に記載されている。

【０００７】

【発明が解決しようとする課題】前記ゲートアレイ方式
を採用する半導体集積回路装置は高集積化の傾向にあ
る。これに伴い、信号用配線は微細化され、相互に近接
する信号用配線間の間隔が狭くなる。このため、信号用
配線に付加される配線間容量が増加し、半導体集積回路
装置の動作速度が低下するという問題がある。

【０００８】本発明の目的は、半導体集積回路装置の動
作速度の高速化を図ることが可能な技術を提供すること
にある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１１】同一配線層に、絶縁膜によって相互に電気
的に分離された複数の配線を有する半導体集積回路装置
であって、相互に近接する配線間に空間部を設ける。前
記空間部は、前記配線の側面と前記絶縁膜との間に設け
られる。

【００１２】上述した手段によれば、配線に付加される
配線間容量を低減できるので、半導体集積回路装置の動
作速度の高速化を図ることができる。

【００１３】

【発明の実施の形態】以下、本発明の構成について、ゲ
ートアレイ方式を採用する半導体集積回路装置に本発明
を適用した実施の形態とともに説明する。なお、実施の
形態を説明するための図面において、同一機能を有する
ものは同一符号を付け、その繰り返しの説明は省略す
る。

【００１４】（実施形態１）本発明の実施形態１である
ゲートアレイ方式を採用する半導体集積回路装置の概略
構成を図１(チップレイアウト図)に示す。

【００１５】図１に示すように、ゲートアレイ方式を採
用する半導体集積回路装置は平面が方形状のチップ１で
構成され、方形状の各辺に沿った最外周部分に複数の外
部端子(ボンディングパッド)２を配置している。外部端
子２の内側には外部端子２の配列に沿って複数の入出力
バッファ回路３が配置されている。

【００１６】前記入出力バッファ回路３で囲まれた中央
部には、論理回路を形成する論理回路部(基本セルアレ
イ)が設けられている。この論理回路部には、複数の基
本セル（論理回路、論理ブロック又は機能ブロックを構
成できる素子の集合体の最小の基本単位となるセル）４
が行列状にかつ規則的に配置されている。列方向（図１
中、横方向）に配置された複数の基本セル４は基本セル
列５を形成している。この基本セル列５は、所定の間隔
をおいて行方向(図１中、縦方向)に複数配置されてい
る。基本セル列５間は、基本セル４間(論理回路間)を結
線する信号用配線が形成される配線形成領域(配線チャ
ネル領域)として使用されている。即ち、本実施形態の
半導体集積回路装置は固定チャネル方式で構成されてい
る。

【００１７】前記半導体集積回路装置は、これに限定さ
れないが、例えば３層配線構造で構成されている。第１
層目の配線は、基本セル４の素子間を結線するセル内配
線及び基本セル４間を結線する信号用配線として使用さ
れている。この基本セル４間を結線する第１層目の信号
用配線は、配線形成領域６において列方向に延在してい
る。第２層目の配線は、基本セル４間を結線する信号用
配線として使用されている。この基本セル間を結線する
信号用配線は、基本セル４上及び配線形成領域６上にお
いて行方向に延在している。第３層目の配線は主に電源
配線として使用されている。

【００１８】前記基本セル４は、これに限定されない
が、例えば、２つのｎチャネルＭＩＳＦＥＴと２つのｐ
チャネルＭＩＳＦＥＴとで構成されている。これらの素
子は、第１層目の配線層に形成された基本セル内配線で
互いに結線され、所定の論理回路又はその一部を構成す
ることができる。基本セル内配線で構成された各論理回
路間は、第１層目の配線層に形成された信号用配線と第
２層目の配線層に形成された信号用配線とで互いに結線
されている。

【００１９】次に、前記半導体集積回路装置の具体的な
断面構造について、図２（要部断面図）を用いて説明す
る。

【００２０】前記半導体集積回路装置は、図２に示すよ
うに、半導体基板１０を主体とする構成になっている。
半導体基板１０としては、例えば単結晶珪素からなるｐ
型半導体基板が用いられている。

【００２１】前記半導体基板１０の主面には素子形成領
域が構成されている。素子形成領域は、半導体基板１０
の主面(素子形成面)の素子間分離領域に形成されたフィ
ールド絶縁膜１２で周囲を規定され、他の素子形成領域
と分離されている。半導体基板１０の素子形成領域には
ｐ型ウエル領域１１が形成されている。また、図示して
いないが、半導体基板１０の他の素子形成領域にはｎ型
ウエル領域が形成されている。ｐ型ウエル領域１１の表
面部には、基本セル４を構成する２つのｎチャネルＭＩ
ＳＦＥＴ(Ｍetal Ｉnsulator Ｓemiconductor Ｆield
Ｅffect Ｔransistor）Ｑが構成されている。また、図
示していないが、ｎ型ウエル領域の表面部には、基本セ
ル４を構成する２つのｐチャネルＭＩＳＦＥＴが構成さ
れている。

【００２２】前記ｎチャネルＭＩＳＦＥＴＱは、主に、
チャネル形成領域（ｐ型ウエル領域１１）、ゲート絶縁
膜１３、ゲート電極１４、ソース領域及びドレイン領域
である一対のｎ型半導体領域１５で構成されている。な
お、ｐチャネルＭＩＳＦＥＴについては説明を省略す
る。

【００２３】前記ｎチャネルＭＩＳＦＥＴＱ上には層間
絶縁膜１６が形成され、この層間絶縁膜１６上には第１
層目の配線層に形成された複数の配線１７が延在してい
る。配線１７は、基本セル内配線及び基本セル４間或い
は基本セル４で構成された回論理回路間等を結線する信
号用配線として使用されている。図２に示す配線１７は
基本セル内配線であり、この基本セル内配線は層間絶縁
膜１６に形成された接続孔を通してｎチャネルＭＩＳＦ
ＥＴＱのｎ型半導体領域１５に電気的に接続されてい
る。

【００２４】前記配線１７上には層間絶縁膜１８が形成
され、この層間絶縁膜１８上には第２層目の配線層に形
成された複数の配線１９が相互に近接して延在してい
る。配線１９は、基本セル４間或いは基本セル４で構成
された論理回路間等を結線する信号用配線として使用さ
れている。

【００２５】前記配線１９間の領域には絶縁膜２１が設
けられ、この絶縁膜２１と配線１９の側面との間には空
間部２２が設けられている。即ち、複数の配線１９は、
これらの間に設けられた絶縁膜２１及び空間部２２によ
って相互に電気的に分離されている。空間部２２は配線
１９の側面に沿うように設けられている。絶縁膜２１
は、配線１９間を埋め込むように設けられ、例えば酸化
珪素膜(ＳiＯ₂)で形成されている。

【００２６】前記配線１９上には層間絶縁膜２３が形成
され、この層間絶縁膜２３上には第３層目の配線層に形
成された複数の配線２４が延在している。配線２４は、
主に電源配線として使用されているが、基本セル４間或
いは基本セル４で構成された回論理回路間等を結線する
信号用配線としても使用されている。図２に示す配線２
４は信号用配線であり、この信号用配線は層間絶縁膜２
３に形成された接続孔を通して配線１９に電気的に接続
されている。なお、第３層目の配線層には前述の外部端
子２が形成されている。

【００２７】前記配線２４上には、図示していないが、
最終保護膜が形成されている。この最終保護膜には、外
部端子２の表面を露出するボンディング開口が形成され
ている。

【００２８】前記配線１９には配線間容量が付加されて
いる。本実施形態の場合、相互に近接する配線１９間
は、空間部２２及び酸化珪素膜からなる絶縁膜２１によ
って相互に電気的に分離されているので、配線１９に付
加される配線間容量は、空間部２２における容量Ｃ１と
絶縁膜２１における容量Ｃ２との直列容量（Ｃ＝Ｃ１×
Ｃ２／(Ｃ１＋Ｃ２)）で表わされる。空間部２２の比誘
電率（空気の比誘電率ε≒１．０）は絶縁膜２１の比誘
電率(酸化珪素膜の比誘電率ε＝３．９)よりも小さいの
で、容量Ｃ１と容量Ｃ２との直列容量で表わされる配線
間容量は、相互に近接する配線１９間を絶縁膜２１だけ
で相互に電気的に分離した場合の配線間容量に比べて低
くなる。即ち、相互に近接する配線１９間に空間部２２
を設けることにより、配線１９に付加される配線間容量
を低減できる。

【００２９】次に、前記半導体集積回路装置の製造方法
について、図３乃至図１０（製造方法を説明するための
断面図）を用いて説明する。

【００３０】まず、単結晶珪素からなるｐ型の半導体基
板１０を準備する。

【００３１】次に、前記半導体基板１０の主面の素子形
成領域にｐ型ウエル領域１１及びｎ型ウエル領域を形成
し、その後、半導体基板１０の主面の素子間分離領域に
フィールド絶縁膜１２を形成し、その後、ｐ型ウエル領
域１１の表面部にｎチャネルＭＩＳＦＥＴＱを形成する
と共に、ｎ型ウエル領域の表面部にｐチャネルＭＩＳＦ
ＥＴを形成し、その後、半導体基板１０の主面上に層間
絶縁膜１５を形成し、その後、層間絶縁膜１５に接続孔
を形成し、その後、層間絶縁膜１５上に第１層目の配線
１７を形成し、その後、配線１７上に層間絶縁膜１８を
形成する。ここまでの工程を図３に示す。

【００３２】次に、図４に示すように、前記層間絶縁膜
１８上に第２層目の配線１９を形成する。配線１９は、
層間絶縁膜１８上に例えばアルミニウム膜若しくはアル
ミニウム合金膜からなる金属膜をスパッタ法で形成し、
この金属膜にパターンニングを施すことにより形成され
る。

【００３３】次に、図５に示すように、前記配線１９上
を含む半導体基板１０の主面上の全面に例えば窒化珪素
膜からなる絶縁膜２０ＡをＣＶＤ(Ｃhemical Ｖapor Ｄ
eposition)法で形成する。絶縁膜２０Ａの膜厚は後述す
る空間部の幅を規定するので、本実施形態においては
０．０５［μｍ］の厚さで絶縁膜２０Ａを形成する。

【００３４】次に、前記絶縁膜２０Ａに異方性ドライエ
ッチングを施し、図６に示すように、配線１９の側面を
覆う側壁絶縁膜２０を形成する。

【００３５】次に、図７に示すように、前記側壁絶縁膜
２０で規定された領域内を含む半導体基板１０の主面上
の全面に例えば酸化珪素膜からなる絶縁膜２１をＣＶＤ
法で形成する。

【００３６】次に、前記配線１９の表面が露出するまで
絶縁膜２１を例えばＣＭＰ法で除去し、図８に示すよう
に、側壁絶縁膜２０で規定された領域に絶縁膜２１を形
成する。

【００３７】次に、前記側壁絶縁膜２０を選択的に除去
し、図９に示すように、配線１９と絶縁膜２１との間に
空間部２２を形成する。側壁絶縁膜２０の除去は、リン
酸液を用いたウエットエッチング法で行う。この工程に
おける空間部２２の幅は、絶縁膜２０Ａの膜厚とほぼ同
一、即ち０．０５［μｍ］である。

【００３８】次に、図１０に示すように、前記配線１９
上を含む半導体基板１０の主面上の全面に例えば酸化珪
素膜からなる層間絶縁膜２３をＣＶＤ法で形成する。こ
の工程において、空間部２２は０．０５［μｍ］の極め
て狭い幅で形成されているので、層間絶縁膜２３の堆積
中のオーバーハングによって空間部２２を埋め込むこと
なく層間絶縁膜２３を形成することができる。

【００３９】次に、前記層間絶縁膜２３に接続孔を形成
し、その後、層間絶縁膜２３上に第３層目の配線２４及
び外部端子２を形成し、その後、配線２４上に最終保護
膜を形成し、その後、最終保護膜にボンディング開口を
形成することにより、本実施形態の半導体集積回装置が
ほぼ完成する。

【００４０】このように、本実施形態によれば、相互に
近接する配線１９間に空間部２２を設けることにより、
配線１９に付加される配線間容量を低減できるので、半
導体集積回路装置の動作速度の高速化を図ることができ
る。

【００４１】また、本実施形態によれば、配線１９間
に、酸化珪素膜からなる絶縁膜２１の比誘電率に比べて
小さい比誘電率を有する空間部２２を容易に形成するこ
とができる。

【００４２】なお、本実施形態は第２層目の配線１９間
に空間部２２を設けた例について説明したが、空間部２
２は第１層目の配線１７間及び第３層目の配線２４間に
設けてもよい。

【００４３】（実施形態２）本発明の実施形態２である
ゲートアレイ方式を採用する半導体集積回路装置の製造
方法を図１１乃至図１５(製造方法を説明するため要部
断面図)を用いて説明する。

【００４４】まず、前述の実施形態１と同様に、図３に
示す状態まで形成し、その後、図11に示すように、層間
絶縁膜１８上の全面に絶縁膜２１を形成する。

【００４５】次に、前記絶縁膜２１にパターンニングを
施して溝２５を形成し、その後、図１２に示すように、
前記絶縁膜２１上を含む半導体基板の主面上の全面に例
えば窒化珪素膜からなる絶縁膜２０ＡをＣＶＤ法で形成
する。絶縁膜２０Ａの膜厚は後述する空間部の幅を規定
するので、本実施形態においては０．０５［μｍ］の厚
さで絶縁膜２０Ａを形成する。

【００４６】次に、前記絶縁膜２０Ａに異方性ドライエ
ッチングを施し、図１３に示すように、溝２５の側面を
覆う側壁絶縁膜２０を形成する。

【００４７】次に、図１４に示すように、前記側壁絶縁
膜２０で規定された領域内を含む半導体基板の主面上の
全面に例えばアルミニウム膜若しくはアルミニウム合金
膜からなる金属膜１９Ａをスパッタ法で形成する。

【００４８】次に、前記絶縁膜２１の表面が露出するま
で金属膜１９Ａを例えばＣＭＰ法で除去し、図１５に示
すように、側壁絶縁膜２０で規定された領域に第２層目
の配線１９を形成する。

【００４９】次に、前述の実施形態と同様の方法で前記
側壁絶縁膜２０を選択的に除去し、配線１９と絶縁膜２
１との間に空間部２２を形成する。この後、前述の実施
形態と同様の方法で層間絶縁膜２３を形成し、その後、
層間絶縁膜２３に接続孔を形成し、その後、層間絶縁膜
２３上に第３層目の配線２４及び外部端子２を形成し、
その後、配線２４上に最終保護膜を形成し、その後、最
終保護膜にボンディング開口を形成することにより、本
実施形態の半導体集積回装置がほぼ完成する。

【００５０】このように、本実施形態によれば、前述の
実施形態１と同様に、配線１９間に、酸化珪素膜からな
る絶縁膜２１の比誘電率に比べて小さい比誘電率を有す
る空間部２２を容易に形成することができる。

【００５１】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。

【００５２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００５３】半導体集積回路装置の動作速度の高速化を
図ることができる。

【図面の簡単な説明】

【図１】本発明の実施形態である半導体集積回路装置の
チップレイアウト図である。

【図２】前記半導体集積回路装置の要部断面図である。

【図３】前記半導体集積回路装置の製造方法を説明する
ための要部断面図である。

【図４】前記半導体集積回路装置の製造方法を説明する
ための要部断面図である。

【図５】前記半導体集積回路装置の製造方法を説明する
ための要部断面図である。

【図６】前記半導体集積回路装置の製造方法を説明する
ための要部断面図である。

【図７】前記半導体集積回路装置の製造方法を説明する
ための要部断面図である。

【図８】前記半導体集積回路装置の製造方法を説明する
ための要部断面図である。

【図９】前記半導体集積回路装置の製造方法を説明する
ための要部断面図である。

【図１０】前記半導体集積回路装置の製造方法を説明す
るための要部断面図である。

【図１１】本発明の実施形態２である半導体集積回路装
置の製造方法を説明するための要部断面図である。

【図１２】前記半導体集積回路装置の製造方法を説明す
るための要部断面図である。

【図１３】前記半導体集積回路装置の製造方法を説明す
るための要部断面図である。

【図１４】前記半導体集積回路装置の製造方法を説明す
るための要部断面図である。

【図１５】前記半導体集積回路装置の製造方法を説明す
るための要部断面図である。

【符号の説明】

１…チップ、２…外部端子、３…入出力バッファ回路、
４…基本セル、５…基本セル列、６…配線形成領域、１
０…半導体基板、１１…ｎ型ウエル領域、１２…フィー
ルド絶縁膜、１３…ゲート絶縁膜、１４…ゲート電極、
１５…ｎ型半導体領域、１６，１８，２３…層間絶縁
膜、１７…第１層目の配線、１９…第２層目の配線、２
４…第３層目の配線、２０…側壁絶縁膜、２１…絶縁
膜、２２…空間部、２５…溝、Ｑ…ｎチャネルＭＩＳＦ
ＥＴ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 同一配線層に、絶縁膜によって相互に電
   気的に分離された複数の配線を有する半導体集積回路装
   置であって、相互に近接する配線間に空間部が設けられ
   ていることを特徴とする半導体集積回路装置。
2. 【請求項２】 前記空間部は、前記配線の側面と前記絶
   縁膜との間に設けられていることを特徴とする請求項１
   に記載の半導体集積回路装置。
3. 【請求項３】 前記空間部は、前記配線の側面に沿うよ
   うに設けられていることを特徴とする請求項２に記載の
   半導体集積回路装置。
4. 【請求項４】 半導体基板の主面上に形成された第１の
   絶縁膜上に複数の配線を形成する工程と、前記配線の側
   面を覆う側壁絶縁膜を形成する工程と、前記側壁絶縁膜
   で規定された領域内に第２の絶縁膜を形成する工程と、
   前記側壁絶縁膜を選択的に除去して空間部を形成する工
   程を備えたことを特徴とする半導体集積回路装置の製造
   方法。
5. 【請求項５】 半導体基板の主面上に形成された絶縁膜
   に複数の溝を形成する工程と、前記溝の側面を覆う側壁
   絶縁膜を形成する工程と、前記側壁絶縁膜で規定された
   領域に配線を形成する工程と、前記側壁絶縁膜を選択的
   に除去して空間部を形成する工程を備えたことを特徴と
   する半導体集積回路装置の製造方法。