JPH1187606A

JPH1187606A - 静電保護回路およびこれを備えた半導体集積回路装置

Info

Publication number: JPH1187606A
Application number: JP9237096A
Authority: JP
Inventors: Toshikazu Fukuda; 田利和福; Kazuhiro Kinoshita; 下和弘木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-09-02
Filing date: 1997-09-02
Publication date: 1999-03-30

Abstract

(57)【要約】【課題】被保護回路の動作速度を高速に維持しつつ、
高い静電破壊耐量を有する静電保護回路およびこれを備
えた半導体集積回路装置を提供する。【解決手段】入力パッド１３，１４，１６，１７に隣
接して保護素子としてのＭＯＳダイオード８，９を備
え、各ＮＭＯＳダイオード９のドレインを入力パッド１
３，１４，１６，１７に接続し、ゲートおよびソースを
ＧＮＤパッド１２に接続し、各ＮＭＯＳダイオード８の
ゲートをＧＮＤパッド１２に接続し、ソースを入力パッ
ド１３，１４，１６，１７に接続し、さらに、ドレイン
を、半導体基板１の周縁部を周回して配設された外周Ａ
Ｌ配線４ａを介してＶｃｃパッド１１と接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は静電保護回路および
これを備えた半導体集積回路装置に関するものである。

【０００２】

【従来の技術】従来、ＡＮＤゲートやＯＲゲート等の基
本ゲートを有するいわゆる標準ロジック集積回路（以
下、標準ＩＣという）では、１４ピンのデュアルインラ
インパッケージ（Ｄual Ｉnline Ｐackage）またはそれ
以上の多数端子を備えたＬＳＩが主流となっていた。ま
た、複数の標準ＩＣで実現した機能をユーザの要求に合
わせて１チップ化するＡＳＩＣ（Ａpplication Ｓpeci
fic ＩＣ）技術も進歩してきている。

【０００３】この一方、特定の出力信号を１ビットのみ
反転して取出し、別の回路に入力する等、集積回路の一
部の回路のみを使用するという用途も近年増加してい
る。例えば、携帯情報機器分野では、４本ないし８本の
ピンを有し、１個ないし３個程度の回路を搭載した表面
実装用の小型のパッケージをなす小規模標準ＩＣの市場
が拡大されつつある。

【０００４】このような小規模ＩＣに搭載される回路
は、低消費電力のためにＣＭＯＳで構成される場合が多
いため、静電耐量の大きなＥＳＤ（Ｅlectric Ｓtatic
Ｄischarge）保護素子を入力部に備えることが必要とな
る。特に、近年のＩＣでは、高速性能・低電圧動作を追
求した結果、ゲート酸化膜の膜厚は１００ｎｍ以下、ゲ
ート長は１μｍ以下になり、従来よりもさらに静電破壊
されやすい構造となっている。

【０００５】ＥＳＤ保護素子としては、拡散層を利用し
た接合型のＰＮ／ＮＰのダイオードと、ゲート電位を固
定しＦＥＴのチャンネルをオフとしたＭＯＳ型のダイオ
ードが利用され、いずれの保護素子を選択すべきかにつ
いては、一般に静電耐圧とサージ電流が流れた場合の放
電速度および保護素子に寄生する浮遊容量が動作速度へ
与える影響等を考慮する必要がある。

【０００６】接合型のＰＮ／ＮＰのダイオードについ
て、入力−Ｖｃｃ間にＰＮダイオード、入力−ＧＮＤ
（Ｇround ）間にＮＰダイオードを付加した場合を例に
して考える。入力レベルが通常状態（ＧＮＤ〜Ｖｃｃ）
では両ダイオードとも逆バイアス状態となり入力−Ｖｃ
ｃ間、入力−ＧＮＤ間はオープンと見なせる。この状態
で入力に大きな電圧が印加された時、サージ電流は、こ
の保護素子に流れ、内部素子に影響を与えにくくなる。

【０００７】しかし、接合型のダイオードの容量値は、
一般的に大きいので、大きなサイズのダイオードを入力
に付加すると、信号ラインに並列に容量を付加すること
になり、この容量は、寄生容量として作用する。ダイオ
ードの接合面積が大きくなると、印加された電荷は接合
面に分散し放電するため接合部の局所的な温度上昇が抑
制され、接合部は破壊されにくくなるが、その反面接合
面の容量が増大し、その結果、ＩＣの動作スピードを遅
らせることになる。

【０００８】さらに、近年では、単一のシステムであっ
ても電源電圧Ｖｃｃが、５Ｖおよび３．３Ｖであるな
ど、複数の電圧が存在する。このように異なる電源電圧
が印加されると、電源電圧３．３Ｖにおいて入力“Ｈ”
レベルが５Ｖなどという事態も発生する。このように互
いに異なる電源電圧を有するＬＳＩのインタフェイスに
小規模ＩＣを挿入した場合には、入力−Ｖｃｃ間の保護
素子が順バイアスとなって大きな電流が流れてしまい、
ＩＣ間のインタフェイスを考えると致命的な問題とな
る。従って、このような保護素子を付加したＩＣは前記
のようなインタフェイス用途には使用できない。

【０００９】このような問題を避けるため小規模ＩＣに
ついては、ゲートをＧＮＤ電位に固定したＮＭＯＳ型の
ダイオードが用いられている。上記のような電源電圧レ
ベルよりも入力電圧レベルが高い場合であってもダイオ
ードは逆バイアス状態であり電流が流れることはないか
らである。

【００１０】このＭＯＳ型ダイオードを使用した小規模
ＩＣに関する従来の技術について図面を参照しながら説
明する。

【００１１】図６は、静電保護素子としてＭＯＳダイオ
ードを使用した小規模ＩＣの従来の技術の第１の具体例
である。

【００１２】図６に示すように、半導体基板１の上側の
辺の端部に１個のＶｃｃパッド１１が設けられ、このＶ
ｃｃパッドに隣接するように、上側の辺の近傍に入力パ
ッド１３，１５、出力パッド１４が設けられている。下
側の辺の端部であって、Ｖｃｃパッド１１に対角線上で
対向する位置には、ＧＮＤ端子１２が備えられ、さらに
この辺部近傍には、出力パッド１８、入力パッド１７，
１６が備えられている。これらの端子の内側には、２入
力ＮＡＮＤ回路、２入力ＮＯＲ回路等のＭＯＳ回路２，
３が形成されており、また、端子の外側の半導体基板周
縁部には、外周ＡＬ配線２４が周回して配設されてい
る。なお、同図のような端子配列においては、入力パッ
ド１３および１７について垂直方向に共通の信号線を配
置することが可能になるため、Ｖｃｃパッド１１の近傍
には一般的に入力端子が配置される。

【００１３】Ｖｃｃパッド１１は、ＭＯＳ回路２、３等
の全ての素子に対し外周ＡＬ配線２４を介してＶｃｃ電
位を供給する。入力端子１３には、入力−Ｖｃｃ間、入
力−ＧＮＤ間にそれぞれＮＭＯＳ型ダイオード８，９が
付加されており、入力−Ｖｃｃ間のＮＭＯＳ型ダイオー
ド８は、外周ＡＬ配線２４によりＶｃｃパッド１１と接
続されている。

【００１４】この状態の等価回路を図７に示す。

【００１５】図７に示すように、ＮＭＯＳダイオード９
のドレインが内部回路２の入力端子１３に接続され、ゲ
ートおよびソースは、接地されている。また、ＮＭＯＳ
ダイオード８のゲートは接地され、ソースは入力端子１
３に接続され、ドレインが電源端子１１に接続されてい
る。

【００１６】このＮＭＯＳダイオード８の拡大図を図８
に示す。

【００１７】図８において、Ｐウェル５０の上にゲート
電極３３が形成され、共通線の端部で接地されている。
Ｐウェル５０の表面部には、上記ゲート電極の幅分隔離
されてドレイン４０とソース４１が交互に形成されてい
る。ドレイン４０は共通配線３１を介してＶｃｃパッド
１１に接続され、また、ソース４１は共通配線３２を介
して入力パッド１３に接続されている。

【００１８】図８に示すＮＭＯＳダイオード８のＡーＡ
断面図を図９に示す。

【００１９】図９において、半導体基板１の表面部にＰ
ウェル５０が形成され、周辺の表面部に形成されたＰ⁺
拡散領域を介して接地されている。

【００２０】Ｐウェル５０の上には酸化膜３４を介して
ゲート電極３３が形成され、また、Ｐウェル５０の表面
部には、上記ゲート電極３３の幅分分離して高濃度のＮ
型不純物拡散領域が形成され、同図において左から順に
ＮＭＯＳのドレイン４０、ソース４１を構成し、それぞ
れＡＬ配線３１，３２に接続されている。

【００２１】図１０は、従来技術の第２の具体例であ
り、外周ＡＬ配線２４がチップ外周に完全に形成されて
いないものである。この場合でもＶｃｃパッド１１に最
も近い入力端子１３に隣接して設けられたＮＭＯＳ型ダ
イオード８はＶｃｃパッド１１から最短で配置された外
周ＡＬ配線２４に慣習的に接続されていた。

【００２２】

【発明が解決しようとする課題】ＭＯＳ型のダイオード
の場合には、ゲートとチャネルとの電位差が大きいと接
合部が破壊するだけでなく、ゲート酸化膜も破壊すると
いう事態が発生しうる。このような事態の発生を防ぐた
め、ダイオード自体のサイズを大きくすると、前述した
ように、ダイオードの容量が増加する。従って、入力さ
れた信号は、この大きな容量に充電されながら立ち上が
るため、入力信号が遅延し、その結果、回路の動作速度
が低下するという事態が発生する。

【００２３】回路の動作速度に関しては、近年のＩＣは
特に高速性能が高められており、例えば、バッファを有
しない、最も回路構成が単純なタイプのインバータでの
スイッチング時間は、製品レベルでも数ｎｓと非常に高
速になっている。従って、特に回路の性能に影響を及ぼ
しやすい入力部に付加される静電破壊保護素子のサイズ
を必要最小限とすることにより、寄生容量の増大を極力
抑制しなければならない。

【００２４】さらに、静電破壊耐量を決定するもう一つ
の要因として電極パッドの配置の問題がある。従来のＩ
Ｃにおいては、Ｖｃｃパッドから各入力パッドまでの距
離はある程度確保できていたため、静電破壊耐量が著し
く劣る端子はなく、問題が表面化することはなかった。
ここでいう距離とは、具体的に外周ＡＬ配線の配線長に
相当する。例えば、入力パッド−Ｖｃｃパッド間の静電
破壊耐量を考えると、印加された総電荷の放電特性は、
この端子間を外部からみた時のインピーダンスに従った
特性となる。即ち、放電速度は、回路に並列に入る保護
素子等の容量値と配線に含まれる抵抗成分及びインダク
タンス成分とから決まる時定数で決定される。放電速度
が遅くなれば、単位時間当たりの電荷量の変化（即ち、
電流）が抑制され、接合部の熱破壊が抑制されることに
なる。このことから、配線部に適度な抵抗成分とインダ
クタンス成分を持たせるため十分な配線長を確保するこ
とが必要になる。

【００２５】しかしながら、近年の微細加工技術の一層
の進歩により、回路のサイズの小型化がますます進展し
ている。さらに、組立て技術の進歩によりＩＣチップの
製造コスト削減要求に対応して、チップサイズの小型化
が進んでいる。

【００２６】このような背景の下で、小規模標準ＩＣに
ついても、Ｖｃｃパッドに近接した位置に入力パッドが
配置され、Ｖｃｃパッドと入力パッドの中心の間隔が１
２０〜１５０μｍ以下にまで接近するような設計が避け
て通れなくなった。

【００２７】さらに、ＭＯＳ型の保護素子のゲート酸化
膜は、その製造プロセス上、内部回路に使用されている
ゲート酸化膜の膜厚と同一の膜厚となっており、ＭＯＳ
型ダイオード自身の静電破壊耐量が従来に比べ低下して
いる。その結果、このようなＶｃｃパッドに近接配置さ
れた入力端子とＶｃｃ端子との間の静電破壊耐量は著し
く低いものとなってしまった。このような場合、最も弱
い端子の静電破壊耐量を向上させるためには、保護素子
のサイズ（接合面積／ゲート幅／ゲート長）を大きくし
なければならず、その結果保護素子全体の寄生容量も同
時に増加する。

【００２８】このように、従来の技術の下では、ＭＯＳ
型ダイオードを保護素子として使用すると、回路の動作
スピードが著しく低下するという問題があった。

【００２９】本発明は、上記事情に鑑みてなされたもの
であり、その目的は、被保護回路の動作速度を高速に維
持しつつ、高い静電破壊耐量を有する静電保護回路およ
びこれを備えた半導体集積回路装置を提供することにあ
る。

【００３０】

【課題を解決するための手段】本発明は、以下の手段に
より、上記課題の解決を図る。

【００３１】即ち、本発明（請求項１）によれば、第１
のドレインが被保護回路の入力端子に接続され、第１の
ゲートおよび第１のソースが接地端子に接続された第１
のＭＯＳトランジスタと、第２のゲートが接地端子に接
続され、第２のソースが上記入力端子に接続され、第２
のドレインは抵抗およびインダクタンスを含むインピー
ダンスを介して上記被保護回路の電源端子に接続された
第２のＭＯＳトランジスタとを備えた静電保護回路が提
供される。

【００３２】上記被保護回路は、ＭＯＳトランジスタを
備えた回路であることが好ましい。また、本発明（請求
項３）によれば、被保護回路と、半導体基板の第１の辺
の第１の端部に設けられた電源端子と、上記第１の辺に
対向する第２の辺の上記第１の端部に対角線上で対向す
る第２の端部に設けられた接地端子と、上記第１の辺と
上記第２の辺の近傍に設けられた少なくとも１の上記被
保護回路の入力端子および少なくとも１の上記被保護回
路の出力端子と、第１のドレインが上記入力端子に接続
され、第１のゲートおよび第１のソースが上記接地端子
に接続された第１のＭＯＳトランジスタと、第２のゲー
トが上記接地端子に接続され、第２のソースが上記入力
端子に接続され、各端子を囲むように上記半導体基板の
周縁部に周回されて設けられた金属配線を介して第２の
ドレインが上記電源端子に接続された第２のＭＯＳトラ
ンジスタとを備えた静電保護回路を備えた半導体集積回
路装置が提供される。

【００３３】上記金属配線は、上記半導体基板の一辺に
平行な抵抗増加用の狭幅部分を備えることが望ましい。

【００３４】また、上記金属配線は、第１層と第２層の
多層配線でなり、上記第１層の金属配線は、上記電源端
子と、上記電源端子の上記第１の辺の近傍の第１層に設
けられた上記入力端子とを接続し、上記第２層の金属配
線は、上記電源端子と、上記電源端子の上記第２の辺の
近傍の第２層に設けられた上記入力端子とを接続するも
のでも良い。

【００３５】上記入力端子には、微小距離を隔てて上記
電源端子に隣接して設けられた入力端子が含まれていて
も良い。

【００３６】さらに、上記被保護回路は、ＭＯＳトラン
ジスタを備えた回路であることが望ましい。

【００３７】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態のいくつかについて説明する。

【００３８】なお、以下の各図において、図６ないし図
１０と同一の部分には、同一の参照番号を付してその説
明は省略する。

【００３９】図１は、本発明にかかる静電保護回路の実
施の形態を示す回路図である。

【００４０】図１に示すように、ＮＭＯＳダイオード９
のドレインが内部回路２の入力端子１３に接続され、ゲ
ートおよびソースは、接地されている。また、ＮＭＯＳ
ダイオード８のゲートは接地され、ソースは入力端子１
３に接続され、さらに、ドレインは、本発明において特
徴的なインダクタンス素子２７および抵抗素子２８を介
して電源端子Ｖｃｃ１１に接続されている。

【００４１】図１に示す静電保護回路の動作は、次の通
りである。

【００４２】即ち、まず、入力が通常のレベルでは、Ｎ
ＭＯＳダイオード８および９のいずれも逆バイアス状態
となり、それぞれＡーＶｃｃ間、ＡーＧＮＤ間は、開放
の状態となる。この点は、入力信号のレベルがＶｃｃを
上回る場合でも同様である。次に、静電放電が発生し、
入力端子１３にサージ電流が入った場合には、サージ電
流は、入力端子１３ーＶｃｃ間のインピーダンス｜Ｚ｜
に応じて放電していく。これは、ＭＯＳダイオードの接
合面の熱破壊耐量は単位時間当りに流れる電荷量に依存
するからであり、この電荷量は、放電波形の鈍化、即
ち、時定数τの増加により減少させることができる。

【００４３】ここで、時定数τ〓Ｃ・｜Ｚ｜であり、｜
Ｚ｜＝｛（Ｒ²＋（ｊωＬ）²｝^1/ ²であるため、図１
に示す静電保護回路によれば、単位時間当りに流れる電
荷量は、従来の技術と比較して小さくなる。このため、
発生するジュール熱が十分小さくなり、接合面の静電破
壊を防止することが可能になる。なお、保護素子の大き
さは、従来の技術と同一であるため、回路の動作速度が
落ちることはない。

【００４４】次に、図１に示す静電保護回路を備えた半
導体集積回路装置のいくつかについて、本発明にかかる
半導体集積回路装置の実施の形態として説明する。

【００４５】図２は、本発明にかかる半導体集積回路装
置の第１の実施の形態を示す略示平面図である。

【００４６】図２に示す半導体集積回路装置１０は、２
つの内部回路２，３と４つの入力パッド１３，１４，１
６，１７、２つの出力パッド１５，１８、ＧＮＤパッド
１２、Ｖｃｃパッド１１および本発明において特徴的な
外周ＡＬ配線４ａを備えている。内部回路２、３は、い
ずれも一般的なＣＭＯＳ論理回路であり、本実施形態に
おいては、２入力ＮＡＮＤゲートが組込まれている。

【００４７】内部回路２の回路図を図１１に示す。

【００４８】図１１において、２つのＰＭＯＳＱ₁，Ｑ₂
が並列に接続され、それぞれのソースは電源端子Ｖ_cc１
１に接続され、ドレインは出力端子１５に接続されてい
る。ＰＭＯＳＱ₁のゲートには入力端子１６が接続さ
れ、また、ＰＭＯＳＱ₂のゲートには入力端子１７が接
続されている。

【００４９】また、２つのＮＭＯＳＱ₃，Ｑ₄が、直列に
接続され、Ｑ₃のソースは出力端子１５に、ドレインは
Ｑ₄のソースにそれぞれ接続され、ゲートは入力端子１
７に接続されている。更に、ＮＭＯＳＱ₄のドレインは
接地端子１２に接続され、ゲートは入力端子１６に接続
されている。

【００５０】このような構成により、内部回路２は、Ｎ
ＡＮＤゲートを形成している。なお、内部回路３も、図
１１と同様の構成によりＮＡＮＤゲートを形成してい
る。

【００５１】図２において、矩形の半導体基板１上の右
上コーナ部にＶｃｃパッドが設けられ、中央に設けられ
た内部回路２，３に電源電圧を供給している。

【００５２】内部回路２は、入力信号を入力パッド１
６，１７から受けて、出力信号を出力パッド１５から出
力する。また、内部回路３は、入力信号を入力パッド１
３，１４から受けて、出力信号を出力パッド１８から出
力する。

【００５３】各ＮＭＯＳダイオード９のドレインは、入
力パッド１３，１４，１６，１７に接続され、ゲートお
よびソースは、ＧＮＤパッド１２に接続されている。ま
た、各入力パッド１３，１４，１６，１７には、保護素
子としてのＭＯＳダイオード８（図８、図９参照）およ
びＭＯＳダイオード９が隣接して備えられている。

【００５４】各ＭＯＳダイオード８のゲートはＧＮＤパ
ッド１２に接続され、ソースは入力パッド１３，１４，
１６，１７に接続され、さらに、ドレインは、半導体基
板１の周縁部を周回して配設された外周ＡＬ配線４ａを
介してＶｃｃパッド１１と接続されている。Ｖｃｃパッ
ド１１に最も近接した入力パッド１３においても、最短
の距離で接続されることなく、この外周ＡＬ配線４ａを
介してＶｃｃパッド１１と接続されている。このような
周回形状の配線を行って、長い配線長を確保することに
より、外周ＡＬ配線４ａは、図１に示すインダクタンス
素子２７および抵抗素子２８を構成する。

【００５５】即ち、各ＭＯＳダイオード８，９と外周Ａ
Ｌ配線４ａは、上述した本発明にかかる静電保護回路の
実施の形態を形成し、その等価回路は、図４に示す回路
と同一である。

【００５６】従って、特に、入力端子１３に隣接して備
えられた静電保護回路については、４つの静電保護回路
の中で最も大きな静電破壊耐量を有し、その数値は、従
来技術における２２０Ｖないし２３０Ｖに対し、２７０
Ｖないし２８０Ｖとなり、２０％以上の改善を実現する
ことができる。

【００５７】なお、外周ＡＬ配線４ａには、Ｖｃｃが常
に供給されており、また、このＶｃｃはバイアスとして
スイッチング動作を行うこともないので、配線距離を長
くすることによる回路特性への影響はない。また、配線
が長くなることによる直流抵抗の増大についても、ＡＬ
等の配線に使用される金属自体の抵抗率が小さいため、
増大した直流抵抗による電圧降下は、数ｍＶ程度であ
り、全く問題ない。次に、本発明にかかる半導体集積回
路装置の第２の実施の形態について説明する。

【００５８】図３は、本発明にかかる半導体集積回路装
置の第２の実施形態を示す略示平面図である。

【００５９】図３に示す半導体集積回路装置２０は、図
２に示す半導体集積回路装置１０と同様に、２つの内部
回路２，３と４つの入力パッド１３，１４，１６，１
７、これらの入力パッドにそれぞれ隣接して設けられた
ＮＭＯＳダイオード８，９、２つの出力パッド１５，１
８、ＧＮＤパッド１２、Ｖｃｃパッド１１、外周ＡＬ配
線４ｂを備えている。

【００６０】本実施形態においても、各ＭＯＳダイオー
ド８，９と外周ＡＬ配線４ｂは、上述した本発明にかか
る静電保護回路の実施の形態を形成し、その等価回路
は、図１に示す回路と同一である。

【００６１】本実施形態にかかる半導体集積回路装置２
０における特徴は、外周ＡＬ配線４ｂの形状にある。

【００６２】即ち、Ｖｃｃパッドと入力パッド１３，１
４との間の部分の配線を上部の辺５に沿って左辺６に至
るまで細線で結線し、さらに、左辺６の上端６’を通っ
て再び上部の辺５に沿って同様の細線で戻し、入力パッ
ド１３，１４と接続させる形状を採用している点であ
る。

【００６３】このような形状の狭幅部分を設けることに
より、Ｖｃｃパッドに近接する入力パッドとの配線長を
確保して、静電保護回路のインダクタンス素子（図１参
照）のインダクタンスと抵抗の値を高めている。

【００６４】この第２の実施形態である半導体集積回路
装置２０によれば、上述の第１の実施形態である半導体
集積回路装置１０と同様の静電耐量を実現することがで
きる。

【００６５】上述の実施形態は、２つの内部回路と８つ
のパッドを有するＩＣに本発明にかかる静電保護回路を
備えた場合について述べたが、５パッドタイプのさらに
小規模のＩＣについても、本発明にかかる静電保護回路
を適用することができる。

【００６６】図４は、本発明にかかる半導体集積回路装
置の第３の実施の形態を示す略示平面図であり、１つの
内部回路と５つのパッドを有する半導体集積回路装置３
０に本発明にかかる静電保護回路を適用したものであ
る。

【００６７】図４に示す半導体集積回路装置３０は、１
つの内部回路６２と２つの入力パッド５６，５７、これ
らの入力パッドにそれぞれ隣接して設けられたＮＭＯＳ
８，９、１つの出力パッド５５、ＧＮＤパッド５２およ
びＶｃｃパッド５１を備えている。内部回路６２には、
図１１に示すものと同様の２入力ＮＡＮＤゲートが組み
込まれている。

【００６８】各ＮＭＯＳダイオード９のドレインは、入
力パッド５６，５７に接続され、ゲートおよびソース
は、ＧＮＤパッド５２に接続されている。また、各ＭＯ
Ｓダイオード８のゲートはＧＮＤパッド５２に接続さ
れ、ソースは入力パッド５６，５７に接続されている。
さらに、ドレインは、本実施形態においても、半導体基
板６１の周縁部を周回して配設された外周ＡＬ配線５４
を介してＶｃｃパッド５１と接続されている。このよう
な形状の配線を行って、長い配線長を確保することによ
り、外周ＡＬ配線５４は、図１に示すインダクタンス素
子２７および抵抗素子２８を構成する。

【００６９】即ち、本実施形態においても、各ＭＯＳダ
イオード８，９と外周ＡＬ配線５４は、上述した本発明
にかかる静電保護回路を形成し、その等価回路は、図４
に示す回路と同一である。

【００７０】この第３の実施形態の半導体集積回路装置
３０も従来技術と比較して高い静電破壊耐量を有する静
電保護回路を備えており、むしろ、このようにチップサ
イズが小さくなるほど、本発明の効果は大きい。

【００７１】上述の３つの実施形態では、単層配線の半
導体集積回路装置に本発明にかかる静電保護回路を適用
した場合について述べたが、多層配線を有する半導体集
積回路装置に実施することも可能である。

【００７２】図５に示す半導体集積回路装置６０は、本
発明にかかる半導体集積回路装置の第４の実施の形態で
あり、２層にわたる配線を有するものである。

【００７３】本実施形態にかかる半導体集積回路装置６
０も上述の半導体集積回路装置１０および２０と同様
に、２つの内部回路２，３と４つの入力パッド１３，１
４，１６，１７、これらの入力パッドにそれぞれ隣接し
て設けられたＮＭＯＳダイオード８，９、２つの出力パ
ッド１５，１８、ＧＮＤパッド１２、Ｖｃｃパッド１１
および外周ＡＬ配線４ａ，４ｃを備えており、各ＭＯＳ
ダイオード８，９と外周ＡＬ配線４ａ，４ｃは、上述し
た本発明にかかる静電保護回路を形成し、その等価回路
は、図１に示す回路と同一である。

【００７４】図５において、実線で示す配線４ａは、第
１層の外周ＡＬ配線であり、二点鎖線で示す配線４ｃ
は、第２層の外周ＡＬ配線である。即ち、第１層ＡＬ配
線４ａは、半導体基板１の周縁部を周回してＶｃｃパッ
ド１１と入力パッド１３，１４にそれぞれ隣接して設け
られたＮＭＯＳダイオード８のドレインとを接続し、ま
た第２層ＡＬ配線４ｃは、半導体基板１の周縁部を第１
層ＡＬ配線４ａと逆方向に周回してＶｃｃパッド１１と
入力パッド１６，１７にそれぞれ隣接して設けられたＮ
ＭＯＳダイオード８のドレインとを接続している。

【００７５】本実施形態においても第１の実施の形態と
同様の静電破壊耐量を有する静電保護回路が備えられて
おり、内部回路２，３が静電放電から安定的に保護され
る。以上、本発明の実施の形態について説明したが、本
発明は上記実施の形態に限るものでなく、その要旨を逸
脱しない範囲で種々変形して実施することができる。

【００７６】上記実施の形態では、１個または２個の内
部回路を有するＩＣについて説明したが、これを超える
個数の内部回路を有するＩＣに適用できるのは勿論であ
り、また、保護素子としてのＭＯＳダイオードもＮＭＯ
Ｓ型のみならず、ＰＭＯＳ型であっても勿論良い。

【００７７】

【発明の効果】以上詳述したように、本発明は以下の効
果を奏する。

【００７８】即ち、本発明（請求項１、２）によれば、
第２のＭＯＳトランジスタのドレインが抵抗およびイン
ダクタンスを含むインピーダンスを介して電源端子に接
続されているので、被保護回路の動作速度を維持しなが
ら高い静電破壊耐量を有する静電保護回路が提供され
る。

【００７９】また、本発明（請求項３ないし７）によれ
ば、半導体基板の周縁部を周回する外周金属配線を備
え、この外周金属配線により電源端子と第２のＭＯＳダ
イオードのドレインとを接続するので、被保護回路の動
作速度に影響を及すことなく、高い静電破壊耐量を有す
る静電保護回路を備えた半導体集積回路が提供される。

【図面の簡単な説明】

【図１】本発明にかかる静電保護回路の実施の形態を示
す回路図である。

【図２】本発明にかかる半導体集積回路装置の第１の実
施の形態を示す略示平面図である。

【図３】本発明にかかる半導体集積回路装置の第２の実
施形態を示す略示平面図である。

【図４】本発明にかかる半導体集積回路装置の第３の実
施形態を示す略示平面図である。

【図５】本発明にかかる半導体集積回路装置の第４の実
施形態を示す略示平面図である。

【図６】静電保護素子としてＭＯＳダイオードを使用し
た小規模ＩＣの従来の技術の第１の具体例を示す略示断
面図である。

【図７】図６に示す半導体集積回路に備えられた静電保
護回路の構成を示す等価回路図である。

【図８】図６に示す半導体集積回路のＮＭＯＳダイオー
ドのうち、Ｖｃｃパッドに接続されたＮＭＯＳダイオー
ドの拡大図である。

【図９】図８のＡーＡ断面図である。

【図１０】静電保護素子としてＭＯＳダイオードを使用
した小規模ＩＣの従来の技術の第２の具体例を示す略示
断面図である。

【図１１】内部回路２の回路図である。

【符号の説明】

１，６１半導体基板２，３，６２内部回路４ａないし４ｃ，５４外周ＡＬ配線８，９ＮＭＯＳトランジスタ１０本発明の第１の実施の形態である半導体集積回路
装置１１，５１Ｖｃｃパッド１３，１４，１６，１７，５６，５７入力パッド１５，１８出力パッド１２，５２ＧＮＤパッド２０本発明の第２の実施の形態である半導体集積回路
装置２７インダクタンス素子２８抵抗素子３０本発明の第３の実施の形態である半導体集積回路
装置３１ドレイン配線３２ソース配線３３ゲート配線４０ドレイン４１ソース５０Ｐウェル６０本発明の第４の実施の形態である半導体集積回路
装置７０，８０従来の技術による半導体集積回路装置Ｑ₁ ，Ｑ₂ ＰＭＯＳＱ₃ ，Ｑ₄ ＮＭＯＳ

フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/088 29/78

Claims

【特許請求の範囲】

【請求項１】第１のドレインが被保護回路の入力端子に
接続され、第１のゲートおよび第１のソースが接地端子
に接続された第１のＭＯＳトランジスタと、第２のゲートが接地端子に接続され、第２のソースが前
記入力端子に接続され、第２のドレインは抵抗およびイ
ンダクタンスを含むインピーダンスを介して前記被保護
回路の電源端子に接続された第２のＭＯＳトランジスタ
とを備えた静電保護回路。
【請求項２】前記被保護回路は、ＭＯＳトランジスタを
備えた回路であることを特徴とする請求項１に記載の静
電保護回路。
【請求項３】被保護回路と、半導体基板の第１の辺の第１の端部に設けられた電源端
子と、前記第１の辺に対向する第２の辺の前記第１の端部に対
角線上で対向する第２の端部に設けられた接地端子と、前記第１の辺と前記第２の辺の近傍に設けられた少なく
とも１の前記被保護回路の入力端子および少なくとも１
の前記被保護回路の出力端子と、第１のドレインが前記入力端子に接続され、第１のゲー
トおよび第１のソースが前記接地端子に接続された第１
のＭＯＳトランジスタと、第２のゲートが前記接地端子に接続され、第２のソース
が前記入力端子に接続され、各端子を囲むように前記半
導体基板の周縁部に周回されて設けられた金属配線を介
して第２のドレインが前記電源端子に接続された第２の
ＭＯＳトランジスタとを備えた静電保護回路を備えた半
導体集積回路装置。
【請求項４】前記金属配線は、前記半導体基板の一辺に
平行な抵抗増加用の狭幅部分を備えたことを特徴とする
請求項３に記載の半導体集積回路装置。
【請求項５】前記金属配線は、第１層と第２層の多層配
線でなり、前記第１層の金属配線は、前記電源端子と、前記電源端
子の前記第１の辺の近傍の第１層に設けられた前記入力
端子とを接続し、前記第２層の金属配線は、前記電源端子と、前記電源端
子の前記第２の辺の近傍の第２層に設けられた前記入力
端子とを接続することを特徴とする請求３または４に記
載の半導体集積回路装置。
【請求項６】前記入力端子は、微小距離を隔てて前記電
源端子に隣接して設けられた入力端子を含むことを特徴
とする請求項３ないし５のいずれかに記載の半導体集積
回路装置。
【請求項７】前記被保護回路は、ＭＯＳトランジスタを
備えた回路であることを特徴とする請求項３ないし６の
いずれかに記載の半導体集積回路装置。