JPH1197326A - 電子線露光方法およびそれを用いた半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高精度な露光を行うことができる電子線露光
方法およびそれを用いた半導体装置の製造方法を提供す
る。 【解決手段】 ウエハ２における任意の複数のチップＣ
_m1〜Ｃ_mlの隅に位置合わせマークＭ_1a〜Ｍ_ldが配置され
ており、位置合わせマークＭ_1a〜Ｍ_ldの位置を検出し、
ウエハ２におけるチップＣ₁ 〜Ｃ_n の位置や形状に対応
させて露光を行う際に、ウエハ２におけるチップの位置
合わせのために使用されている関数として、チップのウ
エハ２上の座標系のＸおよびＹのＸ・ＸまたはＸ・Ｙあ
るいはＹ・Ｙという２次項を含む関数が使用されている
ものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子線露光（描
画）装置の露光方法およびそれを用いた半導体装置の製
造方法に関し、特に、高精度な露光を行うことができる
電子線露光方法およびそれを用いた半導体集積回路装置
の製造方法に関するものである。

【０００２】

【従来の技術】本発明者は、半導体集積回路装置の製造
方法に使用されている電子線（電子ビーム）露光装置に
ついて検討した。以下は、本発明者によって検討された
技術であり、その概要は次のとおりである。

【０００３】すなわち、ＬＳＩ（Large Scale Integrat
ed Circuit）などの半導体集積回路装置の製造工程にお
いて、電子線露光方法を用いたリソグラフィ技術と選択
エッチング技術とを使用して、半導体基板などからなる
ウエハ（複数個のチップが配置されているウエハ）にス
ルーホールなどのパターンを形成している。

【０００４】この場合、電子線露光装置を使用して露光
を行う際に、半導体素子形成領域としてのチップの形状
を測定し、その位置や形状に対応させて露光が行われて
おり、その方法として、ウエハにおける必要に応じて選
択された複数のチップにおける四隅に設けられている位
置合わせマークの位置を検出することにより、チップに
対するゲイン、回転、シフトなどの位置合わせの係数を
全チップに対して同一の係数として求めて、各々のチッ
プの位置座標の関数にて求めるグローバル合わせを行っ
ている。

【０００５】なお、電子線露光装置（電子線描画装置）
について記載されている文献としては、例えば１９８８
年１２月１３日、工業調査会発行の「電子材料１９８８
年１２月号別冊」ｐ８４〜ｐ８９に記載されているもの
がある。

【０００６】

【発明が解決しようとする課題】ところが、電子線は、
ウエハ表面近傍に電界が存在すると、その電界により、
照射軌道が曲げられて、位置合わせマークの検出位置に
誤差が発生するという問題点がある。

【０００７】この場合、特にウエハ自身が帯電している
場合に、次の通りの問題点が発生している。

【０００８】電子線は、ウエハに対してほぼ垂直に入射
されるので、ウエハが電界を持っていてもその電界はウ
エハ内部では一様なので電子線の照射軌道は曲げられな
いが、通常ウエハの周辺は接地された金属で取り囲まれ
ているために、ウエハの外縁部は、電界の変化が存在し
照射軌道が曲げられてしまうという問題点が発生してい
る。

【０００９】その結果、ウエハの外縁部では、チップが
大きくなっていたり小さくなっている様に誤検出され
る。この誤差は、本発明者の検討の結果、ウエハの中心
から外部に向かって２次元的に生じていることが判明し
た。したがって、前述した合わせ方式によれば、ウエハ
の中心から外部に向かって２次元的に変化する誤差を考
慮していないために、この誤差が各々のチップに影響し
ているので、合わせ精度が劣化しているという問題点が
発生している。

【００１０】本発明の目的は、高精度な露光を行うこと
ができる電子線露光方法およびそれを用いた半導体装置
の製造方法を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１３】すなわち、本発明の電子線露光方法は、ウ
エハにおける複数のチップの隅に位置合わせマークが配
置されており、位置合わせマークの位置を検出し、ウエ
ハにおけるチップの位置や形状に対応させて露光を行う
際に、ウエハにおけるチップの位置合わせのために使用
されている関数として、チップのウエハ上の座標系のＸ
およびＹのＸ・ＸまたはＸ・ＹあるいはＹ・Ｙという２
次項を含む関数が使用されているものである。

【００１４】また、本発明の半導体装置の製造方法は、
前記の電子線露光方法を用いたリソグラフィ技術および
選択エッチング技術を使用して、半導体集積回路装置な
どの半導体装置のパターンを形成する製造工程を有する
ものである。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。

【００１６】（実施の形態１）図１は、本発明の実施の
形態１である電子線露光方法に使用されている電子線露
光装置を示す概略構成図である。

【００１７】図２は、本発明の実施の形態１である電子
線露光方法に使用されているウエハを示す概略平面図で
ある。

【００１８】本実施の形態１の電子線露光方法に使用さ
れている電子線露光装置において、試料台１の上には、
半導体集積回路装置を製造するためのウエハ２がセット
されている。この場合、試料台１は、水平面内において
移動自在なＸＹテーブル機能などの機能を有するもので
あり、ウエハ２の表面には、レジスト膜が塗布されてい
る。

【００１９】また、ウエハ２は、複数のチップＣ₁,Ｃ₂,
Ｃ₃,・・・, Ｃ_n が配置されており、任意の複数のチッ
プの四隅には、位置合わせマークが設けられている。

【００２０】また、複数のチップＣ₁,Ｃ₂,Ｃ₃,・・・,
Ｃ_n のうち、重ね合わせ露光動作を行う際の測定される
複数のチップ（任意に選択された複数のチップ）を、Ｃ
_m1,Ｃ_m2, Ｃ_m3, ・・・, Ｃ_mlとして示している。この
場合、チップＣ_m1の四隅に設けられている位置合わせマ
ークをＭ_1a, Ｍ_1b, Ｍ_1c, Ｍ_1dとして示している。ま
た、チップＣ_m2の四隅に設けられている位置合わせマー
クをＭ_2a, Ｍ_2b, Ｍ_2c,Ｍ_2dとして示している。また、
チップＣ_mlの四隅に設けられている位置合わせマークを
Ｍ_la, Ｍ_lb, Ｍ_lc, Ｍ_ldとして示している。なお、他の
実施の形態として、チップの四隅に設けられている位置
合わせマークは、複数のチップＣ₁,Ｃ₂,Ｃ₃,・・・, Ｃ
_n のうち、重ね合わせ露光動作を行う際の測定される複
数のチップＣ_m1, Ｃ_m2, Ｃ_m3, ・・・, Ｃ_mlにのみ設け
ている態様であることにより、設計仕様に応じて全チッ
プの内の種々の領域のチップを選択して設定する態様を
適用することができる。

【００２１】一方、試料台１の上方には、電子線源３が
設けられており、試料台１にセットされているウエハ２
に対して電子線４が放射されるように構成されている。

【００２２】電子線源３と試料台１との間には、成形器
５、対物レンズ６および偏向器７などから構成されてい
る電子光学系が設けられている。この場合、電子線源３
から放射された電子線４は、成形器５により光電子面が
所定の形状に成形された後、対物レンズ６によりウエハ
２の表面に焦点合わせが行われ、偏向器７によりウエハ
２の上の任意の位置に照射されるようになっている。

【００２３】成形器５は、成形器制御部８および成形信
号発生部９を介して演算部１０に電気的に接続されてい
る。また、対物レンズ６は、レンズ制御部１１および位
置信号発生部１２を介して演算部１０に電気的に接続さ
れている。また、偏向器７は、偏向器制御部１３および
位置信号発生部１２を介して演算部１０に電気的に接続
されている。

【００２４】演算部１０は、高速なアクセルが可能なバ
ッファメモリ１４を介して制御計算機１５に電気的に接
続されていると共に直接的に制御計算機に電気的に接続
されている。

【００２５】制御計算機１５には、例えば大容量の磁気
ディスクなどからなり、ウエハ２に対して露光すべき複
数の図形データを格納している露光データ格納部１６が
電気的に接続されている。この場合、制御計算機１５に
よって、適宜選択された所定の露光データが必要に応じ
てバッファメモリ１４に転送できるようになっている。

【００２６】また、制御計算機１５には、試料台１にセ
ットされているウエハ２の近傍に配置されているマーク
位置検出器１７が電気的に接続されている。また、制御
計算機１５には、試料台制御部１８を介して試料台１が
電気的に接続されている。したがって、ウエハ２の任意
の露光領域を電子光学系の下に位置決め制御できるよう
になっている。

【００２７】次に、本実施の形態の電子線露光方法を説
明する。

【００２８】まず、電子線露光装置を使用した露光に先
立ち、制御計算機１５により、ウエハ２の各々のチップ
Ｃ₁,Ｃ₂,Ｃ₃,・・・, Ｃ_n の各々に露光すべき図形デー
タおよび位置合わせマークＭ_1a, Ｍ_1b, Ｍ_1c, Ｍ_1d, Ｍ
_2a, Ｍ_2b, Ｍ_2c, Ｍ_2d, ・・・, Ｍ_la, Ｍ_lb, Ｍ_lc, Ｍ
_ld上に電子線４を走査させるための走査データを露光デ
ータ格納部１６から読みだしバッファメモリ１４に格納
する。

【００２９】次に、制御計算機１５により、ウエハ２上
でのチップＣ₁,Ｃ₂,Ｃ₃,・・・, Ｃ_n の各々に対する重
ね合わせの補正係数を求める。その操作は、次に記載す
るように行っている。

【００３０】制御計算機１５は、試料台制御部１８を介
して試料台１を移動させ、順次位置合わせマークＭ_1a,
Ｍ_1b, Ｍ_1c, Ｍ_1d, Ｍ_2a, Ｍ_2b, Ｍ_2c, Ｍ_2d, ・・・,
Ｍ_la, Ｍ_lb, Ｍ_lc, Ｍ_ldを電子光学系の下に位置決めす
る。また、バッファメモリ１４内の位置合わせマークＭ
_1a, Ｍ_1b, Ｍ_1c, Ｍ_1d, Ｍ_2a, Ｍ_2b, Ｍ_2c, Ｍ_2d, ・・
・, Ｍ_la, Ｍ_lb, Ｍ_lc, Ｍ_ld上を電子線４を走査させる
ための走査データを用いて、演算部１０、位置信号発生
部１２および偏向器制御部１３を介して偏向器７を制御
し電子線４を位置合わせマークＭ_1a, Ｍ_1b, Ｍ_1c,
Ｍ_1d, Ｍ_2a, Ｍ_2b,Ｍ_2c, Ｍ_2d, ・・・, Ｍ_la, Ｍ_lb,
Ｍ_lc, Ｍ_ldの各々の上を走査させ得られた反射電子１９
をマーク位置検出部１７にて受容し、位置合わせマーク
Ｍ_1a, Ｍ_1b,Ｍ_1c, Ｍ_1d, Ｍ_2a, Ｍ_2b, Ｍ_2c, Ｍ_2d, ・
・・, Ｍ_la, Ｍ_lb, Ｍ_lc, Ｍ_ldの各々の検出座標を得
る。

【００３１】この場合、位置合わせマークＭ_1aの検出座
標は、（Ｘ_m1a , Ｙ_m1a ）としており、チップＣ_m1の中
心の座標を（０, ０）とした原点座標に対するＸ_m1a は
Ｘ方向の座標であり、Ｙ_m1a はＹ方向の座標であり、チ
ップ内の座標を示している。また、以下の位置合わせマ
ークＭ_1bなどの検出座標も、位置合わせマークＭ_1aの検
出座標（Ｘ_m1a , Ｙ_m1a ）と同様な表示を行っている。
すなわち、位置合わせマークＭ_1bの検出座標は
（Ｘ_m1b , Ｙ_m1b ）、位置合わせマークＭ_1cの検出座標
は（Ｘ_m1c , Ｙ_m1c ）、位置合わせマークＭ_1dの検出座
標は（Ｘ_m1d , Ｙ_m1d ）、位置合わせマークＭ_2aの検出
座標は（Ｘ_m2a , Ｙ_m2a ）、位置合わせマークＭ_2bの検
出座標は（Ｘ_m2b , Ｙ_m2b ）、位置合わせマークＭ_2cの
検出座標は（Ｘ_{m2 c} , Ｙ_m2c ）、位置合わせマークＭ_2d
の検出座標は（Ｘ_m2d , Ｙ_m2d ）、・・・、位置合わせ
マークＭ_laの検出座標は（Ｘ_mla , Ｙ_mla ）、位置合わ
せマークＭ_lbの検出座標は（Ｘ_mlb , Ｙ_mlb ）、位置合
わせマークＭ_lcの検出座標は（Ｘ_{ml c} , Ｙ_mlc ）、位置
合わせマークＭ_ldの検出座標は（Ｘ_mld , Ｙ_mld ）と表
示を行っている。

【００３２】制御計算機１５は、位置合わせマーク
Ｍ_1a, Ｍ_1b, Ｍ_1c, Ｍ_1d, Ｍ_2a, Ｍ_2b,Ｍ_2c, Ｍ_2d, ・
・・, Ｍ_la, Ｍ_lb, Ｍ_lc, Ｍ_ldの各々の検出座標（Ｘ
_m1a , Ｙ_{m1 a} ）、（Ｘ_m1b , Ｙ_m1b ）、（Ｘ_m1c , Ｙ
_m1c ）、（Ｘ_m1d , Ｙ_m1d ）、（Ｘ_{m2 a} , Ｙ_m2a ）、
（Ｘ_m2b , Ｙ_m2b ）、（Ｘ_m2c , Ｙ_m2c ）、（Ｘ_m2d ,
Ｙ_m2d ）、・・・、（Ｘ_mla , Ｙ_mla ）、（Ｘ_mlb , Ｙ
_mlb ）、（Ｘ_mlc , Ｙ_mlc ）、（Ｘ_mld , Ｙ_mld ）の各
々を（Ｘ_e , Ｙ_e ）と表現し、位置合わせマークＭ_1a,
Ｍ_1b, Ｍ_1c, Ｍ_1d, Ｍ_2a, Ｍ_2b, Ｍ_2c, Ｍ_2d, ・・・,
Ｍ_la, Ｍ_lb, Ｍ_lc, Ｍ_ldの各々の設計座標（Ｘ_md1a, Ｙ
_md1a）、（Ｘ_m1db ,Ｙ_md1b）、（Ｘ_md1c, Ｙ_md1c）、
（Ｘ_md1d, Ｙ_md1d）、（Ｘ_md2a, Ｙ_md2a）、（Ｘ_m2db ,
Ｙ_md2b）、（Ｘ_md2c,Ｙ_md2c）、（Ｘ_md2d, Ｙ_md2d）、
・・・、（Ｘ_mdla, Ｙ_mdla）、（Ｘ_mdlb, Ｙ_{md lb}）、
（Ｘ_mdlc, Ｙ_mdlc）、（Ｘ_mdld, Ｙ_mdld）の各々を（Ｘ
_d , Ｙ_d ）と表現した時に下記の式１を満足する補正係
数Ａ, Ｂ, Ｃ, Ｄ, Ｅ, Ｆ, Ｇ, Ｈを最小自乗法などを
使用して演算することにより、その補正係数Ａ, Ｂ,
Ｃ, Ｄ, Ｅ,Ｆ, Ｇ, Ｈを規定して、それを演算部１０
に与える。

【００３３】 Ｘ_e ＝（１＋Ａ）Ｘ_d ＋ＢＹ_d ＋ＣＸ_d ・Ｙ_d ＋Ｄ Ｙ_e ＝ＥＸ_d ＋（１＋Ｆ）Ｙ_d ＋ＧＸ_d ・Ｙ_d ＋Ｈ ・・・式１ この場合、式１において、チップＣ₁,Ｃ₂,Ｃ₃,・・・,
Ｃ_n の各々における歪をＡとＦで表すゲイン項、ＢとＥ
で表す回転項、ＣとＧで表す台形項およびＤとＨで表す
シフト項に分類して補正係数を求めるものである。

【００３４】次に、制御計算機１５により、試料台制御
部１８を介して試料台１を制御し、ウエハ２におけるチ
ップＣ₁,Ｃ₂,Ｃ₃,・・・, Ｃ_n の任意の領域を電子光学
系の下に位置決めする。演算部１０は、バッファメモリ
１４内の前記任意の領域に露光すべき図形データの個々
のパターンデータを複数のショットデータに分解し、順
次個々のショットデータに基づいて電子線４の光電面の
形状データとウエハ２上の電子線４の照射位置データと
を算出し、それぞれを成形信号発生部９と位置信号発生
部１２とに与える。この場合、演算部１０は、各々のシ
ョットの設計上の照射位置データすなわち設計上の照射
位置座標（Ｘ_sd, Ｙ_sd）に対して前記の補正係数Ａ,
Ｂ, Ｃ, Ｄ, Ｅ, Ｆ, Ｇ, Ｈを用いて式２で表現される
補正を加え、ウエハ２上の照射位置データすなわち実行
上の照射位置座標（Ｘ_se, Ｙ_se）をもとめ、位置信号発
生部１２に与えている。

【００３５】 Ｘ_se＝（１＋Ａ）Ｘ_sd＋ＢＹ_sd＋ＣＸ_sd・Ｙ_sd＋Ｄ Ｙ_se＝ＥＸ_sd＋（１＋Ｆ）Ｙ_sd＋ＧＸ_sd・Ｙ_sd＋Ｈ ・・・式２ 成形信号発生部９は、成形器制御部８を介して成形器５
に成形信号を与え、電子線４の光電面の形状を任意の形
状に整える。また、位置信号発生部１２は、レンズ制御
部１１を介して対物レンズ６に焦点信号を与え、電子線
４のウエハ２表面への焦点合わせを行うと共に偏向器制
御部１３を介して対物レンズ６に位置信号を与え、電子
線４のウエハ２表面の任意の位置への照射を行う。ウエ
ハ２におけるチップＣ₁,Ｃ₂,Ｃ₃,・・・, Ｃ_n の任意の
領域に対しての露光動作を終えると、制御計算機１５は
試料台制御部１８を介して試料台１を制御し、ウエハ２
におけるチップＣ₁,Ｃ₂,Ｃ₃,・・・, Ｃ_n の別の任意の
領域を電子光学系の下に位置決めし、上記と同様の露光
動作を行う。これらの露光動作をウエハ２におけるチッ
プＣ₁,Ｃ₂,Ｃ₃,・・・, Ｃ_n の全てに行うことにより、
ウエハ２に対する露光作業が完了する。

【００３６】次に、本実施の形態の電子線露光方法の効
果などの特徴を、従来の電子線露光方法と比較して説明
する。

【００３７】従来の電子線露光方法において、各々のシ
ョットの設計上の照射位置座標（Ｘ_sd, Ｙ_sd）を求める
必要性を生じさせる原因として、電子線露光装置の持つ
歪や各々の電子線露光装置間の機差しか考慮していなか
ったので、前記の補正係数Ａ, Ｂ, Ｃ, Ｄ, Ｅ, Ｆ,
Ｇ, Ｈに関してはウエハ２におけるチップＣ₁,Ｃ₂,Ｃ₃,
・・・, Ｃ_n の各々において同一の値を用いるか、ウエ
ハ２におけるチップＣ₁,Ｃ₂,Ｃ₃,・・・, Ｃ_n の各々に
おいてウエハ２上の位置により１次式で表現されるか、
前記２次の項を考慮していない値しか用いていなかっ
た。

【００３８】ところが、ウエハ２表面に形成されている
酸化シリコン膜が帯電したり、ウエハ２を試料台１に保
持するための静電チャックからのリーク電流により、ウ
エハ２が電位を持った状態となっている。したがって、
図３に示すように、等電位面２０は、ウエハ２の内部で
は電子線４に対しては垂直であるが、ウエハ２の外縁で
は電子線４に対して傾きを持つ結果、ウエハ２の外縁で
は電子線４が曲げられてしまう。

【００３９】したがって、図４に示すように、ウエハ２
におけるチップＣ₁,Ｃ₂,Ｃ₃,・・・, Ｃ_n の各々が、ウ
エハ２の２次元的位置に依存して形状が変化する。図４
に示すウエハ２は、負に帯電し電子線４外側に曲げられ
た場合で、ウエハ２の上下では上下方向のゲイン成分の
ずれがあり、ウエハ２の左右では、左右方向のゲイン成
分のずれがあり、それらの対角方向では回転もしくは回
転と台形を組み合わせた菱形のずれがある様子を示して
いる。

【００４０】従来の電子線露光方法では、前述した各々
のショットの設計上の照射位置座標（Ｘ_sd, Ｙ_sd）に補
正を加えてウエハ２上の各々のショットの実行上の照射
位置座標（Ｘ_se, Ｙ_se）を求める必要性を生じさせる原
因として電子線露光装置の持つ歪や各々の電子線露光装
置間の機差しか考慮していなかったことにより、ウエハ
２の上下および左右でのゲイン成分のずれおよびそれら
の対角方向では回転と台形を組み合わせた菱形のずれに
対しては平均的な補正しか行われず、合わせ精度を劣化
させるという問題点があった。

【００４１】具体的にはウエハ２が数Ｖ帯電すると電子
線４はウエハ４外縁で０. １μm 程度曲げられるのに対
して平均的に補正が行われる結果、０. ０５μm 程度の
合わせ誤差が発生する。これは、チップＣ₁,Ｃ₂,Ｃ₃,・
・・, Ｃ_n の各々のウエハ２上の２次元的位置を
（Ｘ_i , Ｙ_i ）とした時、ウエハ２の上下でのゲイン成
分はＹ_i ・Ｙ_i に依存し、左右でのゲイン成分はＸ_i ・
Ｘ_i に依存し、回転および台形成分はＸ_i ・Ｙ_i に依存
することを考慮していないためである。

【００４２】本実施の形態の電子線露光方法は、以下に
記述する合わせ露光を行っているので、上記の問題点を
解決することができる。

【００４３】すなわち、まず、上記のように制御計算機
１５により、重ね合わせ露光動作に用いられる任意の複
数のチップＣ_m1, Ｃ_m2, ・・・, Ｃ_mj, ・・・, Ｃ_mlの
各々において位置合わせＭ_1a, Ｍ_1b, Ｍ_1c, Ｍ_1d,
Ｍ_2a, Ｍ_2b, Ｍ_2c, Ｍ_2d, ・・・, Ｍ_la, Ｍ_lb, Ｍ_lc,
Ｍ_ldの各々の検出座標（Ｘ_m1a , Ｙ_m1a ）、（Ｘ_m1b ,
Ｙ_m1b ）、（Ｘ_m1c , Ｙ_m1c ）、（Ｘ_m1d , Ｙ_m1d ）、
（Ｘ_m2a , Ｙ_m2a ）、（Ｘ_m2b , Ｙ_m2b ）、（Ｘ_m2c ,
Ｙ_m2c ）、（Ｘ_m2d , Ｙ_m2d ）、・・・、（Ｘ_mla, Ｙ
_mla ）、（Ｘ_mlb , Ｙ_mlb ）、（Ｘ_mlc , Ｙ_mlc ）、
（Ｘ_mld , Ｙ_mld ）のうち任意の１組の検出座標（Ｘ
_mja , Ｙ_mja ）、（Ｘ_mjb , Ｙ_mjb ）、（Ｘ_mjc, Ｙ
_mjc ）、（Ｘ_mjd , Ｙ_mjd ）の各々を（Ｘ_ej, Ｙ_ej）と
し、その設計座標（Ｘ_mdja, Ｙ_mdja）、（Ｘ_mdjb, Ｙ
_mdjb）、（Ｘ_mdjc, Ｙ_mdjc）、（Ｘ_mdjd, Ｙ_{md jd}）の各
々を（Ｘ_dj, Ｙ_dj）とした時、任意の重ね合わせチップ
Ｃ_mjにおける補正係数をＡ_j , Ｂ_j , Ｃ_j , Ｄ_j ,
Ｅ_j , Ｆ_j , Ｇ_j , Ｈ_j として、下記の式３にて求め
る。

【００４４】 Ｘ_ej＝（１＋Ａ_j ）Ｘ_dj＋Ｂ_j Ｙ_dj＋Ｃ_j Ｘ_dj・Ｙ_dj＋Ｄ_j Ｙ_ej＝Ｅ_j Ｘ_dj＋（１＋Ｆ_j ）Ｙ_dj＋Ｇ_j Ｘ_dj・Ｙ_dj＋Ｈ_j ・・・式３ 次に、制御計算機１５により、ウエハ２上の重ね合わせ
露光動作に用いられる任意の複数のチップＣ_m1, Ｃ_m2,
・・・, Ｃ_mj, ・・・, Ｃ_mlの各々にて個別の補正係数
Ａ_j , Ｂ_j , Ｃ_j , Ｄ_j , Ｅ_j , Ｆ_j , Ｇ_j , Ｈ_j を当
該任意の複数のチップＣ_m1, Ｃ_m2, ・・・, Ｃ_mj, ・・
・, Ｃ_mlのウエハ２上の２次元的座標（Ｘ_j , Ｙ_j ）を
用いて、一般的に下記の式４で表現される２次式を最小
自乗法などにて解いて、補正係数ａ₀,ａ₁,ａ₂,ａ₃,ａ₄,
ａ₅,ｂ₀,ｂ₁,ｂ₂,ｂ₃,ｂ₄,ｂ₅,・・・, ｈ₀,ｈ₁,ｈ₂,ｈ
₃,ｈ₄,ｈ₅ を求める。

【００４５】 Ａ_j ＝ａ₀ ＋ａ₁ Ｘ_j ＋ａ₂ Ｘ_j ・Ｘ_j ＋ａ₃ Ｘ_j ・Ｙ_j ＋ａ₄ Ｙ_j ・Ｙ_j ＋ａ₅ Ｙ_j Ｂ_j ＝ｂ₀ ＋ｂ₁ Ｘ_j ＋ｂ₂ Ｘ_j ・Ｘ_j ＋ｂ₃ Ｘ_j ・Ｙ_j ＋ｂ₄ Ｙ_j ・Ｙ_j ＋ｂ₅ Ｙ_j Ｃ_j ＝ｃ₀ ＋ｃ₁ Ｘ_j ＋ｃ₂ Ｘ_j ・Ｘ_j ＋ｃ₃ Ｘ_j ・Ｙ_j ＋ｃ₄ Ｙ_j ・Ｙ_j ＋ｃ₅ Ｙ_j Ｄ_j ＝ｄ₀ ＋ｄ₁ Ｘ_j ＋ｄ₂ Ｘ_j ・Ｘ_j ＋ｄ₃ Ｘ_j ・Ｙ_j ＋ｄ₄ Ｙ_j ・Ｙ_j ＋ｄ₅ Ｙ_j Ｅ_j ＝ｅ₀ ＋ｅ₁ Ｘ_j ＋ｅ₂ Ｘ_j ・Ｘ_j ＋ｅ₃ Ｘ_j ・Ｙ_j ＋ｅ₄ Ｙ_j ・Ｙ_j ＋ｅ₅ Ｙ_j Ｆ_j ＝ｆ₀ ＋ｆ₁ Ｘ_j ＋ｆ₂ Ｘ_j ・Ｘ_j ＋ｆ₃ Ｘ_j ・Ｙ_j ＋ｆ₄ Ｙ_j ・Ｙ_j ＋ｆ₅ Ｙ_j Ｇ_j ＝ｇ₀ ＋ｇ₁ Ｘ_j ＋ｇ₂ Ｘ_j ・Ｘ_j ＋ｇ₃ Ｘ_j ・Ｙ_j ＋ｇ₄ Ｙ_j ・Ｙ_j ＋ｇ₅ Ｙ_j Ｈ_j ＝ｈ₀ ＋ｈ₁ Ｘ_j ＋ｈ₂ Ｘ_j ・Ｘ_j ＋ｈ₃ Ｘ_j ・Ｙ_j ＋ｈ₄ Ｙ_j ・Ｙ_j ＋ｈ₅ Ｙ_j ・・・式４ 制御計算機１５によるウエハ２におけるチップＣ₁,Ｃ₂,
・・・, Ｃ_i , ・・・, Ｃ_n の任意のチップＣ_i の露光
に際しては、上記で求めた補正係数ａ₀,ａ₁,ａ₂,ａ₃,ａ
₄,ａ₅,ｂ₀,ｂ₁,ｂ₂,ｂ₃,ｂ₄,ｂ₅,・・・, ｈ₀,ｈ₁,ｈ₂,
ｈ₃,ｈ₄,ｈ₅ と任意のチップＣ_i のウエハ２上の２次元
的位置（Ｘ_i , Ｙ_i ）とから、下記の式５により任意の
チップＣ_i における補正係数Ａ_i , Ｂ_i , Ｃ_i , Ｄ_i ,
Ｅ_i , Ｆ_i , Ｇ_i , Ｈ_i を求め、演算部１０へ与えるこ
とにより精度のよい合わせ露光が可能となる。

【００４６】 Ａ_i ＝ａ₀ ＋ａ₁ Ｘ_i ＋ａ₂ Ｘ_i ・Ｘ_i ＋ａ₃ Ｘ_i ・Ｙ_i ＋ａ₄ Ｙ_i ・Ｙ_i ＋ａ₅ Ｙ_i Ｂ_i ＝ｂ₀ ＋ｂ₁ Ｘ_i ＋ｂ₂ Ｘ_i ・Ｘ_i ＋ｂ₃ Ｘ_i ・Ｙ_i ＋ｂ₄ Ｙ_i ・Ｙ_i ＋ｂ₅ Ｙ_i Ｃ_i ＝ｃ₀ ＋ｃ₁ Ｘ_i ＋ｃ₂ Ｘ_i ・Ｘ_i ＋ｃ₃ Ｘ_i ・Ｙ_i ＋ｃ₄ Ｙ_i ・Ｙ_i ＋ｃ₅ Ｙ_i Ｄ_i ＝ｄ₀ ＋ｄ₁ Ｘ_i ＋ｄ₂ Ｘ_i ・Ｘ_i ＋ｄ₃ Ｘ_i ・Ｙ_i ＋ｄ₄ Ｙ_i ・Ｙ_i ＋ d₅ Ｙ_i Ｅ_i ＝ｅ₀ ＋ｅ₁ Ｘ_i ＋ｅ₂ Ｘ_i ・Ｘ_i ＋ｅ₃ Ｘ_i ・Ｙ_i ＋ｅ₄ Ｙ_i ・Ｙ_i ＋ｅ₅ Ｙ_i Ｆ_i ＝ｆ₀ ＋ｆ₁ Ｘ_i ＋ｆ₂ Ｘ_i ・Ｘ_i ＋ｆ₃ Ｘ_i ・Ｙ_i ＋ｆ₄ Ｙ_i ・Ｙ_i ＋ｆ₅ Ｙ_i Ｇ_i ＝ｇ₀ ＋ｇ₁ Ｘ_i ＋ｇ₂ Ｘ_i ・Ｘ_i ＋ｇ₃ Ｘ_i ・Ｙ_i ＋ｇ₄ Ｙ_i ・Ｙ_i ＋ｇ₅ Ｙ_i Ｈ_i ＝ｈ₀ ＋ｈ₁ Ｘ_i ＋ｈ₂ Ｘ_i ・Ｘ_i ＋ｈ₃ Ｘ_i ・Ｙ_i ＋ｈ₄ Ｙ_i ・Ｙ_i ＋ｈ₅ Ｙ_i ・・・式５ さらに、ウエハ２の帯電状態において、ウエハ２の上下
および左右でのゲイン成分のずれおよびそれらの対角方
向での菱形のずれを補正すればよいことにより、式５で
の２次の項は、下記の式６のように削減することができ
る。

【００４７】 Ａ_j ＝ａ₀ ＋ａ₁ Ｘ_j ＋ａ₂ Ｘ_j ・Ｘ_j ＋ａ₅ Ｙ_j Ｂ_j ＝ｂ₀ ＋ｂ₁ Ｘ_j ＋ｂ₂ Ｘ_j ・Ｘ_j ＋ｂ₅ Ｙ_j Ｃ_j ＝ｃ₀ ＋ｃ₁ Ｘ_j ＋ｃ₂ Ｘ_j ・Ｘ_j ＋ｃ₅ Ｙ_j Ｄ_j ＝ｄ₀ ＋ｄ₁ Ｘ_j ＋ｄ₂ Ｘ_j ・Ｘ_j ＋ｄ₅ Ｙ_j Ｅ_j ＝ｅ₀ ＋ｅ₁ Ｘ_j ＋ｅ₂ Ｘ_j ・Ｘ_j ＋ｅ₅ Ｙ_j Ｆ_j ＝ｆ₀ ＋ｆ₁ Ｘ_j ＋ｆ₂ Ｘ_j ・Ｘ_j ＋ｆ₅ Ｙ_j Ｇ_j ＝ｇ₀ ＋ｇ₁ Ｘ_j ＋ｇ₂ Ｘ_j ・Ｘ_j ＋ｇ₅ Ｙ_j Ｈ_j ＝ｈ₀ ＋ｈ₁ Ｘ_j ＋ｈ₂ Ｘ_j ・Ｘ_j ＋ｈ₅ Ｙ_j ・・・式６ そして、任意のチップＣ_i における補正係数Ａ_i ,
Ｂ_i , Ｃ_i , Ｄ_i , Ｅ_i ,Ｆ_i , Ｇ_i , Ｈ_i は、下記の
式７により求めることができる。

【００４８】 Ａ_i ＝ａ₀ ＋ａ₁ Ｘ_i ＋ａ₂ Ｘ_i ・Ｘ_i ＋ａ₅ Ｙ_i Ｂ_i ＝ｂ₀ ＋ｂ₁ Ｘ_i ＋ｂ₂ Ｘ_i ・Ｘ_i ＋ｂ₅ Ｙ_i Ｃ_i ＝ｃ₀ ＋ｃ₁ Ｘ_i ＋ｃ₂ Ｘ_i ・Ｘ_i ＋ｃ₅ Ｙ_i Ｄ_i ＝ｄ₀ ＋ｄ₁ Ｘ_i ＋ｄ₂ Ｘ_i ・Ｘ_i ＋ｄ₅ Ｙ_i Ｅ_i ＝ｅ₀ ＋ｅ₁ Ｘ_i ＋ｅ₂ Ｘ_i ・Ｘ_i ＋ｅ₅ Ｙ_i Ｆ_i ＝ｆ₀ ＋ｆ₁ Ｘ_i ＋ｆ₂ Ｘ_i ・Ｘ_i ＋ｆ₅ Ｙ_i Ｇ_i ＝ｇ₀ ＋ｇ₁ Ｘ_i ＋ｇ₂ Ｘ_i ・Ｘ_i ＋ｇ₅ Ｙ_i Ｈ_i ＝ｈ₀ ＋ｈ₁ Ｘ_i ＋ｈ₂ Ｘ_i ・Ｘ_i ＋ｈ₅ Ｙ_i ・・・式７ 前述した本実施の形態の電子線露光方法によれば、ウエ
ハ２における任意の複数のチップ（位置合わせマークを
有するチップ）Ｃ_m1〜Ｃ_mlの四隅などの隅に位置合わせ
マークＭ_1a〜Ｍ_1dが配置されており、位置合わせマーク
Ｍ_1a〜Ｍ_1dの位置を検出し、ウエハ２におけるすべての
チップＣ₁ 〜Ｃ_n の位置や形状に対応させて露光を行う
際に、ウエハ２における任意のチップＣ_i の位置合わせ
のために使用されている関数として、チップＣ₁ 〜Ｃ_n
のウエハ２上の座標系のＸおよびＹのＸ・ＸまたはＸ・
ＹあるいはＹ・Ｙという２次項を含む関数が使用されて
いることにより、精度のよい合わせ露光が可能となるの
で、高精度な重ね合わせ露光ができる。

【００４９】また、本実施の形態の電子線露光方法によ
れば、精度のよい合わせ露光が可能となり、高精度な重
ね合わせ露光ができることにより、高精度な露光ができ
るので、本実施の形態の電子線露光方法を用いたリソグ
ラフィ技術および選択エッチング技術を使用して、半導
体装置のパターンを形成する際に、パターンの精度を向
上することができるので、微細加工できると共に高性能
で高信頼度の半導体集積回路装置などの半導体装置を高
製造歩留りをもって製造することができる。

【００５０】また、本実施の形態の電子線露光方法によ
れば、精度のよい合わせ露光が可能となり、高精度な重
ね合わせ露光ができることにより、本実施の形態の電子
線露光方法を用いたリソグラフィ技術によって微細加工
が容易にできるリソグラフィ技術を達成できることによ
り、微細加工体である半導体集積回路装置などの半導体
装置の種々の品種および種々の製造工程に適用して、微
細加工を高精度にしかも容易に行うことができる。

【００５１】（実施の形態２）図５〜図１０は、本発明
の実施の形態２である半導体集積回路装置の製造工程を
示す概略断面図である。本実施の形態の半導体集積回路
装置の製造方法は、前述した実施の形態１の電子線露光
方法を使用しているものである。同図を用いて、本実施
の形態の半導体集積回路装置の製造方法を具体的に説明
する。

【００５２】まず、図５に示すように、例えばｐ型のシ
リコン単結晶などからなる半導体基板（ウエハ）２１の
表面の選択的な領域である素子分離領域に熱酸化処理を
用いて酸化シリコン膜からなるフィールド絶縁膜２２を
形成する。

【００５３】次に、半導体基板２１の上に、例えば酸化
シリコン膜からなるゲート絶縁膜２３を形成し、このゲ
ート絶縁膜２３の上に、ＣＶＤ（Chemical Vapor Depos
ition ）法を使用して、ゲート電極２４となる導電性の
多結晶シリコン膜を堆積した後、その上に例えば酸化シ
リコン膜からなる絶縁膜２５を形成する。

【００５４】その後、絶縁膜２５の上に、レジスト膜２
６を塗布した後、前述した実施の形態１の電子線露光方
法を用いたリソグラフィ技術を使用して、パターン化さ
れたレジスト膜２６を形成した後、レジスト膜２６をエ
ッチング用マスクとして用いて、ドライエッチングなど
の選択エッチング技術を使用して、パターン化したゲー
ト電極２４を形成すると共にパターン化したゲート絶縁
膜２３を形成する。

【００５５】この場合、本実施の形態の半導体集積回路
装置の製造方法によれば、前述した実施の形態１の電子
線露光方法を用いたリソグラフィ技術を使用してレジス
ト膜２６のパターンを形成していることにより、高精度
な露光を行ってレジスト膜２６のパターンを高精度化で
きるので、高性能化および高信頼度化したゲート電極２
４の微細加工が容易にできるリソグラフィ技術を使用し
て、半導体集積回路装置を製造することができる。

【００５６】次に、不要となったレジスト膜２６を取り
除いた後、ゲート電極２４の側壁に例えば酸化シリコン
膜からなるサイドウォールスペーサ２７を形成した後、
半導体基板２１に、例えばリンなどのｎ型の不純物をイ
オン注入してソースおよびドレインとなるｎ型の半導体
領域２８を形成する（図６）。

【００５７】前述した半導体集積回路装置の製造工程
は、半導体基板２１に半導体素子としてｎチャネルＭＯ
ＳＦＥＴを形成した態様であるが、半導体基板２１にｎ
チャネルＭＯＳＦＥＴ以外のｐチャネルＭＯＳＦＥＴ、
ＣＭＯＳＦＥＴ、バイポーラトランジスタ、容量素子な
どの種々の半導体素子を形成した態様を採用することが
できる。

【００５８】次に、半導体基板２１の上に、例えば酸化
シリコン膜からなる絶縁膜２９を形成した後、絶縁膜２
９の上に、レジスト膜３０を塗布した後、前述した実施
の形態１の電子線露光方法を用いたリソグラフィ技術を
使用して、パターン化されたレジスト膜３０を形成した
後、レジスト膜３０をエッチング用マスクとして用い
て、ドライエッチングなどの選択エッチング技術を使用
して、コンタクトホールとしてのスルーホール（接続
孔）３１を形成する（図７）。

【００５９】この場合、絶縁膜２９は、例えば酸化シリ
コン膜をＣＶＤ法を使用して堆積した後、エッチバック
法またはＣＭＰ（Chemical Mechanical Polishing 、化
学的機械研磨）法を使用して、その表面を平坦化処理し
て平坦な表面を有する絶縁膜２９としている。

【００６０】また、本実施の形態の半導体集積回路装置
の製造方法によれば、前述した実施の形態１の電子線露
光方法を用いたリソグラフィ技術を使用してレジスト膜
３０のパターンを形成していることにより、高精度な露
光を行ってレジスト膜３０のパターンを高精度化できる
ので、高性能化および高信頼度化したスルーホール３１
の微細加工が容易にできるリソグラフィ技術を使用し
て、半導体集積回路装置を製造することができる。

【００６１】次に、不要となったレジスト膜３０を取り
除いた後、半導体基板２１の上に、例えばアルミニウム
層からなる配線層３２を堆積した後、配線層３２の上
に、レジスト膜３３を塗布した後、前述した実施の形態
１の電子線露光方法を用いたリソグラフィ技術を使用し
て、パターン化されたレジスト膜３３を形成した後、レ
ジスト膜３３をエッチング用マスクとして用いて、ドラ
イエッチングなどの選択エッチング技術を使用して、配
線層３２を形成する（図８）。

【００６２】この場合、配線層３２は、例えばアルミニ
ウム層をスパッタリング法またはＣＶＤ法を使用して堆
積した後、エッチバック法またはＣＭＰ法を使用して、
その表面を平坦化処理して平坦な表面を有する配線層３
２としている。また、配線層３２を堆積する前に、スル
ーホール３１に例えばタングステン膜などの導電性膜を
埋め込んで、スルーホール３１に埋め込まれているプラ
グを形成する態様とすることができる。

【００６３】また、本実施の形態の半導体集積回路装置
の製造方法によれば、前述した実施の形態１の電子線露
光方法を用いたリソグラフィ技術を使用してレジスト膜
３３のパターンを形成していることにより、高精度な露
光を行ってレジスト膜３３のパターンを高精度化できる
ので、高性能化および高信頼度化した配線層３２の微細
加工が容易にできるリソグラフィ技術を使用して、半導
体集積回路装置を製造することができる。

【００６４】次に、不要となったレジスト膜３３を取り
除いた後、半導体基板２１の上に、例えば酸化シリコン
膜からなる絶縁膜３４を形成した後、絶縁膜３４の上
に、レジスト膜３５を塗布した後、前述した実施の形態
１の電子線露光方法を用いたリソグラフィ技術を使用し
て、パターン化されたレジスト膜３５を形成した後、レ
ジスト膜３５をエッチング用マスクとして用いて、ドラ
イエッチングなどの選択エッチング技術を使用して、ス
ルーホール３６を形成する（図９）。

【００６５】この場合、絶縁膜３５は、例えば酸化シリ
コン膜をＣＶＤ法を使用して堆積した後、エッチバック
法またはＣＭＰ法を使用して、その表面を平坦化処理し
て平坦な表面を有する絶縁膜３５としている。

【００６６】また、本実施の形態の半導体集積回路装置
の製造方法によれば、前述した実施の形態１の電子線露
光方法を用いたリソグラフィ技術を使用してレジスト膜
３５のパターンを形成していることにより、高精度な露
光を行ってレジスト膜３５のパターンを高精度化できる
ので、高性能化および高信頼度化したスルーホール３６
の微細加工が容易にできるリソグラフィ技術を使用し
て、半導体集積回路装置を製造することができる。

【００６７】次に、不要となったレジスト膜３５を取り
除いた後、半導体基板２１の上に、例えばアルミニウム
層からなる配線層３７を堆積した後、配線層３７の上
に、レジスト膜３８を塗布した後、前述した実施の形態
１の電子線露光方法を用いたリソグラフィ技術を使用し
て、パターン化されたレジスト膜３８を形成した後、レ
ジスト膜３８をエッチング用マスクとして用いて、ドラ
イエッチングなどの選択エッチング技術を使用して、配
線層３８を形成する（図１０）。

【００６８】この場合、配線層３７は、例えばアルミニ
ウム層をスパッタリング法またはＣＶＤ法を使用して堆
積した後、エッチバック法またはＣＭＰ法を使用して、
その表面を平坦化処理して平坦な表面を有する配線層３
７としている。また、配線層３７を堆積する前に、スル
ーホール３６に例えばタングステン膜などの導電性膜を
埋め込んで、スルーホール３６に埋め込まれているプラ
グを形成する態様とすることができる。

【００６９】また、本実施の形態の半導体集積回路装置
の製造方法によれば、前述した実施の形態１の電子線露
光方法を用いたリソグラフィ技術を使用してレジスト膜
３８のパターンを形成していることにより、高精度な露
光を行ってレジスト膜３８のパターンを高精度化できる
ので、高性能化および高信頼度化した配線層３７の微細
加工が容易にできるリソグラフィ技術を使用して、半導
体集積回路装置を製造することができる。

【００７０】その後、設計仕様に応じて、前述した製造
工程（１層目の配線層としての配線層３２、層間絶縁膜
としての絶縁膜３４、スルーホール３６、２層目の配線
層としての配線層３７の製造工程）を繰り返し行って、
多層配線層を形成することによって、本実施の形態の半
導体集積回路装置の製造工程を終了する。

【００７１】前述した本実施の形態の半導体集積回路装
置の製造方法によれば、前述した実施の形態１の電子線
露光方法を用いたリソグラフィ技術を使用してレジスト
膜２６，３０，３３，３５，３８のパターンを形成して
いることにより、高精度な露光を行ってレジスト膜２
６，３０，３３，３５，３８のパターンを高精度化でき
るので、高性能化および高信頼度化したゲート電極２
４，スルーホール３１，配線層３２，スルーホール３
６，配線層３７の微細加工が容易にできるリソグラフィ
技術を使用して、半導体集積回路装置を製造することが
できる。

【００７２】また、本実施の形態の半導体集積回路装置
の製造方法によれば、前述した実施の形態１の電子線露
光方法を用いたリソグラフィ技術を使用していることに
より、高精度な露光を行って高性能でしかも高信頼度の
配線層、スルーホールなどのパターンを形成できると共
に微細加工が容易にできるので、微細加工体である半導
体集積回路装置の種々の品種および種々の製造工程に適
用して、微細加工を高精度にしかも容易に行うことがで
きる。

【００７３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００７４】例えば、本発明は、半導体素子を形成して
いる半導体基板（ウエハ）をＳＯＩ（Silicon on Insul
ator）基板などの種々の基板に変更することができ、半
導体基板などの基板（ウエハ）に形成する半導体素子と
しては、ＭＯＳＦＥＴ以外に、ＣＭＯＳＦＥＴおよびバ
イポーラトランジスタなどの種々の半導体素子を組み合
わせた態様の半導体素子を適用できる。

【００７５】また、本発明は、ＭＯＳＦＥＴ、ＣＭＯＳ
ＦＥＴなどを構成要素とするロジック系あるいはＤＲＡ
Ｍ（Dynamic Random Access Memory）、ＳＲＡＭ（Stat
ic Random Access Memory ）などのメモリ系などを有す
る種々の半導体集積回路装置の製造方法に適用できる。

【００７６】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７７】（１）．本発明の電子線露光方法によれ
ば、ウエハにおける任意の複数のチップ（位置合わせマ
ークを有するチップ）の四隅などの隅に位置合わせマー
クが配置されており、位置合わせマークの位置を検出
し、ウエハにおけるチップの位置や形状に対応させて露
光を行う際に、ウエハにおけるチップの位置合わせのた
めに使用されている関数として、チップのウエハ上の座
標系のＸおよびＹのＸ・ＸまたはＸ・ＹあるいはＹ・Ｙ
という２次項を含む関数が使用されていることにより、
精度のよい合わせ露光が可能となるので、高精度な重ね
合わせ露光ができる。

【００７８】（２）．本発明の電子線露光方法によれ
ば、精度のよい合わせ露光が可能となり、高精度な重ね
合わせ露光ができることにより、高精度な露光ができる
ので、本発明の電子線露光方法を用いたリソグラフィ技
術および選択エッチング技術を使用して、半導体装置の
パターンを形成する際に、パターンの精度を向上するこ
とができるので、微細加工できると共に高性能で高信頼
度の半導体集積回路装置などの半導体装置を高製造歩留
りをもって製造することができる。

【００７９】（３）．本発明の電子線露光方法によれ
ば、精度のよい合わせ露光が可能となり、高精度な重ね
合わせ露光ができることにより、本発明の電子線露光方
法を用いたリソグラフィ技術によって微細加工が容易に
できるリソグラフィ技術を達成できることにより、微細
加工体である半導体集積回路装置などの半導体装置の種
々の品種および種々の製造工程に適用して、微細加工を
高精度にしかも容易に行うことができる。

【００８０】（４）．本発明の半導体集積回路装置など
の半導体装置の製造方法によれば、本発明の電子線露光
方法を用いたリソグラフィ技術を使用してレジスト膜の
パターンを形成していることにより、高精度な露光を行
ってレジスト膜のパターンを高精度化できるので、高性
能化および高信頼度化したゲート電極，スルーホール，
配線層などの微細加工が容易にできるリソグラフィ技術
を使用して、半導体集積回路装置などの半導体装置を製
造することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１である電子線露光方法に
使用されている電子線露光装置を示す概略構成図であ
る。

【図２】本発明の実施の形態１である電子線露光方法に
使用されているウエハを示す概略平面図である。

【図３】本発明の実施の形態１である電子線露光方法に
使用されているウエハを示す概略断面図である。

【図４】本発明の実施の形態１である電子線露光方法に
使用されているウエハおよびウエハにおけるチップを示
す概略平面図である。

【図５】本発明の実施の形態２である半導体集積回路装
置の製造工程を示す概略断面図である。

【図６】本発明の実施の形態２である半導体集積回路装
置の製造工程を示す概略断面図である。

【図７】本発明の実施の形態２である半導体集積回路装
置の製造工程を示す概略断面図である。

【図８】本発明の実施の形態２である半導体集積回路装
置の製造工程を示す概略断面図である。

【図９】本発明の実施の形態２である半導体集積回路装
置の製造工程を示す概略断面図である。

【図１０】本発明の実施の形態２である半導体集積回路
装置の製造工程を示す概略断面図である。

【符号の説明】

１ 試料台 ２ ウエハ ３ 電子線源 ４ 電子線 ５ 成形器 ６ 対物レンズ ７ 偏向器 ８ 成形器制御部 ９ 成形信号発生部 １０ 演算部 １１ レンズ制御部 １２ 位置信号発生部 １３ 偏向器制御部 １４ バッファメモリ １５ 制御計算機 １６ 露光データ格納部 １７ マーク位置検出器 １８ 試料台制御部 １９ 反射電子 ２０ 等電位面 ２１ 半導体基板（ウエハ） ２２ フィールド絶縁膜 ２３ ゲート絶縁膜 ２４ ゲート電極 ２５ 絶縁膜 ２６ レジスト膜 ２７ サイドウォールスペーサ ２８ 半導体領域 ２９ 絶縁膜 ３０ レジスト膜 ３１ スルーホール ３２ 配線層 ３３ レジスト膜 ３４ 絶縁膜 ３５ レジスト膜 ３６ スルーホール ３７ 配線層 ３８ レジスト膜 Ｃ₁,Ｃ₂,Ｃ₃,Ｃ_n チップ Ｃ_m1, Ｃ_m2, Ｃ_m3, Ｃ_ml 位置合わせマークを有するチ
ップ Ｍ_1a, Ｍ_1b, Ｍ_1c, Ｍ_1d 位置合わせマーク Ｍ_2a, Ｍ_2b, Ｍ_2c, Ｍ_2d 位置合わせマーク Ｍ_la, Ｍ_lb, Ｍ_lc, Ｍ_ld 位置合わせマーク

フロントページの続き (72)発明者 関根 秀樹 東京都青梅市藤橋３丁目３番地２ 日立東 京エレクトロニクス株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ウエハにおける任意の複数のチップの隅
   に位置合わせマークが配置されており、前記位置合わせ
   マークの位置を検出し、前記ウエハにおけるチップの位
   置や形状に対応させて露光を行う際に、前記ウエハにお
   けるチップの位置合わせのために使用されている関数と
   して、前記チップの前記ウエハ上の座標系のＸおよびＹ
   のＸ・ＸまたはＸ・ＹあるいはＹ・Ｙという２次項を含
   む関数が使用されていることを特徴とする電子線露光方
   法。
2. 【請求項２】 請求項１記載の電子線露光方法であっ
   て、前記ウエハにおける複数のチップの位置合わせマー
   クは、前記チップの四隅に配置されており、前記関数に
   は、前記チップの持つゲイン、回転、シフトなどの補正
   項の少なくともいずれかが含まれていることを特徴とす
   る電子線露光方法。
3. 【請求項３】 請求項２記載の電子線露光方法であっ
   て、前記ウエハにおける複数のチップの四隅に位置合わ
   せマークが配置されており、前記位置合わせマークの位
   置を検出することにより、前記ウエハ内のチップに対す
   るゲイン、回転、シフトなどの補正を行って、重ね合わ
   せ露光を行うことを特徴とする電子線露光方法。
4. 【請求項４】 請求項３記載の電子線露光方法であっ
   て、前記ゲイン項における前記ウエハ上の座標系のＸ方
   向のゲイン項はＸ・Ｘ項を有し、前記ゲイン項における
   前記ウエハ上の座標系のＹ方向のゲイン項はＹ・Ｙ項を
   有し、前記回転項はＸ・Ｙ項を有することを特徴とする
   電子線露光方法。
5. 【請求項５】 請求項１〜４のいずれか１項に記載の電
   子線露光方法を用いたリソグラフィ技術および選択エッ
   チング技術を使用して、半導体装置のパターンを形成す
   る製造工程を有することを特徴とする半導体装置の製造
   方法。
6. 【請求項６】 請求項５記載の半導体装置の製造方法で
   あって、前記半導体装置の前記パターンは、半導体集積
   回路装置のパターンであることを特徴とする半導体装置
   の製造方法。
7. 【請求項７】 請求項５または６記載の半導体装置の製
   造方法であって、前記パターンは、絶縁膜に形成される
   スルーホールのパターンであることを特徴とする半導体
   装置の製造方法。
8. 【請求項８】 請求項５または６記載の半導体装置の製
   造方法であって、前記パターンは、配線層のパターンで
   あることを特徴とする半導体装置の製造方法。