JPH1197649A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH1197649A
JPH1197649A JP9260133A JP26013397A JPH1197649A JP H1197649 A JPH1197649 A JP H1197649A JP 9260133 A JP9260133 A JP 9260133A JP 26013397 A JP26013397 A JP 26013397A JP H1197649 A JPH1197649 A JP H1197649A
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silicide layer
semiconductor device
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memory cell
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Masatoshi Kimura
雅俊 木村
Hiroaki Sekikawa
宏昭 関川
Kaoru Motonami
薫 本並
Atsushi Amou
淳 天羽生
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Mitsubishi Electric Corp
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  • Manufacturing & Machinery (AREA)
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Abstract

(57)【要約】 【課題】 ＤＲＡＭメモリセルおよび周辺回路または周
辺回路を含む論理回路領域を有する半導体装置におい
て、メモリセルのリフレッシュ特性を向上させつつ、高
速動作を可能とする。 【解決手段】 メモリセルを構成するトランジスタは、
ソース／ドレイン領域の表面をシリサイド化しないこと
で接合リークを抑制してリフレッシュ特性を向上させ、
周辺回路領域または論理回路領域を構成するトランジス
タのソース／ドレイン領域表面及びゲート電極の表面は
シリサイド化することでコンタクト抵抗及び配線抵抗を
低減して高速動作を可能とする。周辺回路または論理回
路を構成するトランジスタのゲート電極側面には絶縁物
質からなるサイドウォールを形成し、ソース／ドレイン
領域形成の際の不純物注入マスクとし、メモリセル領域
に積層される絶縁物質はシリサイド化の際のマスクとし
て用いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、拡散層およびゲ
ート電極の表面、またはキャパシタ電極の表面等に高融
点金属若しくは準貴金属のシリサイド層が選択的に形成
された半導体デバイス構造及び製造方法に関するもので
ある。
【０００２】
【従来の技術】図１３は文献（June 25-26,1985 V-MIC
Conf Proceeding）におけるSALICIDE（Self Aligned Si
licidation）プロセスによる半導体装置の要部断面図を
示しており、図において、１０１は半導体基板、１０２
は分離酸化膜、１０３は半導体基板１０１の表面に積層
されたゲート絶縁膜、１０４はゲート絶縁膜上に積層さ
れたゲート電極、１０５はゲート電極１０４の表面をシ
リサイド化することで形成されたシリサイド層、１０６
はゲート電極１０４下に位置するチャネル領域を挟んで
両側に形成された高濃度不純物領域からなるソース／ド
レイン領域、１０７はソース／ドレイン領域１０６の表
面をシリサイド化することで形成されたシリサイド層、
１０８はシリサイド層１０５の側面を含むゲート電極１
０４の側面に付着形成されたサイドウォール、１０９は
ゲート電極表面を含む素子上に積層された絶縁膜、１１
０はソース／ドレイン領域１０６の表面に当接する用に
絶縁膜１０８上に形成されたビット線コンタクトをそれ
ぞれ示すものである。
【０００３】図１３に示すような半導体装置は、ゲート
電極１０４の表面、ソース／ドレイン領域１０６の表面
をシリサイド化することで、低抵抗化を行っている。
【０００４】次に、図１４を用いて図１３の半導体装置
のプロセスフローについて説明する。まず、図１４
（ａ）に示すように、半導体基板１０１の表面の非活性
領域となる領域に分離酸化膜１０２を形成する。さら
に、ゲート絶縁膜１０３を形成後、この表面にゲート電
極１０４をパターニングする。次に、半導体基板１０１
に対して不純物注入を行い、ソース／ドレイン領域１０
６を形成する。
【０００５】その後、図１４（ｂ）に示すように、半導
体基板１０１の全面にＴＥＯＳ等の酸化膜を積層し、さ
らに全面エッチバックすると、ゲート電極１０４の側面
に付着するサイドウォール１０８を選択的に残すことが
可能となる。
【０００６】次に、図１４（ｃ）に示すように、Ｔｉ等
の高融点金属や、コバルトなどの準貴金属１０５ａを積
層し、ＲＴＡ（Rapid Thermal Annealing）を行ってゲ
ート電極１０４及びソース／ドレイン領域１０６の表面
をシリサイド化し、シリサイド層１０５、１０７を得
る。このとき未反応の高融点金属若しくは準貴金属１０
５ａが表層に残った状態となる。
【０００７】その後、図１４（ｄ）に示すように、未反
応の高融点金属若しくは準貴金属１０５ａをＨ2ＳＯ4／
Ｈ2Ｏ2等の除去液で取り去る。その後、絶縁膜１０９及
びビット線コンタクト１１０を形成することで図１３に
示すような半導体装置を形成することが可能となる。
【０００８】しかし、一般的にシリサイド層１０７が形
成されると、ソース／ドレイン領域１０６とウェルとの
ＰＮ接合にシリサイド層１０７がスパイク状に伸びて、
フィールドエッジ等の接合リーク電流が大きいという欠
点があることが知られている。
【０００９】そのため、たとえシリサイド層の形成によ
り、拡散層、ゲート電極の抵抗を小さくできるというメ
リットがあっても、接合リークに敏感なデバイス、例え
ばＤＲＡＭ等には適用できなかった。
【００１０】その他の従来の技術として、特開平５−２
５９１１５号公報には、トランジスタ素子が形成された
第１の素子領域はゲート電極上、ソース／ドレイン領域
上を選択的にシリサイド化し、不純物領域からなる高抵
抗素子が形成された第２の素子領域は、シリサイド化し
ない半導体装置が示されている。また、第２の素子領域
をシリサイド化させないように、第２の素子領域上にＳ
ｉＯ2膜をマスクとして選択的に設けることが示されて
いる。
【００１１】
【発明が解決しようとする課題】一方、近年では、高速
なマイクロプロセッサを作るためのロジックプロセスと
ＤＲＡＭとを合体させる、ＤＲＡＭ混載ロジックプロセ
スというものが注目されている。これは、ＤＲＡＭのメ
モリ集積度の高さと、ロジックプロセスの高速なトラン
ジスタを１つのチップの上で実現するためのプロセスで
ある。
【００１２】最近注目されているマルチメディア関連の
デバイスでは、グラフィックスの演算を行うために、大
規模なメモリと高速な演算と実現するための高性能トラ
ンジスタが必要であり、ＤＲＡＭ混載ロジックプロセス
が必要となっている。
【００１３】高速ロジックプロセスにおいては、先の高
性能トランジスタだけではなく、ゲート電極やソース／
ドレイン領域などの拡散層の抵抗も遅延に対しては大き
な影響があり、シリサイドプロセスを導入することで高
速化を図っている。
【００１４】しかし、従来の技術として説明したＤＲＡ
Ｍ混載プロセスでは、そのシリサイドプロセスについて
は、接合リークによるリフレッシュ不良を引き起こす可
能性があり、使用しにくいという問題があった。
【００１５】本願発明は、このような問題を解決するた
めになされたものであり、ＤＲＡＭにおいて、積極的に
シリサイドプロセスを使用しているために必要な技術を
提供するものである。
【００１６】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、ＤＲＡＭメモリセル領域、周辺回路領
域または上記周辺回路領域を含む論理回路領域を有する
半導体装置において、上記周辺回路領域または上記論理
回路領域内の第一のＭＯＳトランジスタは、側面にサイ
ドウォールが付着形成された第一のゲート電極上及び第
一のソース／ドレイン領域上にシリサイド層を有し、上
記ＤＲＡＭメモリセル領域内のメモリセルを構成する第
二のＭＯＳトランジスタの第二のゲート電極及び第二の
ソース／ドレイン領域の表面には上記サイドウォールを
構成する物質と同一の物質が積層されるものである。
【００１７】また、この発明の請求項２に係る半導体装
置は、ＤＲＡＭメモリセルを有する半導体装置におい
て、上記ＤＲＡＭメモリセルを構成するトランジスタの
ゲート電極の表面及びビット線コンタクトと接するソー
ス／ドレイン領域の表面にシリサイド層を設けるもので
ある。
【００１８】さらに、この発明の請求項３に係る半導体
装置は、請求項２の半導体装置の構成に加え、ＤＲＡＭ
メモリセルを構成するトランジスタの他方のソース／ド
レイン領域にはストレージノードコンタクトが接続さ
れ、上記他方のソース／ドレイン領域の表面の上記スト
レージノードとの接続部には選択的にシリサイド層が形
成されているものである。
【００１９】また、この発明の請求項４に係る半導体装
置は、半導体基板の表面領域に形成された第一導電型の
不純物領域、上記第一導電型の不純物領域の表面上にシ
リサイド層を介して接続された第二導電型の不純物を含
有する半導体物質からなるコンタクトを含み、上記シリ
サイド層は、少なくとも上記コンタクトに接する窒素原
子を含む第一のシリサイド層、上記第一のシリサイド層
の下層の第二のシリサイド層を含む多層構造であり、上
記第一のシリサイド層内の窒素濃度は上記コンタクトに
近いほど大きく、上記第二のシリサイド層に近いほど小
さいものである。
【００２０】さらに、この発明の請求項５に係る半導体
装置は、請求項４の半導体装置の構成に加え、第一導電
型の不純物領域は、周辺回路を構成する第一のトランジ
スタの第一のソース／ドレイン領域であり、上記第一の
ソース／ドレイン領域は、シリサイド層及びコンタクト
を介して、メモリセル領域を構成する第二のトランジス
タの第二のソース／ドレイン領域である第二導電型の不
純物領域に電気的に接続されるものである。
【００２１】また、この発明の請求項６に係る半導体装
置は、請求項２若しくは請求項３のいずれか一方の半導
体装置の構成に加え、ＤＲＡＭメモリセル領域は、少な
くとも一部にシリサイド層を有するメモリセルにより構
成された第一の領域と、シリサイド層を含まないメモリ
セルにより構成された第二の領域とにより構成されるも
のである。
【００２２】さらに、この発明の請求項７に係る半導体
装置は、半導体基板上のＤＲＡＭメモリセル領域に形成
されたＭＯＳトランジスタ、上記ＭＯＳトランジスタの
一方のソース／ドレイン領域に電気的に接続されたスト
レージノード、上記ストレージノードの表面に誘電体膜
を介して積層されたセルプレート、上記セルプレートの
表面に積層されたシリサイド層、上記シリサイド層上に
層間絶縁膜を介して形成された上層配線を含むものであ
る。
【００２３】また、この発明の請求項８に係る半導体装
置は、請求項７の半導体装置の構成に加え、上層配線は
層間絶縁膜内に形成されたコンタクトを介してシリサイ
ド層に電気的に接続されるものである。
【００２４】さらに、この発明の請求項９に係る半導体
装置の製造方法は、半導体基板上の第一の領域、第二の
領域の表面にそれぞれゲート絶縁膜を介してゲート電極
を形成する工程、上記ゲート電極下に位置するチャネル
領域を挟んで二つの低濃度不純物領域をそれぞれ形成す
る工程、少なくとも上記第一、第二の領域上に絶縁物質
を積層する工程、上記第一の領域上にエッチングマスク
を形成する工程、上記第二の領域に対して異方性エッチ
ングを行い、ゲート電極の側面に付着した上記絶縁物質
からなるサイドウォールを形成し、上記第二の領域に位
置する上記低濃度不純物領域に対して不純物注入を行
い、高濃度不純物領域を形成する工程、上記エッチング
マスクを除去する工程、少なくとも上記第二の領域上に
高融点金属膜または準貴金属膜を積層する工程、加熱に
よってシリサイド化を行い、上記高融点金属膜または準
貴金属膜と上記第二の領域のゲート電極及びソース／ド
レイン領域とが接する面にシリサイド層を形成する工
程、未反応の上記高融点金属膜または準貴金属膜を除去
する工程を含み、上記第一の領域はＤＲＡＭメモリセル
領域であり、上記第二の領域は周辺回路領域または上記
周辺回路領域を含む論理回路領域であるものである。
【００２５】また、この発明の請求項１０に係る半導体
装置の製造方法は、半導体基板の表面領域に、第一導電
型の不純物領域を形成する工程、上記第一導電型の不純
物領域上に高融点金属膜または準貴金属膜を積層し、熱
処理することでシリサイド化を行い、上記第一導電型の
不純物領域と上記高融点金属膜または準貴金属膜とが接
する面にシリサイド層を形成する工程、未反応の高融点
金属膜又は準貴金属膜を除去する工程、上記シリサイド
層に対し窒素を注入し、熱処理する工程、上記シリサイ
ド層に接する第二の導電型のコンタクトを形成する工程
を含み、窒素注入後の上記シリサイド層は、少なくとも
上記コンタクトに接する窒素原子を含む第一のシリサイ
ド層、上記第一のシリサイド層の下層の第二のシリサイ
ド層を含む多層構造であり、上記第一のシリサイド層内
の窒素濃度は上記コンタクトに近いほど大きく、上記第
二のシリサイド層に近いほど小さいものである。
【００２６】
【発明の実施の形態】
実施の形態１．この発明の実施の形態１について説明す
る。図１はこの発明の実施の形態１を示す図であり、Ｄ
ＲＡＭのチップアーキテクチャを示す図である。図にお
いて、１はＤＲＡＭのメモリセルアレイ部分に相当す
る、シリサイド化を行わない非シリサイド領域、２は周
辺回路部に相当する、ゲート表面、活性領域表面に対し
てシリサイド化を行うシリサイド領域をそれぞれ示して
いる。
【００２７】この発明の実施の形態１は、リフレッシュ
不良などで、接合リークが最も厳しい部分、例えば、最
も微細化された素子によって構成されるメモリセル部分
だけをシリサイド化しないという発明であり、他の周辺
回路の領域は高速動作を実現させるためにゲート電極
上、ソース／ドレイン領域など拡散層の表面を選択的に
シリサイド化する技術を示している。
【００２８】図１のような構造の半導体装置を構成する
ことによって、メモリセルにおいては、非シリサイドの
ＤＲＡＭと同様であり、かつ周辺回路においてはシリサ
イド化の大きなメリットである配線抵抗、コンタクト抵
抗の削減を実現させることが可能である。
【００２９】図２は、この発明のシリサイド領域と非シ
リサイド領域のそれぞれの領域に形成された素子（ＭＯ
Ｓトランジスタ）の断面図を示す図である。図２におい
て、３は半導体基板、４は半導体基板１の表面の非活性
領域に形成された分離酸化膜、５は半導体基板３の活性
領域表面に形成されたゲート絶縁膜、６はゲート絶縁膜
５の表面にパターニングされたゲート電極、７はゲート
電極６の下方に位置するチャネル領域を挟んで活性領域
表面領域に形成された低濃度不純物領域７ａと高濃度不
純物領域７ｂからなるソース／ドレイン領域、８、９は
それぞれシリサイド領域２に形成されたゲート電極６、
ソース／ドレイン領域７の表面をシリサイド化すること
で形成されたシリサイド層、１０はシリサイド領域のゲ
ート電極６の側面に付着して形成されたサイドウォー
ル、１０ａはサイドウォール１０を構成する物質と同じ
物質であり非シリサイド領域１に積層されたＴＥＯＳ酸
化膜、１１は層間絶縁膜、１２はそれぞれのトランジス
タのソース／ドレイン領域７（または非シリサイド領域
１に形成した低濃度不純物領域７ａを含む）と上層配線
（図示せず）とを電気的に接続するために層間絶縁膜１
１内に形成されたコンタクトをそれぞれ示している。
【００３０】図２のような半導体装置は、例えばシリサ
イド領域２である論理回路形成領域（周辺回路領域を含
むとする）に形成するトランジスタ素子についてはゲー
ト電極５、ソース／ドレイン領域７の表面を選択的にシ
リサイド層８、９を形成してゲート電極５、すなわちワ
ード線の低抵抗化、ソース／ドレイン領域７に接続した
状態に形成されるコンタクト１２とのコンタクト抵抗の
低抵抗化を図り、非シリサイド領域１であるＤＲＡＭメ
モリセル領域においてはシリサイド化を抑制することで
接合リークを抑制する。また、非シリサイド領域１のト
ランジスタ素子を構成するゲート電極６の側面にはサイ
ドウォールを形成していないため、半導体基板３の表面
に与えられるエッチングのダメージが小さいことが分か
る。
【００３１】次に、図２に示したような非シリサイド領
域、シリサイド領域を有する半導体装置の製造方法を図
３を用いて説明する。まず、図３（ａ）に示すように、
半導体基板３上の非活性領域となる領域に選択的に分離
酸化膜４を形成し、活性領域となる領域の表面にはゲー
ト酸化膜５を形成する。その後、活性領域のゲート酸化
膜５上に一つの配線（ワード線）となるゲート電極６を
パターニングする。このゲート電極６はポリシリコンか
ら構成されるものとする。その後、不純物注入を行うこ
とで、ゲート電極６の下方に位置するチャネル領域とな
る領域を挟んだ状態となるように低濃度不純物領域７ａ
を形成する。不純物は半導体基板３の表面がｐウェルで
ある場合はｎ型不純物とする。
【００３２】次に、図３（ｂ）に示すように、非シリサ
イド領域１、シリサイド領域２の全面にＴＥＯＳ酸化膜
１０ａを積層する。このＴＥＯＳ酸化膜１０ａはシリサ
イド領域２においては、ゲート電極６の側面に付着する
サイドウォールとなり、非シリサイド領域１においては
シリサイド工程時のマスクとなる。さらに非シリサイド
領域１にはレジストマスク１３を形成する。
【００３３】その後、図３（ｃ）に示すように、レジス
トマスク１３をエッチングマスクとしてシリサイド領域
２に位置するＴＥＯＳ酸化膜１０ａに対して異方性エッ
チングを行い、ゲート電極６の側面に付着する状態のサ
イドウォール１０を形成する。さらにシリサイド領域２
に対して不純物注入を行い、高濃度不純物領域７ｂを形
成し、低濃度不純物領域７ａ、高濃度不純物領域７ｂか
らなるＬＤＤ構造であるｎ型のソース／ドレイン領域７
を得る。
【００３４】さらに、図３（ｄ）に示すように、非シリ
サイド層１、シリサイド層２上にレジストマスク１３を
除去後、イオン注入損傷を回復させるアニールを行い、
高融点金属または準貴金属１４を積層する。
【００３５】その後、図３（ｅ）に示すように、ＲＴＡ
によて加熱を行い、シリサイド領域２のゲート電極６及
びソース／ドレイン領域７の表面にシリサイド８、９を
形成し、未反応の高融点金属または準貴金属１４はＨ2
ＳＯ4／Ｈ2Ｏ2等の除去液で取り去る。さらに、層間絶
縁膜１１、上層配線との接続のためのコンタクト１２を
それぞれ形成することで図２に示すような半導体装置を
得ることが可能となる。なお、図２に示した半導体装置
はこの発明の一例であり、コンタクト１２の配置、層間
絶縁膜１１の表面形状など、得ようとする半導体装置に
応じて異なる構造とすることが可能であることは言うま
でもない。
【００３６】このような形成方法で得られる半導体装置
は、非シリサイド領域１に形成するゲート電極６の側面
にサイドウォールを形成せず、シリサイド領域２に位置
するゲート電極６の側面のみにサイドウォール１０を形
成しているため、従来技術にしめした全領域のゲート電
極の側面にサイドウォールを形成する場合よりも、半導
体基板１の表面に与えるダメージが小さく、また、シリ
サイド工程において、サイドマスクとなるＴＥＯＳ酸化
膜を形成するという工程を省略することが可能となり、
工程数の削減が可能である。
【００３７】以上のように、この発明の実施の形態１の
発明においては、メモリセル部分を非シリサイド領域１
とし、メモリセル以外の周辺回路領域、ロジック混載型
の半導体装置の場合はロジック回路部分を含む領域をシ
リサイド領域２とすることで、非シリサイド領域１では
接合リークのない良好な回路動作を可能とし、シリサイ
ド領域２では、例えばシリサイド８、９を形成したこと
による配線抵抗、コンタクト抵抗の低抵抗化を図った高
速動作を可能とする半導体装置を得ることが可能であ
る。
【００３８】実施の形態２．次に、この発明の実施の形
態２について説明する。図４は半導体装置のメモリセル
領域の断面構造を示すものであり、具体的には厚膜スタ
ック構造のキャパシタを有するＤＲＡＭメモリセルの断
面図を示している。図４（ａ）は一般的な厚膜スタック
構造のキャパシタのビット線１５が延在する一方向に切
断した断面を示すものであり、日経マイクロデバイス１
９９３年１１月号、３１頁に示された図面に相当してい
る。
【００３９】図４（ａ）において、符号６ａ、６ｂはそ
れぞれ副ワード線、主ワード線をそれぞれ示しており、
１５はビット線、１２ａはビット線１５と半導体基板３
の表面に形成された活性領域とを接続するビット線コン
タクト、１２ｂは厚膜スタック型のストレージノード１
６と半導体基板３の表面に形成された活性領域とを接続
するストレージノードコンタクトである。またストレー
ジノードコンタクト１６の表面には誘電体膜を介してセ
ルプレート１７が成膜され、キャパシタを構成してい
る。キャパシタ上には層間絶縁膜１１を介して主ワード
線６ｂが配置されており、さらに上層にアルミニウムか
らなる列選択線１８が形成されている。
【００４０】図４（ｂ）はこの発明の実施の形態２の特
徴を示す図であり、図４（ａ）に示した副ワード線６ａ
及び主ワード線６ｂの延在する一方向に切断した断面を
示すものであり、図４（ａ）の図を９０゜回転させた図
である。この断面図には代表的な２つのメモリセルを示
す。この図４（ｂ）において、符号１９はキャパシタの
構成要素であり、ストレージノード１６とセルプレート
１７との間に介在する誘電体膜、１０ｂは非シリサイド
領域１の低濃度不純物領域７ａ上に積層されたＴＥＯＳ
酸化膜を示している。また、２０、２１はメモリセルを
構成するトランジスタのゲート電極６の表面、ソース／
ドレイン領域となる低濃度不純物領域７ａの表面に選択
的に形成されたシリサイド層を示している。なお、図４
（ａ）の副ワード線６ａは図４（ｂ）のゲート電極６に
相当している。
【００４１】先述の実施の形態１においては、１つのチ
ップ内のメモリセル領域を非シリサイド領域１、メモリ
セル以外を構成する領域をシリサイド領域２とすること
を特徴としていたが、この実施の形態２ではメモリセル
領域において、非シリサイド領域とシリサイド領域との
両方を形成している。具体的には、ストレージノードコ
ンタクト１２ｂが接続される低濃度不純物領域７ａの表
面は非シリサイド領域１とし、ビット線コンタクト１２
ａが接続される低濃度不純物領域７ａの表面及びゲート
電極６の表面にはそれぞれシリサイド層１０、２１を形
成し、シリサイド領域２としている。
【００４２】次に、図４に示した半導体装置の製造方法
を説明する。まず、半導体基板上にトランジスタ素子を
構成するゲート電極６及びソース／ドレイン領域７（メ
モリセル領域においては低濃度不純物領域７ａ）等を形
成し、ゲート電極６の側面にはサイドウォール１０を形
成する。その後、メモリセル領域のストレージノードコ
ンタクト１２ｂが当接する低濃度不純物領域７ａが形成
された領域上に、シリサイド工程の際のマスクとなる物
質、例えばＴＥＯＳ酸化膜１０ｂをパターニングする。
このとき、メモリセル領域以外の領域は、高速動作が必
要な領域については、同時にシリサイド化が可能なよう
に、マスクとなるＴＥＯＳ酸化膜１０ｂは形成せず、シ
リサイド化が不必要である領域に選択的にＴＥＯＳ酸化
膜１０ｂを形成するものとする。
【００４３】ＴＥＯＳ酸化膜１０ｂをパターニング後、
高融点金属または準貴金属を積層し、ＲＴＡ処理するこ
とによりシリサイド化を行う。その後、未反応の高融点
金属または準貴金属を除去する。その後、層間絶縁膜１
１を積層し、ビット線コンタクト１２ａがシリサイド層
２１に接する状態となるようにビット線１５をパターニ
ングし、さらにストレージノードコンタクト１２ｂが表
面にシリサイド層が形成されていない低濃度不純物領域
７ａに接する状態となるように厚膜型のストレージノー
ド１６を形成し、誘電体膜１９、セルプレート１７を順
次形成して図４に示すような構造の半導体装置を得るこ
とが可能である。図４（ａ）に示す主ワード線６ｂおよ
び列選択線１８の製造工程については説明を省略する。
【００４４】このように形成された半導体装置は、制御
性の厳しいメモリセル領域において、ＤＲＡＭメモリセ
ルを構成するスイッチングトランジスタのゲート電極６
の表面およびビット線コンタクト１２が当接するソース
／ドレイン領域（低濃度不純物領域７ａ）の表面を選択
的にシリサイド化し、シリサイド層２０、２１を形成す
ることで、配線抵抗の低減、コンタクト抵抗の低減を行
い、読み出し、書き込み動作の高速化を可能としてい
る。
【００４５】一方、ストレージノード１６とソース／ド
レイン領域である低濃度不純物領域７ａに接続するため
に、ストレージノードコンタクト１２ｂと低濃度不純物
領域７ａとの間にはシリサイド層を介在させることな
く、直接的に接続を行っている。従ってこの部分におい
ては、シリサイド層のモホロジーが悪いことによる接合
りークに起因したメモリセルのリフレッシュ不良を抑制
することが可能となるという効果がある。
【００４６】実施の形態３．次に、この発明の実施の形
態３について説明する。先述の実施の形態２では、ＤＲ
ＡＭメモリセルを構成するゲート電極６の表面とビット
線１５と接続されるソース／ドレイン領域の表面とを選
択的にシリサイド化し、ストレージノード１６と接続さ
れるソース／ドレイン領域の表面はシリサイド化せず、
ストレージノードコンタクト１２ｂと直接的に接続する
という例について説明した。
【００４７】この実施の形態３の半導体装置は、図５に
示すように、ＤＲＡＭメモリセルを構成するゲート電極
６の表面及びビット線コンタクト１２ａとストレージノ
ードコンタクト１２ｂが半導体基板３表面と接する領域
においてシリサイド層２０、２１、２１ａを介在した状
態とし、メモリセルが形成されている活性領域と非活性
領域との境界部、すなわち分離酸化膜４の端部のバース
ビーク４ａが形成されている部分にはシリサイド層を形
成しないという構造を有している。符号１０ｃは非シリ
サイド領域１であり、バーズビーク４ａの近傍の領域上
に積層されたＴＥＯＳ酸化膜を示している。
【００４８】図５に示す半導体装置は、メモリセル領域
のうち、ストレージノードコンタクト１２ｂが接続され
る低濃度不純物領域７ａの一部を含む分離酸化膜４端部
のバーズビーク近傍の領域は非シリサイド領域１であ
り、他のメモリセル領域はシリサイド領域２である。こ
のように非メモリセル領域１とメモリセル領域２を決め
た場合の効果を、メモリセル領域の全面をシリサイド領
域とした場合と比較して説明する。
【００４９】図６に、メモリセル領域の全面に対してシ
リサイド化を行った場合のバーズビーク４ａ近傍の断面
形状を示す。シリサイド化によって低濃度不純物領域７
ａの表面にシリサイド層２１ａａを形成した場合、ＲＴ
Ａの温度の上昇があるとバーズビーク４ａの下部にもシ
リサイド層２１ａａの形成が進み、低濃度不純物領域７
ａのエッジからの接合リークを増加させる場合があっ
た。
【００５０】これに対し、この発明の実施の形態３の半
導体装置は、バーズビーク４ａの近傍には、ゲート電極
６の側面に付着形成するために積層するＴＥＯＳ酸化膜
１０ｃを選択的に残して、シリサイド化の際のマスクと
して用い、バーズビーク４ａ近傍の低濃度不純物領域７
ａ表面に対するシリサイド化を防止しており、ストレー
ジノードコンタクト１２ｂと接続する領域は選択的にシ
リサイド化を行いシリサイド層２１ａを形成し、コンタ
クト抵抗の低抵抗化を図っている。
【００５１】このような構造とすることで、接合リーク
を抑制しつつ、読み出し、書き込み動作を高速化できる
半導体装置を得ることが可能となる。また、メモリセル
領域についてのみ説明したが、周辺回路領域およびロジ
ック回路領域については、形成しようとする半導体装置
の特性に応じ、シリサイド化を適用することが可能であ
ることは言うまでもない。
【００５２】さらに、製造方法においては、実施の形態
２において示した場合と同様に、ゲート電極６の側面に
付着形成するサイドウォール１０と、ＴＥＯＳ酸化膜１
０ｃとを別々に形成することも可能である。
【００５３】実施の形態４．次に、この発明の実施の形
態４について説明する。図７は例えばＤＲＡＭの周辺回
路領域を示す断面図であり、符号２４はタングステンシ
リサイド２２とドープトポリシリコン２３からなるビッ
ト線（この例ではドープトポリシリコン２３の一部がビ
ット線コンタクトを構成している。）であり、ＭＯＳト
ランジスタの一方のソース／ドレイン領域７の表面に形
成されたシリサイド層２９に当接した状態に形成されて
いる。２５は他方のソース／ドレイン領域７上のシリサ
イド層９に当接するようにコンタクトホール２５ａの内
壁に積層されたバリアメタルであり、２６はバリアメタ
ル２５の表面に積層され、コンタクトホール２５ａの内
部を埋設するタングステンプラグ、２７はタングステン
プラグ２６を介して他方のソース／ドレイン領域７に電
気的に接続される第１アルミ配線をそれぞれ示してい
る。また、ゲート電極６の表面にはシリサイド層２８が
形成されている。
【００５４】この実施の形態４の半導体装置の特徴はｐ
型高濃度不純物領域７ｂとｎ型高濃度不純物を含むドー
プトポリシリコン２３がシリサイド層２９を介して接続
されている点である。
【００５５】従来の一般的な半導体装置は、周辺回路領
域内のｐＭＯＳトランジスタ形成領域においては、直接
的にｐ型高濃度不純物領域７ｂとｎ型高濃度不純物を含
むドープトポリシリコン２３を接続するとＰＮ接合が形
成されることになり、コンタクトとしてのオーミック特
性が得られないという問題があった。
【００５６】また、メモリセルを構成するＭＯＳトラン
ジスタがｎＭＯＳトランジスタである場合、ｎ型不純物
領域に直接コンタクトされるビット線コンタクトを構成
する導電物質としてｎ型ドープトポリシリコンが一般的
に用いられている。その理由は、ビット線コンタクトを
埋設するためのコンタクトホールの径が非常に小さく、
メタル系のＣＶＤでは安定な埋込みが不可能であるた
め、ポリシリコンを用いること、ｐ型の不純物を含む導
電物質では、ＰＮ接合を形成してしまうためｎ型不純物
をドープすることによるものである。
【００５７】しかし、メモリセル領域以外の、周辺回路
領域のｐＭＯＳトランジスタの形成領域にも、ビット線
コンタクトの形成を必要とする場合、ｎ型のドープトポ
リシリコンとｐ型の不純物領域とを直接的に接続する
と、ＰＮ接合を形成することになり、オーミック特性を
得ることができなかった。
【００５８】そこで、この発明の実施の形態４の図７に
示すように、異なる導電型の不純物を含む２つの導電物
質間にシリサイド層２９を介在させることで、ＰＮ接合
を形成せず、良好な電気的接続を可能としている。
【００５９】次に、図７に示す半導体装置の製造方法に
ついて説明する。まず、図８（ａ）示すように、周辺回
路領域の半導体基板３の表面に設けられたｎウェル領域
上にｐＭＯＳトランジスタを形成し、さらにスパッタリ
ング法によって、高融点金属または準貴金属、例えばＴ
ｉ膜１４ａを成膜する。
【００６０】その後、図８（ｂ）に示すように、ＲＴＡ
処理を、窒素雰囲気、６５０〜７５０℃の条件下におい
て６０秒間程度行い、ゲート電極６、ソース／ドレイン
領域７の表面をシリサイド化し、シリサイド層８、９を
得る。その後、シリサイド化しなかったＴｉ膜１４ａ
（ＴｉＮを含む）を除去する。
【００６１】次に、図８（ｃ）に示すように、少なくと
もシリサイド層８、９の表面に対し、窒素３０を１×１
０15〜１×１０16ions/cm2、７〜２０keVの条件で注入
する。その後、図８（ｄ）に示すように、プラズマ窒化
処理を行い、さらに２度目のＲＴＡを窒素雰囲気、８０
０℃以上の温度の条件下で６０秒間程度行い、上層に窒
素を含むシリサイド層２８、２９を得る。
【００６２】図９に上層に窒素を含むシリサイド層２９
の拡大図を示す（シリサイド層２８も同様の構成）。図
９に示すように、シリサイド層２９は上面が窒素原子を
多く含むＴｉx1ＳｉY1Ｎz1３１によって構成され、この
Ｔｉx1ＳｉY1Ｎz1３１の下層にシリコン原子を多く含む
Ｔｉx2ＳｉY2Ｎz2３２が、さらにＴｉx2ＳｉY2Ｎz2３２
の下層にほぼ純粋なＴｉＳｉ2３３が配置されてなるも
のである。なお、シリサイド層２９はそれぞれ、窒素原
子、シリコン原子の分布状況を理解しやすくするために
３層として表現している。しかし、Ｔｉx1ＳｉY1Ｎz1３
１、Ｔｉx2ＳｉY2Ｎz2３２、ＴｉＳｉ2３３の境界をさ
らに細かく規定し、より多層な構造、若しくは少ない層
からなる構造と規定することも可能である。
【００６３】図９のような構造のシリサイド層２９を形
成し、その後、このシリサイド層２９の表面に当接する
ようにｎ型高濃度不純物を含むドープトポリシリコン２
３をビット線コンタクトとして形成することで、ｐ型不
純物領域であるソース／ドレイン領域７とＰＮ接合を形
成することのない良好な電気的接続を得ることが可能と
なる。
【００６４】さらに、シリサイド層２９の表面が窒素原
子を多く含むＴｉx1ＳｉY1Ｎz1（ミキシング層）３１
は、純粋なＴｉＮに近い性質となっており、不純物バリ
ア層として働き、ビット線コンタクトであるドープトポ
リシリコン２３に含まれるｎ型不純物がソース／ドレイ
ン領域７に拡散することを抑制している。従って、単に
ＴｉＳｉ2からなる、不純物バリア層を形成していない
シリサイド層を介して異なる導電型の導電物質を電気的
に接続する場合よりも良好な電気特性の半導体装置を得
ることが可能となる。
【００６５】また、２度目のＲＴＡは必要に応じて行う
ことが可能であり、２度目のＲＴＡの条件によっては窒
素注入後のプラズマ窒化処理工程を省略することも可能
である。さらに、この例では、高融点金属または準貴金
属としてＴｉ膜１４ａを形成したが、タングステン、コ
バルト、ニッケルなどを用いることも可能であることは
言うまでもない。
【００６６】実施の形態５．次に、この発明の実施の形
態５について説明する。図１０はこの発明の実施の形態
５の半導体装置のデバイズ構造、パターンレイアウトの
概念図を示す。この実施の形態５の特徴はＤＲＡＭメモ
リセル領域３６内に非シリサイド領域３４とシリサイド
領域３５を設けている点にある。また図１０の符号３７
はカラムデコーダ、センスアンプ、ライトバッファ等の
カラム系周辺回路を、３８はロウデコーダなどのロウ系
周辺回路をそれぞれ示している。
【００６７】なお、シリサイド領域３５には、実施の形
態２若しくは実施の形態３において示したシリサイド化
したメモリセル構造を適応することが可能である。
【００６８】このように、同一チップ内のＤＲＡＭメモ
リセル領域３６に、非シリサイド領域３４とシリサイド
領域３５を混在させることで、リフレッシュ特性に優れ
たメモリセルと高速アクセスが可能であるメモリセルを
混在できる。このような構造のＤＲＡＭメモリセルを用
いれば、アクセスタイムにマージンの少ない回路に対し
ては、シリサイド領域３５のメモリセルを指定するよう
にアドレスを決定することで、周辺回路の構成を変更す
ることなく、より回路動作に対するマージンを大きく確
保することが可能となる。
【００６９】実施の形態６．次に、この発明の実施の形
態６について図１１にその構造を示し説明する。既に説
明した実施の形態１〜５においては、半導体装置のＭＯ
Ｓトランジスタに対して選択的にシリサイド化を行い、
電気特性の向上、具体的にはメモリセルのセンシティブ
な動作を確保しつつ、高速動作を可能とする例を示し
た。この実施の形態６による半導体装置は、半導体装置
に対して選択的にシリサイド層を設け、最終的に得られ
る半導体装置の電気特性を向上させるという点では共通
している。しかし、さらに具体的にはシリサイド化はメ
モリセル領域のセルプレート１７の表面にシリサイド層
３９を積層させることで、層間絶縁膜１１を介して上方
に配置される第１アルミ配線４１の電位の変化に伴っ
て、セルプレート１７−第１アルミ配線４１間に生じる
カップリングノイズを抑制するという点に特徴がある。
【００７０】図１１において、符号３９は上述の通り、
セルプレート１７の表面に積層されたシリサイド層、４
０はシリサイド層３９の表面に層間絶縁膜１１を介して
積層されたバリアメタル、４１はバリアメタル４０を介
して層間絶縁膜１１上にパターニングされた第１アルミ
配線をそれぞれ示している。
【００７１】次に、シリサイド層３９が形成されていな
い場合の、半導体装置の動作について説明する。一般
に、セルプレート１７は１／２Ｖｃｃの電圧に固定され
て、使用される。ここで、ストレージノード１６の直
上、若しくは近傍に第１アルミ配線４１が配置された場
合、第１アルミ配線の電位がＨからＬ、ＬからＨへと変
化した時に、第１アルミ配線４１とセルプレート１７間
におけるカップリング容量によりストレージノード中の
電荷（電位）の変動が生じる可能性がある。特に、セル
プレート１７がドープトポリシリコン等の比較的抵抗の
高い材料により形成されていると、カップリングノイズ
がストレージノード１６に対してもノイズとなって悪影
響を与えることが問題となっていた。
【００７２】そこで、図１１に示す半導体装置のよう
に、セルプレート１７の表面を低抵抗なシリサイド層３
９で覆うことで、インピーダンズをより小さく抑制す
る。このような構成にすることで第１アルミ配線４１の
電位の変動のためにカップリングノイズが生じた場合に
おいても、容易に、外部の１／２Ｖｃｃのアルミ配線ま
でノイズを逃がすことが可能であり、ストレージノード
１６にノイズが悪影響を及ぼすことを抑制することがで
きる。
【００７３】また、カップリングノイズ抑制の効果は、
シリサイド層３９をＴｉＳｉ2等の、より低抵抗なシリ
サイドにより構成することで大きくなる。
【００７４】なお、この実施の形態６の半導体装置のシ
リサイド層３９は、実施の形態１において示した製造方
法と同様に、ポリシリコンの表面にＴｉ等の高融点金属
又は準貴金属を積層後、所定の雰囲気中でＲＴＡにより
シリサイド化する方法によって形成した層でも良いし、
またセルプレート１７を形成後、スパッタリング法によ
って形成した層でも良い。さらに、シリサイド層３９の
形成は、セルプレート１７となるポリシリコン膜を積層
した直後であっても、エッチングによってセルプレート
１７のパターニングを行った後でも、どちらの段階で行
っても良い。
【００７５】実施の形態７．次に、この発明の実施の形
態７の半導体装置について、図１２に示し、説明する。
この実施の形態７の半導体装置の構造は、実施の形態６
の図１１に示した半導体装置の異なる断面に相当するも
のであり、第１アルミ配線４０ａがコンタクト４１ａａ
を介して、セルプレート１７表面を覆うシリサイド層３
９ａに当接しており、また別の第１アルミ配線４１ｂ
が、半導体基板３の表面領域に形成された低濃度不純物
領域７ａに、コンタクト４１ｂｂを介して接続されてい
るものである。なお、この場合のシリサイド層３９ａ
は、セルプレート１７を構成するドープトポリシリコン
よりも、選択比の大きな材質のシリサイド、例えばタン
グステンシリサイドによって構成することを特徴とす
る。
【００７６】図１２に示すように、シリサイド層３９ａ
と半導体基板３の表面とでは、第１アルミ配線４１ａ、
４１ｂの形成位置からの距離が、大きく違っている。そ
のためシリサイド層３９が形成されていない場合は、コ
ンタクト４１ａａ、４１ｂｂを埋め込むためのコンタク
トホールを同時に開口すると、コンタクトの４１ａａを
埋め込むためのコンタクトホールは、キャパシタを構成
するセルプレート１７及び誘電体膜１９を突き抜け、さ
らに下方まで開口が進んだ状態に形成されてしまう。突
き抜け部分４２が形成されると、その内部に導電物質を
埋設してコンタクト４１ａａを形成した際、結果として
コンタクト接触面積が変化し、コンタクト抵抗のばらつ
きが生じ、安定した電気特性が得られなくなってしまう
という問題があった。
【００７７】そこで、この発明では、セルプレート１７
よりも選択比の大きなシリサイド層３９ａをセルプレー
ト１７の表面に積層することでエッチングマスクとし、
同時に深さの異なるコンタクトホールを開口した場合に
おいても、キャパシタ電極を突き抜けた状態のコンタク
トホールが形成されない構造としている。このように、
セルプレート１７の表面に積層されたシリサイド層３９
ａは、セルプレート１７の低抵抗化に役立つばかりでは
なく、セルプレート１７に電気的に接続される第１アル
ミ配線４１ａとの良好な接続も可能としている。
【００７８】
【発明の効果】以下に、この発明の各請求項の効果につ
いて記載する。この発明の請求項１による半導体装置に
よれば、メモリセル部分を非シリサイド領域とし、メモ
リセル以外の周辺回路領域または周辺回路領域を含む論
理回路領域をシリサイド領域とすることで、非シリサイ
ド領域では接合リークのない良好な回路動作を可能と
し、シリサイド領域では、トランジスタのゲート電極表
面及びソース／ドレイン領域表面にシリサイド層を形成
し、配線抵抗、コンタクト抵抗の低抵抗化を図り高速動
作を可能とする半導体装置を得られる。
【００７９】また、この発明の請求項２による半導体装
置によれば、ＤＲＡＭメモリセルを構成するトランジス
タのゲート電極上及びビット線コンタクトと接するソー
ス／ドレイン領域の表面のみに選択的にシリサイド層を
形成して、低抵抗化を図り、ストレージノードが接する
ソース／ドレイン領域に対してはシリサイド化を行わな
いため、シリサイド層のモホロジーが悪いことによる接
合りークに起因したメモリセルのリフレッシュ不良を抑
制することが可能となり、良好な電気特性の半導体装置
を得ることが可能となる。
【００８０】さらに、この発明の請求項３による半導体
装置によれば、ＤＲＡＭメモリセルを構成するトランジ
スタの、ストレージノードが接続される側のソース／ド
レイン領域の表面のうち、ストレージノードと接する部
分のみに選択的にシリサイド層を形成し、他の領域、す
なわちソース／ドレイン領域の外周領域はシリサイド化
しないことにより、シリサイド化に起因する接合リーク
を抑制するとともに、ストレージノードとソース／ドレ
イン領域とのコンタクト抵抗の低抵抗化を可能とするも
のである。
【００８１】また、この発明の請求項４による半導体装
置によれば、互いに異なる導電型の不純物を含有する不
純物領域とコンタクトを、シリサイド層を介することで
ＰＮ接合を形成することなく接続することが可能であ
り、このシリサイド層の表面が窒素原子を多く含み純粋
なＴｉＮに近い性質となっており、不純物バリア層とし
て働き、不純物が拡散することを抑制し、良好な電気特
性の半導体装置を得ることが可能となる。
【００８２】さらに、この発明の請求項５による半導体
装置によれば、シリサイド層を介することで、メモリセ
ル領域の第二導電型のトランジスタを構成する第二導電
型のソース／ドレイン領域に対して直接接続が可能な第
二導電型の不純物を含む半導体物質からなる配線を、周
辺回路領域を構成する第一導電型の不純物領域に電気的
に接続可能であり、シリサイド層が不純物の拡散を抑制
できることから、良好な電気特性の半導体装置を得るこ
とが可能となる。
【００８３】また、この発明の請求項６による半導体装
置によれば、メモリセル領域をシリサイド領域と非シリ
サイド領域の両者により構成することにより、高速動作
を可能とする領域と、リフレッシュ特性の向上を可能と
する領域を一つのチップ上に持つことが可能であり、必
要に応じて機能を使い分けることが可能となる。
【００８４】さらに、この発明の請求項７による半導体
装置によれば、メモリセルを構成するキャパシタの上部
電極にシリサイド層を被着させ低抵抗化させることで、
このキャパシタの上部に層間絶縁膜を介して形成される
上層配線とのカップリングノイズの影響を低減し、良好
な電気特性の半導体装置を得ることが可能となる。
【００８５】また、この発明の請求項８による半導体装
置によれば、キャパシタの上部電極上形成するシリサイ
ド層を、ドープトポリシリコンよりも選択比の高い物質
で構成することで、上層配線とキャパシタ電極との電気
的接続に必要なコンタクトを埋設する開口部の開口の際
に、キャパシタへのオーバーエッチングを抑制でき、良
好な電気特性の半導体装置を得ることが可能となる。
【００８６】さらに、この発明の請求項９による半導体
装置の製造方法によれば、ゲート電極を形成後に積層す
る絶縁物質を、メモリセル領域となる第一の領域上では
積層したまま残し、周辺回路または周辺回路を含む論理
回路領域である第二の領域上では、異方性エッチングを
行ってゲート電極の側面に付着するサイドウォールとす
る。第二の領域のサイドウォールは、次工程の高濃度不
純物領域形成時の不純物注入マスクとしても用いること
が可能となる。第一の領域に積層した絶縁物質はシリサ
イド化工程におけるシリサイド化防止膜として用いるこ
とが可能になるという効果がある。
【００８７】また、この発明の請求項１０による半導体
装置の製造方法によれば、シリサイド膜を形成後、この
シリサイド膜に窒素を注入することによってシリサイド
層の表面を窒素原子を多く含む純粋なＴｉＮに近い性質
とすることができ、このＴｉＮに近い性質の膜が不純物
バリア層として働き、不純物が拡散することを抑制し、
良好な電気特性の半導体装置を得ることが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の半導体装置を示す
図である。
【図２】 この発明の実施の形態１の半導体装置を示す
図である。
【図３】 この発明の実施の形態１の半導体装置の製造
フローを示す図である。
【図４】 この発明の実施の形態２の半導体装置を示す
図である。
【図５】 この発明の実施の形態３の半導体装置を示す
図である。
【図６】 この発明の実施の形態３の説明に必要な図で
ある。
【図７】 この発明の実施の形態４の半導体装置を示す
図である。
【図８】 この発明の実施の形態４の半導体装置の製造
フローを示す図である。
【図９】 この発明の実施の形態４の半導体装置を示す
図である。
【図１０】 この発明の実施の形態５の半導体装置を示
す図である。
【図１１】 この発明の実施の形態６の半導体装置を示
す図である。
【図１２】 この発明の実施の形態７の半導体装置を示
す図である。
【図１３】 従来の技術を示す図である。
【図１４】 従来の技術を示す図である。
【符号の説明】
１、３４．非シリサイド領域 ２、３５．シリサイド領域 ３．半導体基板 ４．分離酸化膜 ４ａ．バーズビーク ５．ゲート酸化膜 ６．ゲート電極 ６ａ．副ワード線 ６ｂ．主ワード線 ７．ソース／ドレイン領域 ７ａ．低濃度不純物領域 ７ｂ．高濃度不純物領域 ８、９、２０、２１、２１ａ、２１ａａ、２８、２９、
３９．シリサイド層 １０．サイドウォール １０ａ、１０ｂ、１０ｃ．ＴＥＯＳ酸化膜 １１．層間絶縁膜 １２、４１ａａ、４１ｂｂ．コンタクト １２ａ．ビット線コンタクト １２ｂ．ストレージノードコンタクト １３．レジストマスク １４．高融点金属または準貴金属 １５、２４．ビット線 １６．ストレージノード １７．セルプレート １８．列選択線 １９．誘電体膜 ２２．タングステンシリサイド ２３．ドープトポリシリコン（ｎ+） ２５、４０ａ、４０ｂ．バリアメタル ２５ａ．コンタクトホール ２６．タングステンプラグ ２７、４１ａ、４１ｂ．第１アルミ配線 ３０．窒素 ３１．Ｔｉx1ＳｉY1Ｎz1 ３２．Ｔｉx2ＳｉY2Ｎz2 ３３．ＴｉＳｉ2 ３６．ＤＲＡＭメモリセル ３７．ｃｏｌｕｍｎ系周辺回路 ３８．Ｒｏｗ系周辺回路 ４２．突き抜け部分
フロントページの続き (72)発明者 天羽生 淳 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ＤＲＡＭメモリセル領域、周辺回路領域
    または上記周辺回路領域を含む論理回路領域を有する半
    導体装置において、上記周辺回路領域または上記論理回
    路領域内の第一のＭＯＳトランジスタは、側面にサイド
    ウォールが付着形成された第一のゲート電極上及び第一
    のソース／ドレイン領域上にシリサイド層を有し、上記
    ＤＲＡＭメモリセル領域内のメモリセルを構成する第二
    のＭＯＳトランジスタの第二のゲート電極及び第二のソ
    ース／ドレイン領域の表面には上記サイドウォールを構
    成する物質と同一の物質が積層されることを特徴とする
    半導体装置。
  2. 【請求項２】 ＤＲＡＭメモリセルを有する半導体装置
    において、上記ＤＲＡＭメモリセルを構成するトランジ
    スタのゲート電極の表面及びビット線コンタクトと接す
    るソース／ドレイン領域の表面にシリサイド層を設ける
    ことを特徴とする半導体装置。
  3. 【請求項３】 ＤＲＡＭメモリセルを構成するトランジ
    スタの他方のソース／ドレイン領域にはストレージノー
    ドコンタクトが接続され、上記他方のソース／ドレイン
    領域の表面の上記ストレージノードとの接続部には選択
    的にシリサイド層が形成されていることを特徴とする請
    求項２記載の半導体装置。
  4. 【請求項４】 半導体基板の表面領域に形成された第一
    導電型の不純物領域、上記第一導電型の不純物領域の表
    面上にシリサイド層を介して接続された第二導電型の不
    純物を含有する半導体物質からなるコンタクトを含み、
    上記シリサイド層は、少なくとも上記コンタクトに接す
    る窒素原子を含む第一のシリサイド層、上記第一のシリ
    サイド層の下層の第二のシリサイド層を含む多層構造で
    あり、上記第一のシリサイド層内の窒素濃度は上記コン
    タクトに近いほど大きく、上記第二のシリサイド層に近
    いほど小さいことを特徴とする半導体装置。
  5. 【請求項５】 第一導電型の不純物領域は、周辺回路を
    構成する第一のトランジスタの第一のソース／ドレイン
    領域であり、上記第一のソース／ドレイン領域は、シリ
    サイド層及びコンタクトを介して、メモリセル領域を構
    成する第二のトランジスタの第二のソース／ドレイン領
    域である第二導電型の不純物領域に電気的に接続される
    ことを特徴とする請求項４記載の半導体装置。
  6. 【請求項６】 ＤＲＡＭメモリセル領域は、少なくとも
    一部にシリサイド層を有するメモリセルにより構成され
    た第一の領域と、シリサイド層を含まないメモリセルに
    より構成された第二の領域とにより構成されることを特
    徴とする請求項２、３のいずれか一項記載の半導体装
    置。
  7. 【請求項７】 半導体基板上のＤＲＡＭメモリセル領域
    に形成されたＭＯＳトランジスタ、上記ＭＯＳトランジ
    スタの一方のソース／ドレイン領域に電気的に接続され
    たストレージノード、上記ストレージノードの表面に誘
    電体膜を介して積層されたセルプレート、上記セルプレ
    ートの表面に積層されたシリサイド層、上記シリサイド
    層上に層間絶縁膜を介して形成された上層配線を含むこ
    とを特徴とする半導体装置。
  8. 【請求項８】 上層配線は層間絶縁膜内に形成されたコ
    ンタクトを介してシリサイド層に電気的に接続されるこ
    とを特徴とする請求項７記載の半導体装置。
  9. 【請求項９】 半導体基板上の第一の領域、第二の領域
    の表面にそれぞれゲート絶縁膜を介してゲート電極を形
    成する工程、上記ゲート電極下に位置するチャネル領域
    を挟んで二つの低濃度不純物領域をそれぞれ形成する工
    程、少なくとも上記第一、第二の領域上に絶縁物質を積
    層する工程、上記第一の領域上にエッチングマスクを形
    成する工程、上記第二の領域に対して異方性エッチング
    を行い、ゲート電極の側面に付着した上記絶縁物質から
    なるサイドウォールを形成し、上記第二の領域に位置す
    る上記低濃度不純物領域に対して不純物注入を行い、高
    濃度不純物領域を形成する工程、上記エッチングマスク
    を除去する工程、少なくとも上記第二の領域上に高融点
    金属膜または準貴金属膜を積層する工程、加熱によって
    シリサイド化を行い、上記高融点金属膜または準貴金属
    膜と上記第二の領域のゲート電極及びソース／ドレイン
    領域とが接する面にシリサイド層を形成する工程、未反
    応の上記高融点金属膜または準貴金属膜を除去する工程
    を含み、上記第一の領域はＤＲＡＭメモリセル領域であ
    り、上記第二の領域は周辺回路領域または上記周辺回路
    領域を含む論理回路領域であることを特徴とする半導体
    装置の製造方法。
  10. 【請求項１０】 半導体基板の表面領域に、第一導電型
    の不純物領域を形成する工程、上記第一導電型の不純物
    領域上に高融点金属膜または準貴金属膜を積層し、熱処
    理することでシリサイド化を行い、上記第一導電型の不
    純物領域と上記高融点金属膜または準貴金属膜とが接す
    る面にシリサイド層を形成する工程、未反応の高融点金
    属膜又は準貴金属膜を除去する工程、上記シリサイド層
    に対し窒素を注入し、熱処理する工程、上記シリサイド
    層に接する第二の導電型のコンタクトを形成する工程を
    含み、窒素注入後の上記シリサイド層は、少なくとも上
    記コンタクトに接する窒素原子を含む第一のシリサイド
    層、上記第一のシリサイド層の下層の第二のシリサイド
    層を含む多層構造であり、上記第一のシリサイド層内の
    窒素濃度は上記コンタクトに近いほど大きく、上記第二
    のシリサイド層に近いほど小さいことを特徴とする半導
    体装置の製造方法。
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