JPH11238862A

JPH11238862A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH11238862A
Application number: JP10311412A
Authority: JP
Inventors: Yoshitaka Nakamura; 吉孝中村; Hideo Aoki; 英雄青木; Naoki Fukuda; 直樹福田; Hidekazu Goshima; 秀和五嶋; Isamu Asano; 勇浅野; Keizo Kawakita; 惠三川北; Satoru Yamada; 悟山田; Takeshi Tamaru; 剛田丸; Nobuyoshi Kobayashi; 伸好小林; Tadashi Umezawa; 唯史梅澤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-12-18
Filing date: 1998-10-30
Publication date: 1999-08-31
Also published as: KR19990063067A; TW407369B

Abstract

(57)【要約】【課題】ビット線接続孔における多結晶シリコンプラ
グの凹凸を防止し、ビット線と多結晶シリコンプラグと
の接続部のシリサイド膜の横方向のエッチングを防止す
る。【解決手段】第１層配線１８と同時に形成されるビッ
ト線ＢＬを、チタン膜１８ａと窒化チタン膜１８ｂとタ
ングステン膜１８ｃとの積層膜とし、ビット線ＢＬとプ
ラグ１９との接続部に窒素または酸素を含むチタンシリ
サイド膜２０を形成する。第１層配線１８と半導体基板
１との接続部にも窒素または酸素を含むチタンシリサイ
ド膜２０を形成できる。チタンシリサイド膜２０に代え
て、窒素または酸素を含むタングステンシリサイド層、
窒素または酸素を含むコバルトシリサイド層、または、
コバルトシリサイド層とすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。

【０００２】

【従来の技術】大容量メモリを代表する半導体メモリと
してＤＲＡＭがある。このＤＲＡＭのメモリ容量は益々
増大する傾向にあり、それに伴ってＤＲＡＭのメモリセ
ルの集積度を向上させる観点からメモリセルの専有面積
も縮小せざるを得ない方向に進んでいる。

【０００３】しかし、ＤＲＡＭのメモリセルにおける情
報蓄積用容量素子（以下単にキャパシタという）の蓄積
容量値は、ＤＲＡＭの動作マージンやソフトエラー等を
考慮する観点から世代によらず一定量が必要であり、一
般に比例縮小できないことが知られている。

【０００４】そこで、限られた小さな占有面積内に必要
な蓄積容量を確保できるようなキャパシタ構造の開発が
進められている。そのようなキャパシタの構造として、
クラウン形状等の立体的構造を有するポリシリコン等か
らなる下部電極に容量絶縁膜を介してプレート電極形成
する立体キャパシタ構造が採用されている。

【０００５】立体キャパシタは、キャパシタ電極をメモ
リセルの選択ＭＩＳＦＥＴ（MetalInsulator Semicondu
ctor Field Effect Transistor ；以下単に選択ＭＩＳ
ＦＥＴという）の上層に配置する構造が一般的であり、
この場合、小さな占有面積で大きな蓄積容量を確保でき
るという特徴がある。

【０００６】このような立体キャパシタ構造として、た
とえば特開平７−１２２６５４号公報に記載されている
技術、すなわちキャパシタをビット線の上方に配置す
る、いわゆるキャパシタ・オーバー・ビットライン(Cap
acitor Over Bitline;以下、ＣＯＢと略す）構造が知ら
れている。

【０００７】上記のＣＯＢ構造を有するＤＲＡＭは、半
導体基板上に選択ＭＩＳＦＥＴおよび周辺回路のＭＩＳ
ＦＥＴを形成し、層間絶縁膜を介してメモリセルの上部
にデータの書込み、読出しを行うためのビット線および
周辺回路の第１層配線が形成される。その後キャパシタ
が形成される。キャパシタは、蓄積電極（下部電極）、
容量絶縁膜、プレート電極（上部電極）を順次積層して
形成される。キャパシタの蓄積電極は、ｎ型の不純物
（リン）をドープした多結晶シリコンで構成され、ｎチ
ャネル型で構成されたメモリセル選択ＭＩＳＦＥＴの半
導体領域（ソース、ドレイン領域）の一方に接続され
る。プレート電極は、複数のメモリセルに共通の電極と
して構成され、所定の固定電位が供給される。

【０００８】ビット線は、選択ＭＩＳＦＥＴを覆う絶縁
膜に開孔された接続孔を通じて選択ＭＩＳＦＥＴの半導
体領域（ソース、ドレイン領域）の一方に接続される。
この接続は、接続孔内に形成された多結晶シリコンプラ
グを介して行われる。選択ＭＩＳＦＥＴの半導体領域の
他方はキャパシタに接続される。ビット線は、データの
書込み、読出し動作を高速化するために低抵抗のメタル
材料で構成される。

【０００９】このようなＤＲＡＭでは、ビット線あるい
は周辺回路の第１層配線はタングステン（Ｗ）膜が用い
られる。ビット線および周辺回路の第１層配線をアルミ
ニウム（Ａｌ）に比べてエレクトロマイグレーション耐
性が高いタングステンで構成することは、微細化された
ＤＲＡＭの配線寿命を確保する有効な対策となる。

【００１０】しかし、一般に、配線と基板とが接触する
箇所では、配線を構成するメタル材料と基板を構成する
シリコンとが反応してシリサイド層が形成される。タン
グステン膜とシリコン基板とが反応してできるシリサイ
ド（タングステンシリサイド）層は基板に及ぼすストレ
スが大きい。従って、ビット線あるいは周辺回路の第１
層目の配線をタングステン膜で構成する場合は、シリコ
ン基板と反応したときにストレスの小さいシリサイド層
を形成するようなメタル膜をタングステン膜の下層に設
ける必要がある。

【００１１】このようなストレスの小さいシリサイド層
を形成するようなメタル膜として、上記公報ではチタン
（Ｔｉ）膜が例示されている。チタン膜は、絶縁膜に対
する接着性が良好で、しかもシリコン基板と反応したと
きに形成されるチタンシリサイド（ＴｉＳｉ_x，ｘ≦
２）層は、基板に及ぼすストレスが小さい。このことか
ら、チタンシリサイドは、タングステン膜の下層に設け
るメタル膜として好適な材料である。

【００１２】また、周辺回路を構成するＭＩＳＦＥＴの
半導体領域（ソース、ドレイン領域）と第１層目の配線
との界面にチタンシリサイド膜を形成することは、配線
のコンタクト抵抗を低減する対策としても有効である。

【００１３】また一方で、タングステン膜をＣＶＤ法で
堆積する際、ソースガスであるＷＦ₆とシリコン（Ｓ
ｉ）とが反応する問題がある。また、タングステン膜と
シリコンとが直接接触していると、後の熱処理により反
応する問題がある。そこで、チタン膜上にタングステン
膜を堆積する場合は、チタン膜とタングステン膜との中
間にこれらの膜に対する接着性が良好で、かつＷＦ₆と
シリコン、あるいはタングステンとシリコンの接触をさ
けるバリア層を設ける必要がある。上記公報では、この
ようなバリア層として窒化チタン（ＴｉＮ）膜が例示さ
れている。

【００１４】ところで、一般にＤＲＡＭは、メモリセル
アレイ領域、直接周辺回路領域および間接周辺回路領域
とを有する。メモリセルアレイ領域は選択ＭＩＳＦＥＴ
およびキャパシタが形成される領域であり、直接周辺回
路領域にはキャパシタに情報として記録された蓄積電荷
の有無を検出するセンスアンプ等が形成される。間接周
辺回路領域は直接周辺回路領域の周辺に形成される。メ
モリセルアレイ領域のワード線やビット線は、ＤＲＡＭ
の集積度を最大限に高めるために最小加工寸法で加工さ
れる。そして、直接周辺回路領域においては、最小加工
寸法で加工されたワード線やビット線のピッチにあわせ
てＭＩＳＦＥＴが最小加工寸法で加工され、そのゲート
電極あるいはソース・ドレイン領域に接続するための接
続孔も最小加工寸法で加工されるのが一般的である。そ
れに対して、間接周辺回路領域では、レイアウト的に余
裕があり、チップ面積への影響もあまり大きくないた
め、ＭＩＳＦＥＴのソース・ドレイン領域等に接続する
ための接続孔はその口径を大きくして接続が確実に行わ
れるようにしている。

【００１５】

【発明が解決しようとする課題】しかし、ＤＲＡＭが高
集積化されるにしたがって、キャパシタが占有できる面
積が低減し、その容量値が小さくならざるを得ない。こ
のため、小さな蓄積容量値でも十分な感度で蓄積電荷の
有無を検出するためには、センスアンプの感度向上を図
るとともに、ビット線容量の低減対策も欠かせない。ビ
ット線容量の低減を図るためには、ビット線の幅を細く
して、隣接するビット線間の距離を長くし、または、ビ
ット線の膜厚を薄くして、隣接するビット線間の対向面
積を低減する必要がある。

【００１６】また、ＤＲＡＭの高集積化のためには、そ
の面積の多数を占めるメモリセルアレイ領域の面積を低
減してチップ面積の縮小化を図る必要もある。メモリセ
ルアレイ領域の面積の低減には、メモリセルを構成する
選択ＭＩＳＦＥＴの活性領域、ワード線、ビット線、キ
ャパシタおよび各部材を接続する接続孔の形状と位置の
最適化が欠かせない。この最適化の際に、各部材の形状
は、複雑な形状とすることはできない。つまり、メモリ
セルアレイ領域においては、各部材はほぼ最小加工寸法
で加工されるため、フォトリソグラフィの限界近傍でパ
ターニングされることとなる。このパターニングの際に
部材の形状が複雑であれば互いに隣接する部材間での露
光光の干渉等により、パターニング不良が発生する可能
性が大きくなるためである。このため、各部材の形状は
できるだけ単純な形状、たとえばワード線あるいはビッ
ト線の場合には直線的な形状であることが要求される。

【００１７】ところが、ビット線の形状を直線にしよう
とすれば、また、ビット線の幅を細くしようとすれば、
ビット線と選択ＭＩＳＦＥＴのソース・ドレイン領域上
に形成された多結晶シリコンプラグとの接続部分、つま
りビット線接続孔を完全に覆うことができなくなり、不
可避的にビット線接続孔がビット線に対して目開き構造
となる。つまり、ビット線のエッチング加工の際に、ビ
ット線接続孔の部分をも同時にエッチングしてしまうこ
ととなる。

【００１８】このような目開き構造のビット線加工を行
うと、ビット線の下地である多結晶シリコンプラグに掘
れ込みが形成され、この掘れ込みに起因する下地の凹凸
形状が、後に行うフォトリソグラフィやエッチング工程
に悪影響を与えて、加工精度を低下させるという問題を
生じる。

【００１９】また、従来技術で説明したように、ビット
線と多結晶シリコンプラグとの間には接触抵抗を低減す
るためのチタンシリサイド膜が形成されている。目開き
構造のビット線をエッチングすると、チタンシリサイド
膜をエッチングすることとなり、比較的エッチングされ
やすいチタンシリサイド膜が横方向にもエッチングされ
て、ビット線と多結晶シリコンプラグとの間に空洞を生
じてしまう場合が発生する。このような空洞の存在は、
ビット線と多結晶シリコンプラグとの導通を損ない、Ｄ
ＲＡＭの性能を低下させる要因となる恐れがある。

【００２０】一方、従来技術で説明したように、ビット
線と第１層配線とは、同層に形成され、第１層配線と半
導体基板との接続部分にもチタンシリサイド膜が形成さ
れている。このチタンシリサイド膜の耐熱性が、ビット
線および第１層配線の形成後に施される熱処理に十分耐
える程度になく、接続部でのリーク電流を増大するとい
う問題がある。特に、直接周辺回路領域と間接周辺回路
領域とでの接続孔の口径に相違がある場合は、耐熱性の
低下が著しいことを本発明者らは認識した。このような
リーク電流の上昇、つまり接続部分での耐圧の低下は、
接続孔底部に未反応チタンが残留する場合に特に顕著で
あると考えられる。

【００２１】本発明の目的は、ビット線接続孔における
多結晶シリコンプラグの凹凸を防止する技術を提供する
ことにある。また、この凹凸の防止により、その後の工
程、たとえばフォトリソグラフィ工程やエッチング工程
における悪影響を取り除き、工程マージンを増加するこ
とにある。

【００２２】また、本発明の目的は、ビット線と多結晶
シリコンプラグとの接続部のシリサイド膜の横方向のエ
ッチングを防止することにある。また、このシリサイド
膜の横方向エッチングの防止により、ビット線と多結晶
シリコンプラグとの導通を安定に確保し、半導体集積回
路装置の歩留まりおよび信頼性を向上することにある。

【００２３】また、本発明の目的は、ビット線の容量を
低減し、ＤＲＡＭの情報記憶に必要な蓄積容量の低減、
またはＤＲＡＭの動作速度の向上を図ることにある。

【００２４】また、本発明の目的は、ＤＲＡＭのビット
線と周辺回路領域の第１層配線とを共用した場合の、第
１層配線と半導体基板との接続部分の耐熱性を向上し、
その後の熱工程における接続部分でのリーク電流の増加
を抑制して、ＤＲＡＭの製造歩留まりとその信頼性およ
び性能を向上することにある。

【００２５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２７】（１）本発明の半導体集積回路装置は、選
択ＭＩＳＦＥＴおよびキャパシタからなるＤＲＡＭのメ
モリセルが半導体基板の主面上にアレイ状に配列された
メモリセルアレイ領域と、メモリセルアレイ領域の周辺
に形成され、周辺回路のＭＩＳＦＥＴが形成された周辺
回路領域とを含み、選択ＭＩＳＦＥＴの一方のソース・
ドレイン領域上に電気的に接続して形成された多結晶シ
リコンプラグと、多結晶シリコンプラグの上面に第１接
続孔を介して接続されたビット線と、周辺回路のＭＩＳ
ＦＥＴの何れかのソース・ドレイン領域または半導体基
板の主面に第２接続孔を介して接続された第１層配線と
を有する半導体集積回路装置であって、ビット線と多結
晶シリコンプラグとの界面、または、第１層配線と周辺
回路のＭＩＳＦＥＴの何れかのソース・ドレイン領域も
しくは半導体基板の主面との界面には、窒素もしくは酸
素を含むチタンシリサイド膜、窒素もしくは酸素を含む
タングステンシリサイド膜、窒素もしくは酸素を含むコ
バルトシリサイド膜、またはコバルトシリサイド膜が形
成されているものである。また、シリサイド膜への含有
物（不純物）は、窒素、酸素の他に炭素またはゲルマニ
ウムであってもよい。

【００２８】このような半導体集積回路装置によれば、
ビット線と多結晶シリコンプラグとの界面に、窒素、酸
素、炭素もしくはゲルマニウムを含むチタン、タングス
テンもしくはコバルトのシリサイド膜、または不純物を
含まないコバルトシリサイド膜が形成されているため、
ビット線を目開き構造で形成しても、すなわち、窒素等
を含んだチタンシリサイド膜等のコンタクトメタルがエ
ッチング雰囲気に曝されるような状況であっても、これ
らコンタクトメタルがエッチングストッパとして作用
し、多結晶シリコンプラグがエッチングにより削れるこ
とがない。この結果、多結晶シリコンプラグの掘れ込み
による凹凸が形成されず、その後のフォトリソグラフィ
あるいはエッチング等の工程において凹凸に起因する悪
影響を防止して、工程マージンを増加することができ
る。

【００２９】また、コンタクトメタルがエッチングされ
ないため、ビット線と多結晶シリコンプラグとの導通不
良も発生せず、半導体集積回路装置の歩留まりおよび信
頼性を向上することができる。

【００３０】このようにコンタクトメタルがエッチング
ストッパとして作用させることは、チタンシリサイド
膜、タングステンシリサイド膜あるいはコバルトシリサ
イド膜に窒素、酸素、炭素もしくはゲルマニウムが含有
されることにより、またはコバルトシリサイド膜につい
ては窒素等の有無にかかわらずエッチング耐性を有する
という本発明者らの実験検討により得られた知見に基づ
く。

【００３１】また、このような半導体集積回路装置によ
れば、第１層配線と周辺回路のＭＩＳＦＥＴの何れかの
ソース・ドレイン領域もしくは半導体基板の主面との界
面に、窒素、酸素、炭素もしくはゲルマニウムを含むチ
タン、タングステンもしくはコバルトのシリサイド膜、
または不純物を含まないコバルトシリサイド膜が形成さ
れているため、耐熱性を向上することができる。この結
果、第１層配線を形成後の熱工程を安定に行うことがで
き、また、周辺回路領域でのリーク電流を低減して半導
体集積回路装置の歩留まりと信頼性を向上できる。すな
わち、このようなチタンシリサイド膜等のコンタクトメ
タルを形成した接続孔では、後に熱処理を施しても接続
部でのリーク電流が増加しないという本発明者らの実験
検討の結果の知見に基づく。リーク電流の増加は、熱工
程によるチタンシリサイド膜の凝集、あるいはチタンの
不純物拡散領域への拡散が原因であると考えられるが、
上記のような窒素、酸素、炭素もしくはゲルマニウムを
含んだチタンシリサイド膜では、そのような凝集または
チタンの拡散が抑制されていると考えられる。

【００３２】なお、前記した窒素もしくは酸素の含有量
は、１原子％〜１３原子％の範囲とすることができる。
窒素もしくは酸素の含有量が少なければエッチング耐性
に劣り、また、耐熱性に劣るが、逆に窒素もしくは酸素
の含有量が多ければ、接触抵抗が増加してコンタクトメ
タルとしての機能を発揮し得なくなる。したがって、窒
素もしくは酸素の含有量には実用上の適正範囲が存在
し、このような範囲は、本発明者らの実験検討により、
１原子％〜１３原子％が好適であることを見いだしたも
のである。さらに好適には、含有物（不純物）が窒素の
場合には、１原子％〜３原子％の範囲内にその濃度が有
るとき効果が大きい。このような知見も発明者らの実験
検討に基づく。

【００３３】（２）本発明の半導体集積回路装置は、半
導体基板の主面にアレイ状に配列された選択ＭＩＳＦＥ
Ｔと、選択ＭＩＳＦＥＴの一方のソース・ドレイン領域
上の第１絶縁膜に形成された多結晶シリコンプラグと、
第１絶縁膜上の第２絶縁膜上に形成されたビット線とを
有する半導体集積回路装置であって、多結晶シリコンプ
ラグ上の第２絶縁膜には第１接続孔が開口され、ビット
線と多結晶シリコンプラグとは、第１接続孔に形成され
た金属プラグを介して接続されているものである。

【００３４】このような半導体集積回路装置によれば、
第２絶縁膜の第１接続孔に金属プラグが形成されている
ため、ビット線と多結晶シリコンプラグとの接続は金属
プラグを介して行われることとなる。このため、ビット
線が第１接続孔に対して目開き構造で形成される場合で
あっても、ビット線のパターニングの際には金属プラグ
がエッチングに対してストッパとして機能し、コンタク
トメタルあるいは多結晶シリコンプラグがエッチング雰
囲気に曝されることがない。この結果、多結晶シリコン
プラグの掘れ込みによる凹凸の形成、コンタクトメタル
の横方向エッチングによる導通不良の発生を防止でき、
前記（１）と同様に、工程マージンの増加、および、半
導体集積回路装置の歩留まり、信頼性の向上を図ること
ができる。

【００３５】なお、この第１接続孔を金属プラグで埋め
込む場合、ビット線の膜厚は、第１接続孔の口径の２分
の１以下とすることができる。このように、ビット線の
膜厚を薄くできるため、ビット線容量を低減し、ＤＲＡ
Ｍの蓄積容量の減少あるいは蓄積電荷の検出精度の向上
を図ることができ、また、ＤＲＡＭの応答速度を向上で
きる。

【００３６】すなわち、ビット線は、ＤＲＡＭのメモリ
セル領域に互いに近接して形成されており、かつ、セン
スアンプが配置される直接周辺回路間のメモリセルアレ
イ領域にわたって長く形成される。従って、ビット線の
膜厚が厚いと、ビット線間の対向する面積が増加し、線
間容量が増大する。線間容量の増加は、センスアンプに
よる検出感度の低下を来たし、ＤＲＡＭの性能を低下さ
せる要因となる。しかしながら、本発明を適用すれば、
ビット線の膜厚を低減できることからビット線間の対向
面積を低減し、ビット線間容量を小さくできる。これに
より蓄積電荷の検出精度を向上することができる。ま
た、応答速度は浮遊容量と抵抗値の積に反比例すること
から、線間容量の低減は応答速度の向上にも寄与でき
る。

【００３７】また、ビット線をタングステンまたはモリ
ブデンとし、金属プラグを窒化チタンまたは窒化タング
ステンとすることができる。この場合、ビット線をフッ
素系エッチングガスを用いてエッチングすることができ
る一方、窒化チタンまたは窒化タングステンはフッ素系
エッチングガスではそのエッチング速度が遅いため、ビ
ット線のパターニングを行っても、金属プラグはほとん
どエッチングされない。この結果、ビット線のパターニ
ングの際に十分なオーバーエッチングを行うことがで
き、そのプロセスマージンを増加することができる。

【００３８】上記（１）または（２）の場合を、別言す
れば、ビット線は、第１接続孔における下地材料に対し
て選択的にエッチングすることが可能な材料で構成され
ているとすることができる。すなわち、第１接続孔にお
ける下地材料は、窒素等を含有したチタンシリサイド膜
等、あるいは窒化チタン等の金属プラグ、その他ビット
線に対してエッチング耐性を有する材料であればよく、
このような下地材料を有することにより、目開き構造の
ビット線にパターニングであっても、多結晶シリコンプ
ラグの削れによる凹凸、あるいは、コンタクトメタルの
横方向エッチングによる導通不良を防止することができ
る。

【００３９】なお、金属プラグの材料として窒化チタン
とタングステンとの積層膜を適用し、ビット線材料とし
てタングステンの単層膜を適用することも可能である。
この場合、金属プラグつまり第１接続孔における下地材
料にタングステンが含まれることから、ビット線材料で
あるタングステン膜をエッチングする際に、下地とのエ
ッチング選択比がとれない場合に該当する。しかしなが
ら、ビット線となるタングステン膜は、その膜厚を薄く
できることから、オーバーエッチングを施したとして
も、ビット線膜厚に対して５０％程度のオーバーエッチ
ング時間であり、この間に下地つまり金属プラグのタン
グステンがエッチングされる量は僅かである。すなわ
ち、金属プラグを構成する材料と同じ材料でビット線を
構成したとしても、オーバーエッチングによりプラグ底
部までエッチングされることはほとんど無く、プラグ底
部におけるシリサイド膜のサイドエッチ等の不具合を発
生することはない。

【００４０】（３）本発明の半導体集積回路装置は、半
導体基板の主面にアレイ状に配列された選択ＭＩＳＦＥ
Ｔと、選択ＭＩＳＦＥＴの一方のソース・ドレイン領域
上の第１絶縁膜に形成された多結晶シリコンプラグと、
第１絶縁膜上に堆積された第２絶縁膜と、多結晶シリコ
ンプラグ上の第２絶縁膜に開口された第１接続孔を介し
て多結晶シリコンプラグに接続されたビット線とを有す
る半導体集積回路装置であって、ビット線の厚さＬ₁、
第２絶縁膜の厚さにビット線の厚さＬ₁を加えた距離Ｌ
₂、および、第１接続孔の口径Ｄとの間には、Ｌ₁×
（１＋ＯＶＥ）＜Ｌ₂、および、Ｌ₁＞Ｄ／２、（ただ
し、ＯＶＥはビット線をパターニングする際のオーバー
エッチ量であるによれば、）、の関係を有するものであ
る。

【００４１】このような半導体集積回路装置によれば、
Ｌ₁＞Ｄ／２の条件を満足して第１接続孔をビット線と
なる被膜で完全に埋め込み、それとともに、Ｌ₁×（１
＋ＯＶＥ）＜Ｌ₂の条件、すなわち、第２絶縁膜の厚さ
にビット線の厚さＬ₁を加えた距離Ｌ₂で近似できる第
１接続孔におけるビット線の厚さが、Ｌ₁×（１＋ＯＶ
Ｅ）で示されるエッチング量以上の条件を満足するた
め、ビット線のパターニングが終了したときには、未だ
第１接続孔内に前記被膜が残存した状態となる。このよ
うに被膜が残存した状態では、コンタクトメタルおよび
多結晶シリコンプラグがエッチングされることはなく、
前記した凹凸の形成や導通不良を発生することはない。
この結果、前記（１）、（２）と同様に、工程マージン
の増加、半導体集積回路装置の歩留まりおよび信頼性の
向上を図れる。

【００４２】なお、前記（１）〜（３）において、ビッ
ト線の幅は、第１接続孔の口径よりも小さいもの、すな
わち、ビット線が第１接続孔に対して目開き構造とする
ことができる。ここでの目開き構造は、マスクの設計に
おいて積極的に目開き構造とし、当然に予想される目開
き構造をいうが、これに限らず、製造過程におけるマス
クずれのために偶然目開きになっている場合も本発明が
適用できることはいうまでもない。

【００４３】（４）本発明の半導体集積回路装置は、選
択ＭＩＳＦＥＴおよびキャパシタからなるＤＲＡＭのメ
モリセルが半導体基板の主面上にアレイ状に配列された
メモリセルアレイ領域と、メモリセルアレイ領域の周辺
に形成された直接周辺回路領域と、直接周辺回路領域の
周辺に形成された間接周辺回路領域とを含み、直接周辺
回路領域または間接周辺回路領域の半導体基板の主面と
第１層配線とを接続する接続孔を有する半導体集積回路
装置であって、接続孔の口径が、直接周辺回路領域およ
び間接周辺回路領域において同一であるものである。

【００４４】このような半導体集積回路装置によれば、
接続孔の口径が、直接周辺回路領域および間接周辺回路
領域において同一であるため、接続孔底部での第１層配
線と半導体基板との接続部分の耐熱性が向上し、半導体
集積回路装置の接続抵抗を低減し、リーク電流を低減す
ることができる。この結果半導体集積回路装置の製造歩
留まりの向上、信頼性および性能の向上を図ることがで
きる。

【００４５】すなわち、接続孔の口径が同一であるた
め、その接続孔の底部を含んで形成される配線を構成す
る各層、つまりチタン層、窒化チタン層およびタングス
テン層の膜厚が、各接続孔の底部において均一に形成さ
れることとなる。このように接続孔の底部において各層
の膜厚が均一に形成されることにより、各接続孔での耐
熱性にばらつきが生じず、接続孔底部における配線の耐
熱性を向上することができる。特に、チタン層の膜厚を
各接続孔底部において均一とすることにより、チタンシ
リサイド膜の形成を均一に行うことができ、たとえば、
チタンシリサイド膜の形成においてシリサイド化反応の
未反応なチタン膜を残存させることがない。このような
未反応なチタン層が残存した場合には、後の熱処理工程
において未反応チタンがシリサイド化し、チタンシリサ
イド膜に予期せぬストレスが生じたり、半導体基板にボ
イドが形成されたりして耐熱性を低減させる恐れが生じ
るが、本発明の場合にはこのような恐れは発生しない。

【００４６】このような、接続孔内でのチタン膜厚のば
らつきに起因して残留チタン膜が生じ、これが耐熱性の
低下の要因となっていることは、本発明者らの実験検討
により明らかとなったものである。

【００４７】なお、接続孔のアスペクト比を、メモリセ
ルアレイ領域、直接周辺回路領域および間接周辺回路領
域において同一とすることができる。接続孔の口径が相
違する場合であっても、アスペクト比を一定とすること
によって、接続孔底部での膜厚を均一にすることができ
る。この結果、チタン膜厚の相違に起因する耐熱性の低
下を防止することができる。

【００４８】（５）本発明の半導体集積回路装置の製造
方法は、（ａ）半導体基板の主面の、メモリセルアレイ
領域に選択ＭＩＳＦＥＴをアレイ状に配列し、周辺回路
領域に周辺回路のＭＩＳＦＥＴを形成し、選択ＭＩＳＦ
ＥＴおよび周辺回路のＭＩＳＦＥＴを覆う第１絶縁膜を
堆積する工程、（ｂ）選択ＭＩＳＦＥＴの少なくとも一
方のソース・ドレイン領域を露出する第１接続孔を第１
絶縁膜に開口し、第１接続孔内に多結晶シリコンプラグ
を形成する工程、（ｃ）第１絶縁膜および多結晶シリコ
ンプラグ上に第２絶縁膜を堆積し、多結晶シリコンプラ
グの上面を露出する第２接続孔を第２絶縁膜に開口する
工程、（ｄ）周辺回路領域の第２絶縁膜および第１絶縁
膜をエッチングして、周辺回路のＭＩＳＦＥＴのソース
・ドレイン領域または周辺回路領域の半導体基板の主面
を露出する第３接続孔を開口する工程、（ｅ）第２絶縁
膜上に導電膜を堆積し、導電膜をパターニングしてメモ
リセルアレイ領域にビット線を、周辺回路領域に第１層
配線を形成する工程、を有する半導体集積回路装置の製
造方法であって、（ｅ）工程の前に、第２接続孔の内部
もしくは底部、または、第３接続孔の内部もしくは底部
の何れか一方または両方に、導電膜のパターニングに用
いるエッチング法において導電膜のエッチング速度より
も遅いエッチング速度を有する部材を形成する工程を有
するものである。

【００４９】このような半導体集積回路装置の製造方法
によれば、（ｅ）工程の前に、第２接続孔の内部もしく
は底部、または、第３接続孔の内部もしくは底部の何れ
か一方または両方に、導電膜のパターニングに用いるエ
ッチング法において導電膜のエッチング速度よりも遅い
エッチング速度を有する部材を形成するため、すなわ
ち、その部材を導電膜のエッチングつまりビット線のパ
ターニングの際のエッチングストッパとして用いること
ができる。このため、多結晶シリコンプラグ、あるい
は、多結晶シリコンプラグの上面にコンタクトメタルを
形成する場合のそのコンタクトメタルがエッチングされ
ることがない。この結果、多結晶シリコンプラグに掘れ
込みが形成されず、また、コンタクトメタルが横方向に
エッチングされて、凹凸の形成、あるいは、ビット線の
導通不良が発生しない。

【００５０】この場合、部材を、（ｅ）工程におけるビ
ット線のエッチングのエッチングストッパとして用い、
第２接続孔の口径よりも細い幅のビット線の加工を行う
ことができる。すなわち、ビット線が第２接続孔に対し
て目開き構造とすることができ、半導体集積回路装置の
高集積化、ビット線の低容量化に対応することが可能と
なる。

【００５１】また、部材は、第２絶縁膜上に形成された
窒素、酸素、炭素またはゲルマニウムを１原子％〜１３
原子％の範囲で含有するコバルト膜、チタン膜もしくは
タングステン膜、または、コバルト膜を熱処理し、多結
晶シリコンプラグまたは半導体基板の主面とのシリサイ
ド反応により形成されるシリサイド膜とすることができ
る。このような方法で形成されたシリサイド膜には１原
子％〜１３原子％の範囲で窒素、酸素、炭素またはゲル
マニウムが含有され、このようなシリサイド膜にはエッ
チング耐性があることは前記したとおりである。なお、
窒素を含有する場合には、その含有量を１原子％〜３原
子％の範囲とすることによりさらに良好な効果が得られ
ることは前記と同様である。

【００５２】また、部材は、第２接続孔または第３接続
孔に形成された、タングステン、窒化チタンもしくは窒
化タングステンからなるプラグとすることができる。こ
のように接続孔のプラグを形成する場合であっても、こ
のプラグがエッチングストッパとして機能する。

【００５３】さらに、前記製造方法において、第３接続
孔つまり周辺回路の接続孔の口径を均一に開口すること
ができる。このような製造方法により、第３接続孔底部
での第１層配線と半導体基板との接続部分の耐熱性を向
上できる。

【００５４】（６）また、本発明の半導体集積回路装置
は、チタン、タングステンもしくはコバルトのシリサイ
ド膜の膜厚を１５〜３０ｎｍとするものである。このよ
うにシリサイド膜の膜厚を１５〜３０ｎｍとすることに
より、その部分での接続抵抗を低減できる。このような
接続抵抗の低減効果は、本発明者らの実験検討による知
見である。

【００５５】なお、本発明の概要を項に分けて説明すれ
ば以下の通りである。

【００５６】（１）本発明の半導体集積回路装置は、
半導体基板の主面に形成されたメモリセル選択用の第１
ＭＩＳＦＥＴおよび周辺回路用の第２ＭＩＳＦＥＴと、
第１ＭＩＳＦＥＴの一方のソース・ドレイン領域上の第
１絶縁膜に形成された多結晶シリコンプラグと、第１絶
縁膜上の第２絶縁膜に開口された第１接続孔を介して多
結晶シリコンプラグに電気的に接続された第２絶縁膜上
のビット線と、第１および第２絶縁膜の第２接続孔を介
して第２ＭＩＳＦＥＴのソース・ドレイン領域に電気的
に接続された第２絶縁膜上の第１層配線とを有する半導
体集積回路装置であって、ビット線と多結晶シリコンプ
ラグとの接続領域、または、第１層配線と第２ＭＩＳＦ
ＥＴのソース・ドレイン領域もしくはゲート電極または
半導体基板の主面との接続領域には、チタン、タングス
テンもしくはコバルトから選択された元素のシリサイド
膜であって不純物を含むもの、または、不純物を含まな
いコバルトシリサイド膜が形成されており、不純物は、
窒素、酸素、炭素もしくはゲルマニウムから選択された
何れか１つまたは複数の元素である。

【００５７】（２）前記項（１）において、不純物の
含有量は、１原子％〜１３原子％の範囲である。

【００５８】（３）前記項（２）において、不純物が
窒素であり、その窒素の含有量は、１原子％〜３原子％
の範囲である。

【００５９】（４）前記項（１）において、ビット線
の線幅は、第１接続孔の口径以下である。

【００６０】（５）本発明の半導体集積回路装置は、
半導体基板の主面に形成されたメモリセル選択用の第１
ＭＩＳＦＥＴと、第１ＭＩＳＦＥＴの一方のソース・ド
レイン領域上の第１絶縁膜に形成された多結晶シリコン
プラグと、第１絶縁膜上の第２絶縁膜上に形成されたビ
ット線とを有する半導体集積回路装置であって、第２絶
縁膜には第１接続孔が開口され、ビット線と多結晶シリ
コンプラグとは、第１接続孔内に形成された第１プラグ
を介して接続されているものである。

【００６１】（６）前記項（５）において、第１およ
び第２絶縁膜の表面が少なくとも第１ＭＩＳＦＥＴが形
成された領域にわたって平坦化されており、第１プラグ
の表面と第２絶縁膜の表面が同一平面に形成されている
ものである。

【００６２】（７）前記項（５）において、ビット線
の膜厚は、第１接続孔の口径の２分の１以下である。

【００６３】（８）前記項（５）において、ビット線
の線幅は、第１接続孔の口径以下である。

【００６４】（９）前記項（５）において、ビット線
は、第１プラグに対して選択的にエッチングが可能な材
料で構成されているものである。

【００６５】（１０）前記項（５）において、ビット
線は、タングステンまたはモリブデンの単層膜からな
り、第１プラグは、窒化チタンおよびタングステンを含
む積層膜、または、窒化チタンもしくは窒化タングステ
ンからなるものである。

【００６６】（１１）前記項（５）において、さら
に、半導体基板の主面に形成された周辺回路の第２ＭＩ
ＳＦＥＴと、第２絶縁膜上に形成された周辺回路の第１
層配線とを有し、第１および第２絶縁膜には第２接続孔
が開口され、第１層配線と、第２ＭＩＳＦＥＴのソース
・ドレイン領域もしくはゲート電極または半導体基板の
主面とが、第２接続孔内に形成された第２プラグを介し
て接続され、第２プラグは、第１プラグと同一の材料か
らなり、第１層配線は、ビット線と同一の材料からなる
ものである。

【００６７】（１２）前記項（１１）において、第１
および第２絶縁膜の表面が半導体基板の全面にわたって
平坦化されており、第１および第２プラグの表面と第２
絶縁膜の表面が同一平面に形成されているものである。

【００６８】（１３）前記項（１１）において、ビッ
ト線および第１層配線は、タングステンまたはモリブデ
ンの単層膜からなり、第１および第２プラグは、窒化チ
タン膜およびタングステン膜を含む積層膜、または、窒
化チタンもしくは窒化タングステンからなるものであ
る。

【００６９】（１４）前記項（１１）において、第１
プラグと多結晶シリコンプラグとの接続領域、または、
第２プラグと第２ＭＩＳＦＥＴのソース・ドレイン領域
もしくはゲート電極または半導体基板の主面との接続領
域には、チタン、タングステンもしくはコバルトから選
択された元素のシリサイド膜であって不純物を含むも
の、または、不純物を含まないコバルトシリサイド膜が
形成されており、不純物は、窒素、酸素、炭素もしくは
ゲルマニウムから選択された何れか１つまたは複数の元
素であり、不純物の含有量が１原子％〜１３原子％の範
囲である。

【００７０】（１５）前記項（１４）において、不純
物が窒素であり、その窒素の含有量は、１原子％〜３原
子％の範囲である。

【００７１】（１６）前記項（１１）において、第１
プラグと多結晶シリコンプラグとの接続領域、第２プラ
グと第２ＭＩＳＦＥＴのソース・ドレイン領域もしくは
ゲート電極または半導体基板の主面との接続領域、また
は、第２ＭＩＳＦＥＴのソース・ドレインの表面領域に
は、チタン、タングステンもしくはコバルトから選択さ
れた元素のシリサイド膜が形成されており、何れかの接
続領域または表面領域のシリサイド膜の膜厚が１５〜３
０ｎｍである。

【００７２】（１７）前記項（１６）において、第２
ＭＩＳＦＥＴが、ｐチャネル型ＭＩＳＦＥＴを含むもの
であり、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン
の表面領域、または、第２プラグ底部とｐチャネル型Ｍ
ＩＳＦＥＴのソース・ドレイン領域との接続領域に形成
されたシリサイド膜の膜厚が、１５〜３０ｎｍである。

【００７３】（１８）本発明の半導体集積回路装置
は、半導体基板の主面に形成されたメモリセル選択用の
第１ＭＩＳＦＥＴと、第１ＭＩＳＦＥＴの一方のソース
・ドレイン領域上の第１絶縁膜に形成された多結晶シリ
コンプラグと、第１絶縁膜上に形成された第２絶縁膜
と、第２絶縁膜に開口された第１接続孔を介して多結晶
シリコンプラグに接続されたビット線とを有する半導体
集積回路装置であって、ビット線の厚さＬ₁と、第２絶
縁膜の厚さにビット線の厚さＬ₁を加えた距離Ｌ₂と、
第１接続孔の口径Ｄとの間には、Ｌ₁×（１＋ＯＶＥ）
＜Ｌ₂、および、Ｌ₁＞Ｄ／２、（ただし、ＯＶＥはビ
ット線をパターニングする際のオーバーエッチ量である
によれば、）、の関係を有するものである。

【００７４】（１９）前記項（１８）において、ビッ
ト線の線幅は、第１接続孔の口径以下である。

【００７５】（２０）本発明の半導体集積回路装置
は、メモリセル選択用の第１ＭＩＳＦＥＴが半導体基板
の主面上にアレイ状に配列されたメモリセル領域と、メ
モリセル領域の周辺に形成された直接周辺回路領域と、
直接周辺回路領域の周辺に形成された間接周辺回路領域
とを含み、直接または間接周辺回路領域の半導体基板の
主面と第１層配線とを接続する第２接続孔を有する半導
体集積回路装置であって、第２接続孔の口径が、直接お
よび間接周辺回路領域において同一である。

【００７６】（２１）前記項（２０）において、第２
接続孔のアスペクト比が、メモリセル領域、直接周辺回
路領域および間接周辺回路領域において同一である。

【００７７】（２２）本発明の半導体集積回路装置
は、半導体基板の主面に形成されたメモリセル選択用の
第１ＭＩＳＦＥＴおよび周辺回路用の第２ＭＩＳＦＥＴ
と、第１ＭＩＳＦＥＴの一方のソース・ドレイン領域上
の第１絶縁膜に形成された多結晶シリコンプラグと、第
１絶縁膜上の第２絶縁膜に開口された第１接続孔を介し
て多結晶シリコンプラグに電気的に接続された第２絶縁
膜上のビット線と、第１および第２絶縁膜の第２接続孔
を介して第２ＭＩＳＦＥＴのソース・ドレイン領域に電
気的に接続された第２絶縁膜上の第１層配線とを有する
半導体集積回路装置であって、ビット線と多結晶シリコ
ンプラグとの接続領域、第１層配線と第２ＭＩＳＦＥＴ
のソース・ドレイン領域もしくはゲート電極または半導
体基板の主面との接続領域、または、第２ＭＩＳＦＥＴ
のソース・ドレインの表面領域には、チタン、タングス
テンもしくはコバルトから選択された元素のシリサイド
膜が形成されており、何れかの接続領域または表面領域
のシリサイド膜の膜厚が、１５〜３０ｎｍである。

【００７８】（２３）前記項（２２）において、第２
ＭＩＳＦＥＴが、ｐチャネル型ＭＩＳＦＥＴを含むもの
であり、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン
の表面領域、または、第１層配線とｐチャネル型ＭＩＳ
ＦＥＴのソース・ドレイン領域との接続領域に形成され
たシリサイド膜の膜厚が、１５〜３０ｎｍである。

【００７９】（２４）本発明の半導体集積回路装置の
製造方法は、（ａ）半導体基板の主面に、メモリセル選
択用の第１ＭＩＳＦＥＴを形成し、第１ＭＩＳＦＥＴを
覆う第１絶縁膜を形成した後、第１絶縁膜を、第１ＭＩ
ＳＦＥＴの少なくとも一方のソース・ドレイン領域上に
開口を有するフォトレジスト膜の存在下でエッチングす
る工程、（ｂ）半導体基板の全面に、エッチングにより
形成された第１絶縁膜の開口を埋め込む多結晶シリコン
膜を堆積し、第１絶縁膜上の多結晶シリコン膜を除去し
て第１ＭＩＳＦＥＴのソース・ドレイン領域に電気的に
接続された多結晶シリコンプラグを形成する工程、
（ｃ）第１絶縁膜上に第２絶縁膜を形成し、第２絶縁膜
を、多結晶シリコンプラグ上に開口を有するフォトレジ
スト膜の存在下でエッチングして第２絶縁膜に第１接続
孔を形成する工程、（ｄ）第１接続孔の底部および第２
絶縁膜上に、窒素、酸素、炭素およびゲルマニウムから
選択された何れか１つもしくは複数の不純物を含む金属
膜であって、チタン、タングステンもしくはコバルトの
何れかを主成分とするもの、または、不純物の何れも含
まないコバルト膜を堆積し、熱処理を施す工程、（ｅ）
金属膜またはコバルト膜上に第１導電膜を堆積して第１
接続孔を埋め込む工程、（ｆ）第１導電膜上にビット線
パターンにパターニングされたフォトレジスト膜を形成
し、フォトレジスト膜の存在下で金属膜またはコバルト
膜と第１導電膜とをエッチングしてビット線を形成する
工程、を有するものである。

【００８０】（２５）前記項（２４）において、熱処
理によって、金属膜またはコバルト膜と多結晶シリコン
プラグとの接続領域に形成されるシリサイド膜は、エッ
チング工程におけるエッチングストッパとして機能する
ものである。

【００８１】（２６）前記項（２４）において、ビッ
ト線パターンのパターン幅は、第１接続孔の口径以下で
ある。

【００８２】（２７）前記項（２４）において、金属
膜の不純物の含有量は、１原子％〜１３原子％の範囲で
ある。

【００８３】（２８）前記項（２７）において、不純
物が窒素であり、金属膜の不純物の含有量は、１原子％
〜３原子％の範囲である。

【００８４】（２９）前記項（２４）において、第１
導電膜は、窒化チタンおよびタングステンの積層膜であ
るものである。

【００８５】（３０）前記項（２４）において、第１
ＭＩＳＦＥＴと同一の工程で周辺回路用の第２ＭＩＳＦ
ＥＴを形成し、第１接続孔の形成と同一の工程で、また
は、第１接続孔の形成に前後して、第２ＭＩＳＦＥＴの
ソース・ドレイン領域もしくはゲート電極または半導体
基板主面の半導体領域に電気的に接続するための第２接
続孔を形成し、ビット線の形成と同一の工程で、周辺回
路の第１層配線を形成するものである。

【００８６】（３１）本発明の半導体集積回路装置の
製造方法は、（ａ）半導体基板の主面に、メモリセル選
択用の第１ＭＩＳＦＥＴを形成し、第１ＭＩＳＦＥＴを
覆う第１絶縁膜を形成した後、第１絶縁膜を、第１ＭＩ
ＳＦＥＴの少なくとも一方のソース・ドレイン領域上に
開口を有するフォトレジスト膜の存在下でエッチングす
る工程、（ｂ）半導体基板の全面に、エッチングにより
形成された第１絶縁膜の開口を埋め込む多結晶シリコン
膜を堆積し、第１絶縁膜上の多結晶シリコン膜を除去し
て第１ＭＩＳＦＥＴのソース・ドレイン領域に電気的に
接続された多結晶シリコンプラグを形成する工程、
（ｃ）第１絶縁膜上に第２絶縁膜を形成し、第２絶縁膜
を、多結晶シリコンプラグ上に開口を有するフォトレジ
スト膜の存在下でエッチングして第２絶縁膜に第１接続
孔を形成する工程、（ｄ）第１接続孔を埋め込む第１導
電膜を堆積し、第２絶縁膜上の第１導電膜を除去して、
第１接続孔内に第１導電膜からなる第１プラグを形成す
る工程、（ｅ）第１プラグおよび第２絶縁膜上に、第２
導電膜を堆積する工程、（ｆ）第２導電膜をパターニン
グしてビット線を形成する工程、を含むものである。

【００８７】（３２）前記項（３１）において、第１
絶縁膜のエッチング工程の前に第１絶縁膜がＣＭＰ法に
より平坦化され、第１プラグは第１導電膜のＣＭＰ法に
よる研磨により形成される。

【００８８】（３３）前記項（３１）において、第２
導電膜の膜厚は、第１接続孔の口径の２分の１以下であ
る。

【００８９】（３４）前記項（３１）において、ビッ
ト線の線幅は、第１接続孔の口径以下である。

【００９０】（３５）前記項（３１）において、第２
導電膜は、第１プラグに対してエッチング選択比を有す
る材料である。

【００９１】（３６）前記項（３１）において、第１
導電膜は、窒化チタン膜およびタングステン膜を含む積
層膜、または、窒化チタンまたは窒化タングステンから
なる単層膜であり、第２導電膜は、タングステンまたは
モリブデンからなる単層膜である。

【００９２】（３７）前記項（３１）において、第１
ＭＩＳＦＥＴと同一の工程で周辺回路領域の第２ＭＩＳ
ＦＥＴを形成し、第１接続孔の形成と同一の工程で、ま
たは第１接続孔の形成に前後して、第２ＭＩＳＦＥＴの
ソース・ドレイン領域に接続するための第２接続孔を形
成し、第１プラグの形成と同時に、第２接続孔内に第１
導電膜からなる第２プラグを形成し、ビット線の形成と
同時に、第２導電膜からなる周辺回路の第１層配線を形
成するものである。

【００９３】（３８）前記項（３７）において、第１
および第２プラグの形成の前に、第１および第２接続孔
の底部ならびに第２絶縁膜上に、窒素、酸素、炭素およ
びゲルマニウムから選択された何れか１つもしくは複数
の不純物をその濃度が１原子％〜１３原子％の範囲で含
む金属膜であって、チタン、タングステンもしくはコバ
ルトの何れかを主成分とするもの、または、不純物の何
れも含まないコバルト膜を堆積し、熱処理を施す工程を
有するものである。

【００９４】（３９）前記項（３７）において、第１
および第２プラグの形成の前に、第１および第２接続孔
の底部ならびに第２絶縁膜上に、チタン、タングステン
もしくはコバルトの何れかを主成分とする金属膜を、そ
の膜厚が１０〜２０ｎｍの範囲で堆積し、熱処理を施す
工程、または、チタン、タングステンもしくはコバルト
のシリサイド膜を、その膜厚が１５〜３０ｎｍの範囲で
堆積する工程、または、チタン、タングステンもしくは
コバルトの何れかを主成分とする金属膜を堆積し、さら
に、シリコン膜を金属膜よりも薄い膜厚で堆積し、熱処
理を施す工程、または、チタン、タングステンもしくは
コバルトの何れかを主成分とする金属膜を堆積し、水素
化珪素ガスの雰囲気下で金属膜をアニールする工程、の
何れかの工程を有するものである。

【００９５】（４０）前記項（３９）において、金属
膜の熱処理工程の後、未反応のチタン、タングステンも
しくはコバルトをエッチングにより選択的に除去するも
のである。

【００９６】（４１）本発明の半導体集積回路装置の
製造方法は、（ａ）半導体基板の主面にＭＩＳＦＥＴを
形成し、ＭＩＳＦＥＴを覆う絶縁膜を形成する工程、
（ｂ）ＭＩＳＦＥＴのソース・ドレイン領域上に開口を
有するフォトレジスト膜の存在下で、絶縁膜をエッチン
グし、絶縁膜に接続孔を形成する工程、（ｃ）接続孔を
埋め込む導電膜を堆積し、導電膜上に、配線パターンに
パターニングされたフォトレジスト膜を形成し、フォト
レジスト膜の存在下で導電膜をエッチングして配線を形
成する工程、を有する半導体集積回路装置の製造方法で
あって、導電膜の形成の前に、接続孔の底部ならびに絶
縁膜上に、チタン、タングステンもしくはコバルトの何
れかを主成分とする金属膜を、その膜厚が１０〜２０ｎ
ｍの範囲で堆積し、熱処理を施す工程、または、チタ
ン、タングステンもしくはコバルトのシリサイド膜を、
その膜厚が１５〜３０ｎｍの範囲で堆積する工程、また
は、チタン、タングステンもしくはコバルトの何れかを
主成分とする金属膜を堆積し、さらに、シリコン膜を金
属膜よりも薄い膜厚で堆積し、熱処理を施す工程、また
は、チタン、タングステンもしくはコバルトの何れかを
主成分とする金属膜を堆積し、水素化珪素ガスの雰囲気
下で金属膜を熱処理する工程、の何れかの工程を有する
ものである。

【００９７】（４２）前記項（４１）において、金属
膜の熱処理工程の後、未反応のチタン、タングステンも
しくはコバルトをエッチングにより選択的に除去するも
のである。

【００９８】（４３）前記項（４１）において、導電
膜は、窒化チタンおよびタングステンの積層膜、また
は、チタン、窒化チタンおよびタングステンの３層積層
膜の何れかである。

【００９９】（４４）本発明の半導体集積回路装置の
製造方法は、（ａ）半導体基板の主面にＭＩＳＦＥＴを
形成する工程、（ｂ）少なくともＭＩＳＦＥＴのソース
・ドレインを覆う領域に、チタン、タングステンもしく
はコバルトの何れかを主成分とする金属膜を、その膜厚
が１０〜２０ｎｍの範囲で堆積する工程、（ｃ）金属膜
を熱処理して、シリコンとの接触部にシリサイド膜を形
成する工程、（ｄ）熱処理工程）において、未反応のチ
タン、タングステンもしくはコバルトをエッチングによ
り選択的に除去する工程、（ｅ）ＭＩＳＦＥＴを覆う絶
縁膜を形成する工程、（ｆ）ＭＩＳＦＥＴのソース・ド
レイン領域上に開口を有するフォトレジスト膜の存在下
で、絶縁膜をエッチングし、絶縁膜に接続孔を形成する
工程、（ｇ）接続孔を埋め込む導電膜を堆積し、導電膜
上に、配線パターンにパターニングされたフォトレジス
ト膜を形成し、フォトレジスト膜の存在下で導電膜をエ
ッチングして配線を形成する工程、を有するものであ
る。

【０１００】（４５）前記項（４４）において、導電
膜は、窒化チタンおよびタングステンの積層膜、また
は、チタン、窒化チタンおよびタングステンの３層積層
膜の何れかである。

【０１０１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【０１０２】（実施の形態１）図１は、本発明の一実施
の形態であるＤＲＡＭを形成した半導体チップ全体の一
例を示した平面図である。図示のように、単結晶シリコ
ンからなる半導体チップ１Ａの主面には、Ｘ方向（半導
体チップ１Ａの長辺方向）およびＹ方向（半導体チップ
１Ａの短辺方向）に沿って多数のメモリアレイＭＡＲＹ
がマトリクス状に配置されている。Ｘ方向に沿って互い
に隣接するメモリアレイＭＡＲＹの間にはセンスアンプ
ＳＡが配置されている。半導体チップ１Ａの主面の中央
部には、ワードドライバＷＤ、データ線選択回路などの
制御回路や、入出力回路、ボンディングパッドなどが配
置されている。

【０１０３】図２は、本実施の形態１のＤＲＡＭの等価
回路図である。図示のように、このＤＲＡＭのメモリア
レイ（ＭＡＲＹ）は、マトリクス状に配置された複数の
ワード線ＷＬ（ＷＬ_n-1、ＷＬ_n、ＷＬ_n+1 …）と複数
のビット線ＢＬおよびそれらの交点に配置された複数の
メモリセル（ＭＣ）により構成されている。１ビットの
情報を記憶する１個のメモリセルは、１個のキャパシタ
Ｃとこれに直列に接続された１個の選択ＭＩＳＦＥＴＱ
ｓとで構成されている。選択ＭＩＳＦＥＴＱｓのソー
ス、ドレインの一方は、キャパシタＣと電気的に接続さ
れ、他方はビット線ＢＬと電気的に接続されている。ワ
ード線ＷＬの一端は、ワードドライバＷＤに接続され、
ビット線ＢＬの一端は、センスアンプＳＡに接続されて
いる。

【０１０４】図３は、図１の一部を拡大した平面図であ
る。図３において、図面を見やすくするためビット線Ｂ
Ｌ、ビット線接続孔ＢＬＣＴおよび第１層配線Ｍ１は実
線で示し、その他の部材は破線または点線で示してい
る。図３の左側領域は、メモリアレイＭＡＲＹの一部を
示し、右側領域は、直接周辺回路のｎチャネルＭＩＳＦ
ＥＴＱｎおよびセンスアンプＳＡの一部を構成するｐチ
ャネルＭＩＳＦＥＴＱｐが示されている。ｎチャネルＭ
ＩＳＦＥＴＱｎは、シェアードＭＩＳＦＥＴとして機能
する。

【０１０５】メモリアレイＭＡＲＹには、活性領域Ｌ₁
が配置され、Ｙ方向にワード線ＷＬが、Ｘ方向にビット
線ＢＬが形成されている。ワード線ＷＬと活性領域Ｌ₁
との重なる領域では、ワード線ＷＬは、選択ＭＩＳＦＥ
ＴＱｓのゲート電極として機能する。ワード線ＷＬのゲ
ート電極として機能する領域に挟まれた活性領域Ｌ₁の
領域、つまり活性領域Ｌ₁の中央部分にはビット線接続
孔ＢＬＣＴが形成されており、活性領域Ｌ₁の中央部分
とビット線とはビット線接続孔ＢＬＣＴを介して接続さ
れる。活性領域Ｌ₁の両端領域はキャパシタ接続孔ＳＮ
ＣＴを介してキャパシタＣに接続される。

【０１０６】周辺回路領域には、活性領域Ｌ₂および活
性領域Ｌ₃が形成され、活性領域Ｌ₂とゲート配線ＦＧ
１との重なる部分にシェアードＭＩＳＦＥＴとして機能
するｎチャネルＭＩＳＦＥＴＱｎが形成されている。ｎ
チャネルＭＩＳＦＥＴＱｎの一方のソース・ドレイン領
域は接続孔ＣＴを介してビット線ＢＬと接続されてい
る。ｎチャネルＭＩＳＦＥＴＱｎの他方のソース・ドレ
イン領域は接続孔ＣＴを介して第１層配線Ｍ１に接続さ
れている。活性領域Ｌ₃とゲート配線ＦＧ２との重なる
部分にセンスアンプＳＡの一部を構成するｐチャネルＭ
ＩＳＦＥＴＱｐが形成されている。

【０１０７】本実施の形態においては、ビット線接続孔
ＢＬＣＴは、ビット線ＢＬに対して目開き構造になって
いる。すなわち、ビット線ＢＬは、ビット線接続孔ＢＬ
ＣＴの開口径よりもその幅が短く、かつ直線的な形状に
なっている。このようなビット線ＢＬは、形状が単純で
あるためフォトリソグラフィの際に露光光の干渉が生じ
難く、解像度を上げ易い。また、隣接するビット線ＢＬ
間の間隔が長くなるため、ビット線ＢＬの容量を小さく
できる。これらの特性は、ＤＲＡＭの微細加工を容易に
し、また、微細化に伴う蓄積電荷の減少に対するセンス
アンプＳＡの感度向上に寄与でき、今後のＤＲＡＭの微
細化、高集積化に対して特に有利である。

【０１０８】図４は、図３におけるＩＶ−ＩＶ線断面図
である。図４において、Ａ領域はメモリアレイＭＡＲＹ
の一部を示し、Ｂ領域は周辺回路の一部を示す。

【０１０９】ｐ形の単結晶シリコンからなる半導体基板
１の主面には、Ａ領域のｐ形ウェル２、Ｂ領域のｐ形ウ
ェル３およびｎ形ウェル４が形成されている。また、ｐ
形ウェル２を囲むようにｎ形のディープウェル６が形成
されている。なお、各ウェルには、しきい値電圧調整層
が形成されていてもよい。

【０１１０】各ウェルの主面には、分離領域７が形成さ
れている。分離領域７はシリコン酸化膜からなり、半導
体基板１の主面に形成された浅溝８に熱酸化されたシリ
コン酸化膜９を介して形成されている。

【０１１１】ｐ形ウェル２の主面にはＤＲＡＭの選択Ｍ
ＩＳＦＥＴＱｓが形成されている。また、ｐ形ウェル３
およびｎ形ウェル４の主面には各々ｎチャネルＭＩＳＦ
ＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐが形成され
ている。

【０１１２】選択ＭＩＳＦＥＴＱｓは、ｐ形ウェル２の
主面上にゲート絶縁膜１０を介して形成されたゲート電
極１１と、ゲート電極１１の両側のｐ形ウェル２の主面
に形成された不純物半導体領域１２とからなる。ゲート
絶縁膜１０は、たとえば７〜８ｎｍの膜厚を有する熱酸
化により形成されたシリコン酸化膜からなる。ゲート電
極１１は、たとえば膜厚７０ｎｍの多結晶シリコン膜１
１ａ、膜厚５０ｎｍの窒化チタン膜１１ｂおよび膜厚１
００ｎｍのタングステン膜１１ｃの積層膜とすることが
できる。また、不純物半導体領域１２にはｎ形の不純
物、たとえば砒素またはリンが導入されている。

【０１１３】選択ＭＩＳＦＥＴＱｓのゲート電極１１の
上層にはシリコン窒化膜からなるキャップ絶縁膜１３が
形成され、さらにその上層をシリコン窒化膜１４で覆わ
れる。シリコン窒化膜１４は、ゲート電極１１の側壁に
も形成され、後に説明する接続孔を形成する際の自己整
合加工に利用される。なお、選択ＭＩＳＦＥＴＱｓのゲ
ート電極１１は、ＤＲＡＭのワード線として機能するも
のであり、分離領域７の上面にはワード線ＷＬが形成さ
れている。

【０１１４】一方、ｎチャネルＭＩＳＦＥＴＱｎおよび
ｐチャネルＭＩＳＦＥＴＱｐは、各々ｐ形ウェル３およ
びｎ形ウェル４の主面上に形成され、ゲート絶縁膜１０
を介して形成されたゲート電極１１と、ゲート電極１１
の両側の各ウェルの主面に形成された不純物半導体領域
１５とから構成される。ゲート絶縁膜１０およびゲート
電極１１は前記と同様である。不純物半導体領域１５は
低濃度不純物領域１５ａと高濃度不純物領域１５ｂとか
らなり、いわゆるＬＤＤ（Lightly Doped Drain ）構造
を形成している。不純物半導体領域１５に導入される不
純物は、ＭＩＳＦＥＴの導電形に応じてｎ形またはｐ形
の不純物が導入される。

【０１１５】ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャ
ネルＭＩＳＦＥＴＱｐのゲート電極１１の上層にはシリ
コン窒化膜からなるキャップ絶縁膜１３が形成され、側
面には、たとえばシリコン窒化膜からなるサイドウォー
ルスペーサ１６が形成されている。

【０１１６】選択ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳ
ＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐは、層間
絶縁膜１７で覆われている。層間絶縁膜１７は、たとえ
ばＳＯＧ（Spin On Glass ）膜１７ａ、ＴＥＯＳ（テト
ラメトキシシラン）を原料ガスとしプラズマＣＶＤ法に
より形成されたシリコン酸化膜（以下ＴＥＯＳ酸化膜と
いう）がＣＭＰ（Chemical Mechanical Polishing ）法
により平坦化されたＴＥＯＳ酸化膜１７ｂおよびＴＥＯ
Ｓ酸化膜１７ｃ，１７ｄの積層膜とすることができる。

【０１１７】層間絶縁膜１７上にはビット線ＢＬおよび
第１層配線１８が形成されている。ビット線ＢＬおよび
第１層配線１８は、たとえばチタン膜１８ａ、窒化チタ
ン膜１８ｂおよびタングステン膜１８ｃの積層膜とする
ことができる。これにより、ビット線ＢＬおよび第１層
配線１８を低抵抗化してＤＲＡＭの性能を向上すること
ができる。また、ビット線ＢＬと第１層配線１８とは、
後に説明するように同時に形成される。これにより工程
を簡略化することができる。

【０１１８】ビット線ＢＬはプラグ１９を介して一対の
選択ＭＩＳＦＥＴＱｓに共有される不純物半導体領域１
２に接続される。プラグ１９は、たとえばｎ形の不純物
が導入された多結晶シリコン膜とすることができる。ま
た、プラグ１９とビット線ＢＬとの接続部にはチタンシ
リサイド膜２０が形成されている。これによりビット線
ＢＬとプラグ１９との間の接続抵抗を低減し、接続信頼
性を向上することができる。

【０１１９】本実施の形態のチタンシリサイド膜２０に
は、窒素が１原子％〜１３原子％の範囲、たとえば１〜
３原子％含まれている。ビット線接続孔ＢＬＣＴがビッ
ト線ＢＬに対して目開き構造となっていることは前記し
たとおりであるが、本実施の形態では、後に説明するよ
うに、チタンシリサイド膜２０に窒素が１〜３原子％含
まれているため、ビット線ＢＬをパターニングする際に
チタンシリサイド膜２０がエッチングストッパとして機
能し、プラグ１９が過剰エッチングされることがない。
このため、その後の工程における露光焦点あわせに問題
が生じなくなり、工程マージンを増加し、ＤＲＡＭの信
頼性および歩留まりを向上できる。また、チタンシリサ
イド膜２０がエッチングされないため、チタンシリサイ
ド膜２０の横方向エッチングが進行せず、ビット線ＢＬ
とプラグ１９との接続を確実に維持することができる。
すなわち、従来の窒素を含まないチタンシリサイド膜で
は、ビット線ＢＬのパターニングの際にチタンシリサイ
ド膜が過剰にエッチングされ、また横方向にエッチング
されてビット線ＢＬとプラグ１９との間に空隙を生じ、
この空隙がビット線ＢＬとプラグ１９との接続信頼性を
低下させていたが、本実施の形態ではそのようなことが
生じない。これにより接続信頼性を維持してＤＲＡＭの
信頼性を向上できる。

【０１２０】なお、ここでは、窒素が添加されたチタン
シリサイド膜を例示しているが、酸素、炭素あるいはゲ
ルマニウムが１原子％〜１３原子％の範囲で添加されて
いてもよい。また、チタンシリサイドではなく、タング
ステンシリサイド膜であってもよい。この場合窒素、酸
素、炭素またはゲルマニウムが１原子％〜１３原子％の
範囲で添加されていることが必要である。また、コバル
トシリサイド膜であってもよい。この場合、窒素、酸
素、炭素またはゲルマニウムの１原子％〜１３原子％の
範囲での添加は必須ではない。すなわち、窒素、酸素、
炭素またはゲルマニウムを添加しないコバルトシリサイ
ド膜であっても、ビット線ＢＬのパターニングの際のエ
ッチングストッパの役割を果たすことができる。しか
し、コバルトシリサイド膜に１原子％〜１３原子％の範
囲の窒素、酸素、炭素またはゲルマニウムを添加すれ
ば、エッチング耐性はさらに良好になる。これらチタン
またはタングステンのシリサイド膜に窒素、酸素、炭素
またはゲルマニウムを添加して、あるいはコバルトシリ
サイド膜、またはコバルトシリサイド膜に窒素、酸素、
炭素またはゲルマニウムを添加して、耐エッチング性が
向上することは本発明者らの実験検討に基づくものであ
る。実験検討の結果によれば、窒素、酸素、炭素または
ゲルマニウムを添加することによりエッチング速度が３
分の２程度に減少する。

【０１２１】なお、後に説明するように、シリサイド膜
の形成時に酸素あるいは炭素が自然に混入される場合も
ある。すなわち原料ガスに酸素または炭素を含む有機ガ
ス等を用いる場合、あるいはシリコン表面に形成された
酸化膜（シリコン酸化膜）中の酸素がシリサイドアニー
ル時にチタン等が還元してシリサイド膜中に取り込まれ
る場合等がある。本実施の形態のシリサイド膜では、こ
のような自然に酸素あるいは炭素が混入されるプロセス
を用いて１原子％〜１３原子％の不純物を混入させても
良い。

【０１２２】第１層配線１８は、接続孔２１を介してｎ
チャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥ
ＴＱｐの不純物半導体領域１５に接続される。また、第
１層配線１８と不純物半導体領域１５との接続部にはチ
タンシリサイド膜２０が形成されている。これにより第
１層配線１８と不純物半導体領域１５との間の接続抵抗
を低減し、接続信頼性を向上することができる。

【０１２３】第１層配線１８と不純物半導体領域１５と
の接続部に形成されるチタンシリサイド膜２０も前記と
同様、１原子％〜１３原子％の範囲、たとえば１〜３原
子％の窒素を含むものである。このように窒素を含むチ
タンシリサイド膜２０を用いることにより、接続部での
耐熱性を向上できる。この場合も窒素の含有量は１原子
％〜３原子％が好適である。耐熱性の劣化は、接続部で
の接触抵抗の増加、あるいはリーク電流の増大として観
測されるが、本実施の形態の窒素を含むチタンシリサイ
ド膜２０を用いれば、このような接触抵抗の増加あるい
はリーク電流の増大が発生しない。これも発明者らの実
験検討の結果得られた知見に基づく。

【０１２４】なお、第１層配線１８と不純物半導体領域
１５との接続部のチタンシリサイド膜２０も前記と同様
に酸素、炭素またはゲルマニウムが１原子％〜１３原子
％の範囲で添加されていてもよい。また、チタンシリサ
イドではなく、タングステンシリサイド膜であってもよ
い。この場合窒素、酸素、炭素またはゲルマニウムが１
原子％〜１３原子％の範囲で添加されていることが必要
である。また、コバルトシリサイド膜であってもよい。
この場合、窒素、酸素、炭素またはゲルマニウムの１原
子％〜１３原子％の範囲での添加は必須ではない。すな
わち、窒素、酸素、炭素またはゲルマニウムを添加しな
いコバルトシリサイド膜であっても、接続部での耐熱性
が向上する。しかし、コバルトシリサイド膜に１原子％
〜１３原子％の範囲の窒素、酸素、炭素またはゲルマニ
ウムを添加すれば、耐熱性はさらに良好になる。

【０１２５】このような耐熱性の向上は、後に説明する
ように、キャパシタＣの容量絶縁膜を形成する際の熱処
理において接続部の劣化が発生せず、容量絶縁膜の形成
に熱処理上の制限がかからなくなる点で有意義である。
このため、高い蓄積容量のキャパシタＣを実現しつつ、
前記接続部での接触抵抗の上昇、リーク電流の上昇を抑
制できる。

【０１２６】ビット線ＢＬおよび第１層配線１８（Ｍ
１）はシリコン窒化膜からなるキャップ絶縁膜２２ａお
よびサイドウォールスペーサ２２ｂで覆われ、さらに層
間絶縁膜２３で覆われている。層間絶縁膜２３は、たと
えばＳＯＧ膜２３ａ、ＣＭＰ法により平坦化されたＴＥ
ＯＳ酸化膜２３ｂ、ＴＥＯＳ酸化膜２３ｃの積層膜とす
ることができる。

【０１２７】層間絶縁膜２３の上層のＡ領域には情報蓄
積用のキャパシタＣが形成されている。また、Ｂ領域の
層間絶縁膜２３の上層にはキャパシタＣと同層に絶縁膜
２４が形成されている。絶縁膜２４はたとえばシリコン
酸化膜とすることができ、キャパシタＣと同層に形成す
ることによりキャパシタＣの標高に起因するＡ領域とＢ
領域との間の段差の発生を防止することができる。これ
によりフォトリソグラフィの焦点深度に余裕を持たせる
ことができ、工程を安定にして微細加工に対応すること
ができる。

【０１２８】キャパシタＣは、選択ＭＩＳＦＥＴＱｓの
ビット線ＢＬに接続される不純物半導体領域１２とは逆
の不純物半導体領域１２に接続されるプラグ２５に、プ
ラグ２６を介して接続される下部電極２７と、たとえば
シリコン窒化膜および酸化タンタルからなる容量絶縁膜
２８と、たとえば窒化チタンからなるプレート電極２９
とから構成される。

【０１２９】キャパシタＣの上層には、たとえばＴＥＯ
Ｓ酸化膜からなる絶縁膜３０を介して第２層配線３１
（Ｍ２）が形成されている。第２層配線３１は、たとえ
ばチタン膜３１ａ、アルミニウム膜３１ｂおよび窒化チ
タン膜３１ｃの積層膜とすることができる。

【０１３０】第２層配線３１は、プラグ３２を介して第
１層配線１８に接続される。プラグ３２は、たとえばチ
タン膜および窒化チタンの積層膜からなる接着層３２ａ
とＣＶＤ法によるタングステン膜３２ｂお積層膜とする
ことができる。

【０１３１】第２層配線３１は、層間絶縁膜３３で覆わ
れ、層間絶縁膜３３の上層には第２層配線３１と同様な
第３層配線３４（Ｍ３）が形成されている。層間絶縁膜
３３は、たとえばＴＥＯＳ酸化膜３３ａ、ＳＯＧ膜３３
ｂおよびＴＥＯＳ酸化膜３３ｃの積層膜とすることがで
きる。また、第３層配線３４と第２層配線３１とはプラ
グ３２と同様なプラグ３５により接続されている。

【０１３２】次に、本実施の形態のＤＲＡＭの製造方法
を図５〜図１８を用いて工程順に説明する。図５〜図１
８は本発明の一実施の形態のＤＲＡＭの製造方法の一例
を工程順に示した断面図である。

【０１３３】まず、ｐ形の半導体基板１を用意し、この
半導体基板１の主面に浅溝８を形成する。その後半導体
基板１に熱酸化を施し、シリコン酸化膜９を形成する。
さらにシリコン酸化膜を堆積してこれをＣＭＰ法により
研磨して浅溝８内にのみシリコン酸化膜を残し、分離領
域７を形成する。

【０１３４】次に、フォトレジストをマスクにして不純
物をイオン注入し、ｐ形ウェル２，３、ｎ形ウェル４お
よびディープウェル６を形成する（図５）。

【０１３５】次に、ｐ形ウェル２，３、ｎ形ウェル４が
形成された活性領域に熱酸化法によりゲート絶縁膜１０
を形成し、さらに半導体基板１の全面に不純物がドープ
された多結晶シリコン膜、窒化チタン膜、タングステン
膜およびシリコン窒化膜を順次堆積する。その後、シリ
コン窒化膜、タングステン膜、窒化チタン膜および多結
晶シリコン膜をフォトリソグラフィ技術およびエッチン
グ技術を用いてパターニングし、ゲート電極１１（ワー
ド線ＷＬ）およびキャップ絶縁膜１３を形成する。さら
にキャップ絶縁膜１３およびゲート電極１１とフォトレ
ジストをマスクとして不純物をイオン注入し、不純物半
導体領域１２および低濃度不純物領域１５ａを形成する
（図６）。

【０１３６】次に、半導体基板１の全面にシリコン窒化
膜（図示せず）を堆積し、メモリセルが形成される領域
（Ａ領域）にのみフォトレジスト膜（図示せず）を形成
する。その後、そのフォトレジスト膜をマスクとして、
前記シリコン窒化膜を異方性エッチングし、Ａ領域の半
導体基板１上にのみシリコン窒化膜１４を形成すると同
時にＢ領域のゲート電極１１の側壁にサイドウォールス
ペーサ１６を形成する。さらに、サイドウォールスペー
サ１６をマスクにして不純物を自己整合的にイオン注入
し、高濃度不純物領域１５ｂを形成する（図７）。

【０１３７】次に、半導体基板１の全面にＳＯＧ膜１７
ａを塗布し、これをキュアした後、プラズマＣＶＤ法に
よりＴＥＯＳ酸化膜１７ｂを堆積する。このＴＥＯＳ酸
化膜をＣＭＰ法を用いて研磨し、その表面を平坦化す
る。これによりこの後のフォトリソグラフィ工程のフォ
ーカスマージンを向上することができ、微細な接続孔の
開口等が可能となる。表面を洗浄後、さらにＴＥＯＳ酸
化膜１７ｃを堆積し、層間絶縁膜１７を形成する。この
ＴＥＯＳ酸化膜１７ｃは、ＣＭＰにより生じたＴＥＯＳ
酸化膜１７ｂ上のスクラッチによる損傷を補修するため
のものである。

【０１３８】次に、ＴＥＯＳ酸化膜１７ｃ，１７ｂおよ
びＳＯＧ膜１７ａに接続孔を開口し、プラグインプラを
施した後に不純物がドープされた多結晶シリコン膜を堆
積し、この多結晶シリコン膜をＣＭＰ法により研磨して
プラグ１９，２５を形成する（図８）。なお、この接続
孔は、２段階のエッチングにより開口して半導体基板１
の過剰エッチングを防止することができる。

【０１３９】次に、ＴＥＯＳ酸化膜１７ｄを形成した
後、ビット線ＢＬが接続されるプラグ１９が露出するよ
うにＴＥＯＳ酸化膜１７ｄに開口を形成し、ｎチャネル
ＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐの
不純物半導体領域１５が露出するように層間絶縁膜１７
に接続孔２１を形成する（図９）。

【０１４０】次に、半導体基板１の全面にチタン膜１８
ａを堆積する。この堆積された様子を図１０の一部拡大
図に示す（図１０）。なお図１０〜図１３では、左側に
ビット線接続孔ＢＬＣＴの部分を示し、右側に第１層配
線Ｍ１と半導体基板１の主面との接続孔ＣＴの部分を示
している。

【０１４１】チタン膜１８ａは、１〜３原子％の窒素を
含むように形成する。このような窒素を添加したチタン
膜の堆積は、反応性スパッタ法、あるいはＣＶＤ法によ
り行うことができる。反応性スパッタ法による堆積条件
を例示すれば以下の通りである。すなわち、スパッタタ
ーゲットとしてチタン（Ｔｉ）を用い、雰囲気ガスとし
て窒素（Ｎ₂）ガスおよびアルゴン（Ａｒ）ガスを用い
る。スパッタ圧力は１ｍＴｏｒｒ〜１０ｍＴｏｒｒ、好
適には３ｍＴｏｒｒとすることができる。投入電力とし
ては１ｋＷ〜２０ｋＷ、好適には４ｋＷとすることがで
きる。また、ＣＶＤ法による堆積条件を例示すれば以下
の通りである。すなわち、ＣＶＤガスとしてはＴＤＭＡ
Ｔ（テトラジメチルアミノチタン；Ｔｉ（Ｎ（ＣＨ₃）
₂）₄）あるいはＴＤＥＡＴ（テトラジエチルアミノチ
タン；Ｔｉ（Ｎ（Ｃ₂Ｈ₅）₂）₄）等の有機ソースお
よびアンモニア（ＮＨ₃）とすることができる。また、
四塩化チタン（ＴｉＣｌ₄）およびアンモニアとするこ
ともできる。形成方法としてはＩＭＰ（Ion Metal Plas
ma）法を用いることができる。

【０１４２】次に、半導体基板１を減圧雰囲気に保持
し、６５０℃、１分間の熱処理を施して窒素を含むチタ
ン膜１８ａとプラグ１９および半導体基板１とをシリサ
イド化反応させ、チタンシリサイド膜２０を形成する
（図１１）。このようにして形成したチタンシリサイド
膜２０には、窒素が約１〜３原子％含まれることとな
る。

【０１４３】なお、図では、未反応のチタン膜を残存さ
せているが、これを除去することもできる。未反応チタ
ン膜の除去は、たとえば、アンモニア水と過酸化水素水
とを１：５の体積比で混合した溶液を用いて選択的に除
去することができる。

【０１４４】次に、窒化チタン膜１８ｂを堆積する（図
１２）。窒化チタン膜１８ｂはスパッタ法により形成す
ることができる。

【０１４５】次に、タングステン膜１８ｃをブランケッ
トＣＶＤ法により堆積する（図１３）。ブランケットＣ
ＶＤ法を用いるため、微細な接続孔２１であっても良好
にタングステン膜を埋め込むことができる。

【０１４６】次に、キャップ絶縁膜２２ａとなるシリコ
ン窒化膜を堆積し、このシリコン窒化膜、タングステン
膜１８ｃ、窒化チタン膜１８ｂおよびチタン膜１８ａを
パターニングする。図１４に、図３におけるＸＩＶ−Ｘ
ＩＶ線断面部分の拡大図を示す。（ａ）は図１３の段階
における断面図を示し、（ｂ）はパターニングしてビッ
ト線ＢＬを形成した後を示す。（ｂ）において、ビット
線接続孔ＢＬＣＴはビット線ＢＬに対して完全に目開き
構造となっている。しかし、本実施の形態では、チタン
シリサイド膜２０に窒素を１〜３原子％含むため、タン
グステン膜１８ｃ、窒化チタン膜１８ｂおよびチタン膜
１８ａのパターニングの際にチタンシリサイド膜２０が
エッチング耐性を有するため、エッチングされず、プラ
グ１９が過剰にエッチングされることも、また、チタン
シリサイド膜２０が横方向にエッチングされることもな
い。なお、タングステン膜１８ｃのエッチングには六フ
ッ化硫黄（ＳＦ₆）ガスを用いることができ、窒化チタ
ン膜１８ｂのエッチングには塩素（Ｃｌ₂）ガスを用い
ることができる。

【０１４７】このようなエッチングによりビット線ＢＬ
と同時に第１層配線Ｍ１（１８）も形成される。

【０１４８】さらにシリコン窒化膜を堆積してこれを異
方性エッチングすることによりサイドウォールスペーサ
２２ｂを形成する（図１５）。

【０１４９】次に、半導体基板１の全面のＳＯＧ膜２３
ａを塗布し、これをキュアした後、プラズマＣＶＤ法に
よりＴＥＯＳ酸化膜２３ｂを堆積する。このＴＥＯＳ酸
化膜２３ｂをＣＭＰ法を用いて研磨し、その表面を平坦
化する。これによりこの後のフォトリソグラフィ工程の
フォーカスマージンを向上することができ、微細な接続
孔の開口等が可能となる。表面を洗浄後、さらにＴＥＯ
Ｓ酸化膜２３ｃを堆積し、層間絶縁膜２３を形成する。
このＴＥＯＳ酸化膜２３ｃは、ＣＭＰにより形成された
ＴＥＯＳ酸化膜２３ｂ上のスクラッチを覆うためのもの
である。

【０１５０】次に、層間絶縁膜２３に接続孔を開口し、
不純物がドープされた多結晶シリコン膜を堆積し、この
多結晶シリコン膜をＣＭＰ法により研磨してプラグ２６
を形成する（図１６）。

【０１５１】次に、メモリセルアレイ領域Ａにのみシリ
コン窒化膜２３ｄを形成し、絶縁膜２４を堆積した後キ
ャパシタＣが形成される領域に溝を形成してプラグ２６
を露出させ、この溝を覆う多結晶シリコン膜を堆積し、
溝以外の多結晶シリコン膜を除去してキャパシタＣの下
部電極２７を形成する。その後、メモリセルアレイ領域
Ａの絶縁膜２４および下部電極２７の内部に形成された
絶縁膜をウエットエッチングにより除去し、下部電極２
７を円筒形状に露出する。なお、この際、シリコン窒化
膜２３ｄをウェットエッチングのマスクとすることがで
きる。その後、下部電極２７表面を窒化または酸窒化処
理した後酸化タンタル膜を堆積する。ここで酸化タンタ
ル膜に熱処理を施して酸化タンタル膜を結晶化し、より
強固な誘電体とし、容量絶縁膜２８を形成する。なお、
この酸化タンタル膜の焼成熱処理において、前記した接
続孔２１底部での耐熱性が主に問題となる。しかし、本
実施の形態１ではすでに説明した方策を講じているた
め、このような熱処理を行っても、リーク電流の発生、
接触抵抗の増加等の問題は生じない。さらに、窒化チタ
ン膜を堆積してこれをパターニングし、プレート電極２
９を形成する（図１７）。

【０１５２】次に、ＴＥＯＳ酸化膜を半導体基板１の全
面に堆積して絶縁膜３０とし、直接周辺回路領域Ｂおよ
び間接周辺回路領域Ｃに第１層配線１８に接続される接
続項を開口し、プラグ３２を形成する。プラグ３２は、
チタンおよび窒化チタンの積層膜を半導体基板の全面に
堆積し、さらにブランケットＣＶＤ法によりタングステ
ン膜を堆積して、その後タングステン膜、窒化チタン膜
およびチタン膜をエッチバックすることにより形成する
ことができる。なお、チタンおよび窒化チタンはスパッ
タ法により形成することができるが、ＣＶＤ法により形
成することもできる。さらに、半導体基板１の全面にチ
タン膜３１ａ、アルミニウム膜３１ｂおよび窒化チタン
膜３１ｃをスパッタ法により堆積し、これをパターニン
グして第２層配線３１を形成する（図１８）。

【０１５３】最後に、ＴＥＯＳ酸化膜３３ａ、ＳＯＧ膜
３３ｂおよびＴＥＯＳ酸化膜３３ｃを堆積して層間絶縁
膜３３を形成し、第２層配線３１と同様にプラグ３５を
形成し、さらに第３層配線３４を形成して、図２に示す
ＤＲＡＭがほぼ完成する。

【０１５４】本実施の形態１のＤＲＡＭによれば、チタ
ンシリサイド膜２０に窒素を含んでいるため、ビット線
ＢＬのパターニングの際に、ビット線接続孔ＢＬＣＴが
目開き構造であってもチタンシリサイド膜２０をエッチ
ングストッパとして機能させ、プラグ１９の過剰エッチ
ング、チタンシリサイド膜２０の横方向エッチングが生
じない。このため、その後の可能工程を容易にし、ビッ
ト線ＢＬとプラグ１９との接続信頼性を向上してＤＲＡ
Ｍの信頼性および歩留まりを向上できる。

【０１５５】また、接続孔２１（ＣＴ）の下部でのチタ
ンシリサイド膜２０に窒素を含んでいるため、接続孔底
部の耐熱性が向上し、容量絶縁膜２８の形成の際に高温
度を加えても第１層配線Ｍ１と半導体基板１との接続部
分の接続抵抗の増加およびリーク電流の上昇は発生しな
い。この状況をデータを用いて説明する。図１９および
図２０は、本発明者らによって検討された実験結果を示
すグラフであり、図１９は、窒素含有量に対するコンタ
クト抵抗（接触抵抗）の変化を、図２０は、窒素含有量
に対するリーク電流の変化を示している。図１９および
図２０において（ａ）はｎ形基板の場合、（ｂ）はｐ形
基板の場合を示している。

【０１５６】図から明らかなとおり、窒素が含有されな
いチタンシリサイド膜の場合（窒素含有量０％のとき）
コンタクト抵抗およびリーク電流が大きくなり、窒素含
有量の増加とともにコンタクト抵抗およびリーク電流は
低下している。ただし、窒素含有量が１３％を越えるあ
たりからコンタクト抵抗、リーク電流ともに上昇してお
り、あまり大きな窒素含有量では効果が得られないこと
がわかる。したがって、窒素含有量には最適値が存在
し、１原子％〜１３原子％、好ましくは１原子％〜３原
子％がその範囲といえる。

【０１５７】なお、本実施の形態ではビット線ＢＬおよ
び第１層配線１８（Ｍ１）の材料として窒化チタンおよ
びタングステンの場合を例示したが、窒化チタン膜の単
層膜であってもよい。この場合、チタンシリサイド膜２
０は窒化チタン膜のエッチングガスであるフッ素系ガス
に曝されるが、窒素を含むチタンシリサイド膜２０であ
るためエッチング耐性を有し、問題はない。ただし、コ
バルトシリサイド、あるいはタングステンシリサイドで
ある方が効果が大きい。

【０１５８】また、ビット線ＢＬおよび第１層配線１８
が窒化チタンおよびタングステンの場合であっても、コ
バルトシリサイド、あるいは窒素、酸素、炭素またはゲ
ルマニウムを含んだコバルトシリサイドである方がエッ
チング耐性に優れ、好ましい。

【０１５９】（実施の形態２）図２１〜図２３は、本発
明の他の実施の形態であるＤＲＡＭの製造方法の一例を
示した拡大断面図である。図２１〜図２３では、左側に
ビット線接続孔ＢＬＣＴの部分を示し、右側に第１層配
線Ｍ１と半導体基板１の主面との接続孔ＣＴの部分を示
している。

【０１６０】本実施の形態のＤＲＡＭは、実施の形態１
のＤＲＡＭとは、ビット線ＢＬおよび第１層配線の構
造、ビット線接続孔ＢＬＣＴおよび接続孔２１に形成さ
れるプラグを有する点で異なるが、その他の構成および
製造方法は同様である。したがって、以下では、その相
違する点についてのみ説明する。

【０１６１】本実施の形態のＤＲＡＭの製造方法は、実
施の形態１のＤＲＡＭの図１３における製造方法までは
ほぼ同様である。ただし、本実施の形態におけるチタン
シリサイド膜２０には、窒素、酸素、炭素またはゲルマ
ニウムを含む必要はない。もちろん、実施の形態１と同
様に窒素、酸素、炭素またはゲルマニウムを含んでもよ
く、また、コバルトシリサイド、タングステンシリサイ
ドであってもよい。

【０１６２】実施の形態１における図１３のようにタン
グステン膜１８ｃを堆積した後、タングステン膜１８
ｃ、窒化チタン膜１８ｂおよびチタン膜１８ａをエッチ
バックして、ビット線接続孔ＢＬＣＴおよび接続孔２１
以外の前記積層膜を除去する。これにより、ビット線接
続孔ＢＬＣＴにビット線プラグＢＰおよび接続孔２１に
配線プラグＣＴＰを形成する（図２１）。エッチバック
には、エッチバック法あるいはＣＭＰ法を用いることが
できる。

【０１６３】なお、ＣＭＰ法を用いて、ビット線プラグ
ＢＰおよび配線プラグＣＴＰを形成する場合には、ビッ
ト線接続孔ＢＬＣＴおよび接続孔２１が形成されるＴＥ
ＯＳ酸化膜１７ｄの表面が平坦化されている必要があ
る。また、プラグ１９、２５が形成されるＴＥＯＳ酸化
膜１７ｃの表面も平坦化されていることが好ましい。こ
のように下地あるいはビット線プラグＢＰおよび配線プ
ラグＣＴＰが形成される層が平坦化されていることによ
り、ビット線プラグＢＰおよび配線プラグＣＴＰを形成
するための各導電膜の膜厚を低減し、また、研磨膜厚を
少なくして研磨工程における工程負担を低減できる。

【０１６４】次に、半導体基板１の全面に金属膜Ｍを堆
積し（図２２）、その後、金属膜Ｍをパターニングして
ビット線ＢＬおよび第１層配線Ｍ１を形成する（図２
３）。金属膜Ｍとしてはたとえばタングステン、または
モリブデンの単層膜を用いることができる。

【０１６５】この後の工程は実施の形態１と同様であ
る。

【０１６６】本実施の形態のＤＲＡＭによれば、ビット
線プラグＢＰを形成しているため、金属膜Ｍのパターニ
ングの際に、ビット線プラグＢＰが一種のマスクの役割
をし、チタンシリサイド膜２０、プラグ１９までエッチ
ングされることがない。これにより、ビット線ＢＬが目
開き構造であっても、プラグ１９の過剰なエッチングお
よびチタンシリサイド膜２０の横方向エッチングを防止
することができる。すなわち、ビット線ＢＬがタングス
テン膜からなる単層膜である場合には、ビット線プラグ
ＢＰがタングステンを含むものであるとき、ビット線プ
ラグＢＰのタングステン部分をエッチングしてしまうこ
ととなる。ところが、この後に説明するように、ビット
線ＢＬの膜厚を薄くすることができるため、ビット線Ｂ
Ｌとなる金属膜Ｍのエッチングの際のオーバーエッチン
グは、その膜厚に応じた量だけ行えばよい。つまり、膜
厚が薄いことから金属膜Ｍのオーバーエッチング量は少
なくてもよい。このため、金属膜Ｍのエッチングの際に
下地であるビット線プラグＢＰがタングステンを含んで
もこのタングステンのエッチング量は少なく、プラグ底
部にエッチングが到達することはない。この結果、シリ
サイド層の過剰なエッチングは防止される。

【０１６７】また、ビット線ＢＬがモリブデンで構成さ
れる場合は、ビット線ＢＬとなる金属膜Ｍのエッチング
を、モリブデンのエッチング速度がタングステンのエッ
チング速度より高くなる条件を選択して行うことによ
り、ビット線プラグＢＰに対して選択的に金属膜Ｍのエ
ッチングを行うことができる。つまり、ビット線プラグ
ＢＰを金属膜Ｍのエッチングストッパとして機能させる
ことができる。これにより、ビット線ＢＬがビット線プ
ラグＢＰにたいして目開き構造であっても、ビット線プ
ラグＢＰをエッチングすることなく、シリサイド膜のエ
ッチングを防止することができる。

【０１６８】また、ビット線ＢＬをタングステン単層膜
で構成するため、ビット線ＢＬのｐ低抵抗化を図ること
ができる。すなわち、従来は、接続孔への埋め込み性の
関係から窒化チタン膜を使用せざるを得なかったが、本
実施の形態では、接続孔をプラグで埋め込むため、ビッ
ト線ＢＬは窒化チタン膜と比較して低抵抗なタングステ
ン膜のみとすることができる。窒化チタン膜は加工に困
難性をともなうため、加工容易なタングステン膜のみで
ビット線ＢＬを構成することは、加工性の点からも有効
である。

【０１６９】また、ビット線接続孔ＢＬＣＴにはあらか
じめビット線プラグＢＰが形成されているため、金属膜
Ｍによってビット線接続孔ＢＬＣＴを埋め込む必要がな
く、そのため、金属膜Ｍの膜厚を薄くすることができ
る。この結果、ビット線ＢＬ間の容量を低減して、蓄積
電荷の検出感度を向上できる。たとえば、接続孔の口径
を３００ｎｍとすれば、従来は金属膜Ｍの膜厚として１
５０ｎｍ以上が必要であった。しかし、本実施の形態で
は、１５０ｎｍ以下にすることが可能であり、かつ、導
電率の高いタングステン膜からなるため、より薄膜化す
ることが可能である。

【０１７０】ビット線ＢＬの形状は図３に示すように、
直線形状であり、且つ、近接して配置されている。この
ように近接されているのは、メモリセル領域では最小加
工寸法でパターニングされるためであり、パターン幅も
ほぼ最小加工寸法で形成される。ビット線ＢＬが直線形
状であるためそのフォトリソグラフィの解像度が向上し
ビット線ＢＬの幅を狭めてビット線ＢＬ間の容量を低減
できる効果は実施の形態１に記載した通りであるが、さ
らに容量を低減しようとすればフォトリソグラフィの解
像度で制限される限界が自ずと存在する。このため、ビ
ット線ＢＬ間の間隔を広げることによるビット線ＢＬ間
の線間容量の低減は困難である。これに対し、本実施の
形態ではビット線ＢＬの厚さを低減することによる容量
低減を達成するものであり、実施の形態１以上の容量低
減の効果が期待できる。

【０１７１】なお、図２４に示すように、ビット線プラ
グＢＰには、前記した窒化チタンとタングステンの積層
膜に代えて窒化チタン膜５０を用いることができる。こ
の場合には、ビット線ＢＬを構成するタングステン膜に
対して窒化チタン膜５０はエッチング選択比が大きいた
め、窒化チタン膜５０からなるビット線プラグＢＰをビ
ット線ＢＬのパターニングの際のエッチングストッパに
用いることができる。このようなエッチングは、ＳＦ₆
をエッチングガスに用いて実現できる。このような場
合、ビット線ＢＬの加工マージンを増加することができ
る。また、窒化チタン膜５０は、窒化タングステン膜に
代えても良い。この場合も、窒化タングステン膜をビッ
ト線ＢＬを構成するタングステンのエッチングの際のエ
ッチングストッパに用いることができる。

【０１７２】また、ビット線プラグＢＰを窒化チタンお
よびタングステンの積層膜、あるいは窒化チタン膜、窒
化タングステン膜で構成する場合、ビット線ＢＬがモリ
ブデンで構成される場合には、モリブデン膜をエッチン
グする際のエッチングストッパとして機能させることが
できることは勿論である。

【０１７３】（実施の形態３）図２５〜図２８は、本発
明のさらに他の実施の形態であるＤＲＡＭの製造方法の
一例を示した拡大断面図である。

【０１７４】本実施の形態の製造方法は、実施の形態１
の図９までの製造方法とほぼ同様である。ただし、ＴＥ
ＯＳ酸化膜１７ｄの膜厚を若干厚めに形成している（図
２５）。

【０１７５】次に、チタン膜１８ａを堆積し、実施の形
態１と同様に熱処理してチタンシリサイド膜２０を形成
し、窒化チタン膜１８ｂを堆積する（図２６）。ここで
チタンシリサイド膜２０に窒素あるいは酸素を添加する
必要はないが、添加してもよいことはいうまでもない。

【０１７６】次に、タングステン膜１８ｃをブランケッ
トＣＶＤ法により堆積する（図２７）。この際、タング
ステン膜１８ｃ、窒化チタン膜１８ｂおよびチタン膜１
８ａを加えた厚さ、つまりビット線ＢＬの膜厚をＬ₁と
すれば、ＴＥＯＳ酸化膜１７ｄの膜厚Ｌ₁を加えた距離
Ｌ₂、および、ビット線接続孔ＢＬＣＴの口径Ｄとの間
には、Ｌ₁×（１＋ＯＶＥ）＜Ｌ₂、および、Ｌ₁＞Ｄ
／２、の関係を満足するように各々の口径、膜厚を設定
する。ただし、ＯＶＥはビット線ＢＬをパターニングす
る際のオーバーエッチ量である。オーバーエッチ量とし
ては0.５とすることが適当である。

【０１７７】このような関係を満足する限り、図２８に
示すように、フォトレジスト膜４０を用いてタングステ
ン膜１８ｃ、窒化チタン膜１８ｂおよびチタン膜１８ａ
をパターニングしても、ビット線接続孔ＢＬＣＴの底部
までエッチングが進行することはない。この結果、ビッ
ト線ＢＬが目開き構造であっても、チタンシリサイド膜
２０およびプラグ１９がエッチングされることはない。

【０１７８】なお、タングステン膜１８ｃ、窒化チタン
膜１８ｂおよびチタン膜１８ａのエッチング方法は実施
の形態１で説明したとおりである。

【０１７９】本実施の形態によれば、チタンシリサイド
膜２０およびプラグ１９のエッチングを防止し、前記し
た実施の形態１および２と同様の効果が得られる。

【０１８０】（実施の形態４）図２９は、本発明の他の
実施の形態であるＤＲＡＭの一例を示した断面図であ
る。また、図３０および図３１は、本実施の形態のＤＲ
ＡＭの製造方法の一例を示した断面図である。

【０１８１】本実施の形態のＤＲＡＭは、図２９におけ
るＡ領域およびＢ領域においては実施の形態１とほぼ同
様である。図２９では、特に間接周辺回路領域であるＣ
領域を示し、本実施の形態のＤＲＡＭは、Ｃ領域におけ
る接続孔２１の口径とＢ領域における接続孔２１の口径
とを同一にしたものである。

【０１８２】本実施の形態のＤＲＡＭの製造方法は、実
施の形態１の製造方法とほぼ同様である。ただし、図３
０に示すように、接続孔２１を開口する際、直接周辺回
路であるＢ領域の接続孔２１と、間接周辺回路であるＣ
領域の接続孔２１とを同一の口径で開口する。

【０１８３】次に、実施の形態１における図１０〜図１
３を用いて説明する。ここで、図１０〜図１３は、直接
周辺回路であるＢ領域と、間接周辺回路であるＣ領域と
を共通に示したものである。

【０１８４】半導体基板１の全面にチタン膜１８ａを堆
積する。この堆積された様子を図１１の一部拡大図に示
す（図１０）。チタン膜１８ａは、層間絶縁膜１７上で
の膜厚と接続孔２１の底部での膜厚を比較すれば、接続
孔２１の底部での膜厚の方が薄くなる。これは、チタン
膜１８ａがスパッタ法を用いて形成されるためであり、
接続孔２１の底部からののぞみ角に依存して底部での膜
厚が薄くなることに起因する、すなわち、開口が大きい
ほどその底部での膜厚は厚くなる。しかるに、本実施の
形態では、直接周辺回路領域Ｂおよび間接周辺回路領域
Ｃの両領域において接続孔２１の開口は均一である。そ
のため、両領域での接続孔２１底部のチタン膜１８ａの
膜厚は同一となる。

【０１８５】次に、半導体基板１をアニールし、半導体
基板１とチタン膜１８ａにシリサイド反応を生じさせる
（図１１）。これにより、接続孔２１の底部にチタンシ
リサイド層２０を形成する。このとき、チタン膜１８ａ
の膜厚は、直接周辺回路領域Ｂであるか間接周辺回路領
域Ｃであるかによらず均一であるため、接続孔２１の底
部のチタン膜１８ａのすべてを反応させることができ、
未反応なチタンを残存させることがない。これにより、
後の工程において発生する熱工程により、予期せぬシリ
サイド反応を生じることがなく、接続孔２１での接続信
頼性すなわち耐熱性を向上することができる。

【０１８６】次に、窒化チタン膜１８ｂを堆積する（図
１２）。窒化チタン膜１８ｂもＣＶＤ法またはスパッタ
法により形成することができ、前記したチタン膜１８ａ
と同様に接続孔２１の底部において均一な膜厚を実現す
ることができる。これにより、窒化チタン膜１８ｂの膜
厚のばらつきに起因する耐熱性の低下を抑制して接続孔
２１部分での接続信頼性を向上することができる。

【０１８７】次に、タングステン膜１８ｃをブランケッ
トＣＶＤ法により堆積する（図１３）。ブランケットＣ
ＶＤ法を用いるため、微細な接続孔２１であっても良好
にタングステン膜を埋め込むことができる。

【０１８８】その後、シリコン窒化膜を堆積し、これを
パターニングしてビット線ＢＬおよび第１層配線Ｍ１、
キャップ絶縁膜２２ａを形成し、サイドウォールスペー
サ２２ｂ形成する（図３１）。

【０１８９】その後の工程は実施の形態１と同様であ
る。

【０１９０】このようなＤＲＡＭでは、接続孔２１の口
径が半導体基板１の全面で同一であるため、耐熱性に優
れたチタンシリサイド膜２０を形成することができる。
すなわち、チタン膜１８ａはスパッタ法で形成されるた
め、接続孔の開口径に応じて接続孔底部でのチタン膜１
８ａの膜厚が相違する。このように相違する膜厚のチタ
ン膜１８ａに熱処理を施してチタンシリサイド膜２０を
形成した場合には、一部に未反応チタンを残すこととな
る。このような未反応チタンは、開口径の大きい接続孔
の残留しやすい。これは、開口径が大きいほど接続孔底
部でのチタン膜厚が厚いことに起因する。そして、残留
チタンは、後の熱工程によって反応し、空洞や半導体基
板１への浸食を生じ、これがリーク電流の増加とコンタ
クト抵抗の増加に関係することを本発明者らは認識し
た。

【０１９１】すなわち、本実施の形態のＤＲＡＭは、全
ての接続孔２１の口径を均一化することにより、その接
続孔２１の底部でのチタン膜１８ａの膜厚を均一化する
ものであり、これによりシリサイド反応後の未反応チタ
ンをなくして、接続孔部での耐熱性（耐リーク電流上昇
性、耐コンタクト抵抗上昇性）を向上するものである。

【０１９２】なお、本実施の形態のＤＲＡＭのチタン膜
１８ａの膜厚を例示すれば、コリメーションスパッタ法
により５０ｎｍ膜厚のチタン膜１８ａを堆積した場合、
接続孔２１の底部では、いずれの接続孔２１であっても
１０ｎｍの膜厚であった。このチタン膜１８ａに６５０
℃、１分の熱処理を施した結果、残留チタンは検出され
なかった。また、後にキャパシタＣを形成する際に、８
００℃、１１分の熱処理を施したが、接続孔２１の部分
での接触抵抗の上昇や、リーク電流の増加は特に観察さ
れなかった。

【０１９３】本実施の形態では、接続孔２１の口径を均
一にする例を示したが、接続孔２１の深さが相違する場
合には、アスペクト比が一致するように口径を決定する
こともできる。これによれ、接続孔底部でのチタン膜厚
を均一化し、接続孔部分での耐熱性を向上できる。

【０１９４】なお、本実施の形態において、実施の形態
２のようにビット線プラグＢＰおよび配線プラグＣＴＰ
をＣＭＰ法により作成しても良いことは勿論である。

【０１９５】（実施の形態５）図３２（ａ）は、本発明
のさらに他の実施の形態である半導体集積回路装置の間
接周辺回路の一部を示した平面図であり、図３２（ｂ）
は、その等価回路図である。

【０１９６】本実施の形態では出力バッファを一例とし
て示す。本実施の形態の出力バッファは、ｎチャネルＭ
ＩＳＦＥＴが４個、ｐチャネルＭＩＳＦＥＴが４個並列
に接続され、さらにｎチャネルＭＩＳＦＥＴとｐチャネ
ルＭＩＳＦＥＴとが直列に接続されたＣＭＯＳインバー
タを構成している。

【０１９７】ｎチャネルＭＩＳＦＥＴは、ｎ形不純物が
拡散されたｎ拡散領域１０１に形成されており、ｐチャ
ネルＭＩＳＦＥＴは、ｐ形不純物が拡散されたｐ拡散領
域１０２に形成されている。

【０１９８】ｎ拡散領域１０１およびｐ拡散領域１０２
にはゲート電極１０３が形成され、各ゲート電極１０３
は各々接続されて入力部１０４となる。

【０１９９】ゲート電極１０３の両側にはソース・ドレ
イン領域が形成され各ＭＩＳＦＥＴの一方のソース・ド
レイン領域は接続孔１０５を介して接続された配線１０
６により電源端子１０７に、あるいは接続孔１０５を介
して接続された配線１０８により接地端子１０９に接続
される。また、他方のソース・ドレイン領域は接続孔１
０５を介して接続された配線１１０により接続されて出
力部１１１となる。なお、ｐチャネルＭＩＳＦＥＴはそ
の電流駆動能力がｎチャネルＭＩＳＦＥＴに比べて低い
ためゲート幅が大きくなっている。

【０２００】ここで、接続孔１０５は、実施の形態４で
説明したと同様に直接周辺あるいは間接周辺の両領域で
同一の口径となるように形成している。これにより接続
孔の耐熱性を向上できることは実施の形態４で説明した
通りである。

【０２０１】しかし、本実施の形態のように、駆動電流
の容量が要求される場合には、接続孔底部の接触面積が
小さくなりコンタクト抵抗を上昇して、電流駆動の障害
となる場合が生じる。

【０２０２】そこで、本実施の形態では、接続孔１０５
の配列をゲート電極の幅方向に２列並べて接触抵抗の上
昇を抑制している。これにより、バッファの電流容量を
増加して、大電流においても十分な動作を確保すること
ができる。

【０２０３】また、本実施の形態では、接続孔１０５の
配列を２列にしている部分は、電源端子１０７あるいは
接地端子１０９に接続される配線１０６あるいは配線１
０８がレイアウトされる部分に限られ、出力部１１１に
接続される配線１１０がレイアウトされる部分は接続孔
１０５が１列に配置されている。これは、接続孔１０５
を２列に配置するとコンタクト抵抗は低減されるもの
の、配線と半導体基板との接触面積が増大し、配線に基
板容量が付加されて出力信号の応答性能が低下するため
である。

【０２０４】このように、本実施の形態では、大きな電
流容量が要求される場合には接続孔を２列に配置してコ
ンタクト抵抗を低減し、一方信号応答性能が要求される
部分では接続孔１０５を１列に配置して、電流容量と応
答性能とをともに向上することが可能となる。このよう
な効果は、接続孔１０５での耐熱性の向上とともに得ら
れることは言うまでもない。

【０２０５】なお、ここでは接続孔１０５が２列に配列
された例を示したが、２以上の複数列に配置してもよ
い。また、間接周辺回路領域では比較的レイアウトに余
裕があるため、本実施の形態２のように複数列の接続孔
１０５を配置することは比較的容易であり、レイアウト
面積の増加の大きな障害とはならない。

【０２０６】（実施の形態６）図３３〜図３６は、本発
明の他の実施の形態であるＤＲＡＭの製造方法の一例を
示した拡大断面図である。図３３〜図３６においては、
周辺回路の部分についてのみ示している。

【０２０７】本実施の形態のＤＲＡＭは、実施の形態１
のＤＲＡＭとは、チタンシリサイド膜の構造および形成
方法について相違する以外は、実施の形態１のＤＲＡＭ
の構造および製造方法と同様である。したがって、以下
では、その相違する点についてのみ説明する。本実施の
形態のＤＲＡＭの製造方法は、実施の形態１のＤＲＡＭ
の図９における製造方法まではほぼ同様である。

【０２０８】接続孔２１を形成後、チタン膜１８ａを堆
積する（図３３）。チタン膜１８ａはたとえばコリメー
ションスパッタ法により堆積できる。また、チタン膜１
８ａは、接続孔２１の底部においてその膜厚が１０〜２
０ｎｍとなるように堆積する。

【０２０９】次に、実施の形態１と同様に熱処理を施し
てチタン膜１８ａと半導体基板１のシリコンとを反応さ
せ、チタンシリサイド膜２０を形成する（図３４）。こ
のチタンシリサイド膜２０の形成では、接続孔２１の底
部において残留チタンが生じないように、底部における
全てのチタンが反応するように熱処理する。

【０２１０】チタン膜１８ａの接続孔２１の底部におけ
る膜厚を１０〜２０ｎｍとし、これを全て反応させれ
ば、チタンシリサイド膜２０の膜厚は１５〜３０ｎｍの
範囲となる。このようなシリサイド化反応により、接続
孔２１底部のチタン膜１８ａは全てシリサイド化され、
残留チタンは存在しなくなる。このように、残留チタン
が存在しないことにより、コンタクト部分の耐熱性を向
上できること。また、残留チタンが存在すれば、その後
の熱工程により残留チタンがシリサイド化し、チタンシ
リサイド膜２０の膜厚が増加するが、本実施の形態では
後の熱工程によりチタンシリサイド膜２０の膜厚は増加
しない。このようなチタンシリサイド膜２０の膜厚が増
加しないことは、次に説明するように、コンタクト部分
の接続抵抗の上昇を抑制する。

【０２１１】チタンシリサイド膜２０の膜厚を１５〜３
０ｎｍの範囲とすることにより、接続孔２１底部におけ
る接触抵抗を低減できる。このようにチタンシリサイド
膜２０の膜厚によって接触抵抗の値が変化することは、
本発明者らの実験検討による知見に基づく。図３７を用
いてこの知見を説明する。図３７は、コンタクト抵抗と
接続孔２１の底部でのチタンシリサイド膜２０の膜厚と
の関係を示したグラフであり、（ａ）はｎ型の場合、
（ｂ）はｐ型の場合を示す。ｎ型、ｐ型何れの場合であ
っても、チタンシリサイド膜２０の膜厚が１５ｎｍ以下
の場合にコンタクト抵抗が大きくなる。これは、低い接
続抵抗を確保するには１５ｎｍ程度の膜厚が必要で有る
ことを示し、ある程度の膜厚がなければシリサイド膜と
しての機能を発揮できず低抵抗化できないことを示す。
一方、ｐ型の場合には、チタンシリサイド膜２０の膜厚
が大きくなるに従い、コンタクト抵抗が上昇する。これ
は、高濃度不純物領域１５ｂの不純物濃度プロファイル
を反映したものと考えられる。つまり、ｐ型の高濃度不
純物領域１５ｂにおいては、表面領域で不純物濃度が高
く、深くなるに従って不純物濃度が低下する。このよう
な不純物濃度プロファイルにおいて、厚いチタンシリサ
イド層が形成されれば、チタンシリサイド層が不純物濃
度の低い領域つまり高濃度不純物領域１５ｂの深い領域
に形成され、不純物濃度が高く、低抵抗な領域がシリサ
イド層に取り込まれる現象が発生すると考えられる。こ
のような場合には、高濃度不純物領域１５ｂが十分に低
抵抗化されておらず、結局接続抵抗が高くなる現象が現
れる。

【０２１２】一方、ｎ型の場合には、チタンシリサイド
膜２０の膜厚が大きくなっても顕著なコンタクト抵抗の
増加は見られない。これは、ｎ型の高濃度不純物領域１
５ｂにおいては不純物プロファイルが深さに依存せず、
ほぼ一定に保たれていることを反映していると考えられ
る。このため、ｎ型の場合には多少チタンシリサイド膜
２０の膜厚が大きくなってもコンタクト抵抗の上昇には
影響しない。これは、メモリセル領域においてビット線
ＢＬと接続するプラグ１９上面のチタンシリサイド膜２
０にとって都合がよい。つまり、プラグ１９上に形成さ
れる開口の深さは浅く、接続孔２１と比較してそのアス
ペクトは低い。従って、開口底部のチタン膜１８ａの膜
厚は、接続孔２１底部の膜厚と比較して厚くなる。この
ため、プラグ１９上面に形成されるチタンシリサイド膜
２０の膜厚は厚くなる。ところが、メモリセル選択用の
選択ＭＩＳＦＥＴＱｓはｎチャネル型であり、プラグ１
９に導入される不純物はｎ型の導電型を示す不純物であ
る。このため、プラグ１９上面のチタンシリサイド膜２
０の膜厚が多少厚くなっても接続抵抗を上昇させること
がなく好都合である。

【０２１３】なお、チタンシリサイド膜２０には、窒
素、酸素、炭素またはゲルマニウムを含む必要はない
が、もちろん、実施の形態１と同様に窒素、酸素、炭素
またはゲルマニウムを含んでもよい。また、チタン膜１
８ａに代えてタングステン膜、コバルト膜を用いて、コ
バルトシリサイド、タングステンシリサイドを形成して
も良い。

【０２１４】次に、実施の形態１と同様に窒化チタン膜
１８ｂを堆積し（図３５）、実施の形態１と同様にタン
グステン膜１８ｃを堆積する（図３６）。

【０２１５】この後の工程は、実施の形態１と同様であ
る。

【０２１６】本実施の形態によれば、接続孔２１底部で
のコンタクト抵抗を低減し、また、コンタクト部分の耐
熱性を向上できる。

【０２１７】なお、窒化チタン膜１８ｂおよびタングス
テン膜１８ｃを窒化チタン膜の単層膜、あるいは窒化タ
ングステン膜の単層膜に代えても良いことは実施の形態
１と同様である。また、本実施の形態のチタンシリサイ
ド膜２０を実施の形態２に適用することも勿論可能であ
る。

【０２１８】（実施の形態７）図３８〜図４１は、本発
明のさらに他の実施の形態であるＤＲＡＭの製造方法の
一例を示した拡大断面図である。図３８〜図４１におい
ては、周辺回路の部分についてのみ示している。

【０２１９】本実施の形態のＤＲＡＭは、実施の形態６
のＤＲＡＭとは、チタンシリサイド膜の形成方法につい
て相違する以外は、実施の形態６のＤＲＡＭの構造およ
び製造方法と同様である。したがって、以下では、その
相違する点についてのみ説明する。本実施の形態のＤＲ
ＡＭの製造方法は、実施の形態６のＤＲＡＭの図３３に
おける製造方法まではほぼ同様である。ただし、本実施
の形態においては、チタン膜１８ａの膜厚は１０ｎｍ以
上、つまり熱処理後のチタンシリサイド膜の膜厚が１５
ｎｍ以上となれば良く、特に限定されない。従って、チ
タン膜１８ａの膜厚は２０ｎｍ以上であってもよい（図
３８）。

【０２２０】次に、実施の形態６と同様に熱処理を行
い、チタンシリサイド膜２０を形成する（図３９）。た
だし、接続孔２１底部のチタン膜１８ａの全てはシリサ
イド化させず、チタンシリサイド膜２０の膜厚が１５〜
３０ｎｍとなるように熱処理時間および温度を制御す
る。このようにチタンシリサイド膜２０の膜厚を１５〜
３０ｎｍとすることにより、実施の形態６で説明したと
同様に接続抵抗の増加を抑制できる効果が得られる。

【０２２１】本実施の形態の場合、図３９に示すように
接続孔２１の底部に未反応のチタンが残存する。このよ
うな未反応チタンの残存は、後の熱処理工程により接続
信頼性が低下することは前記したとおりである。従っ
て、本実施の形態では、未反応チタンをたとえばウェッ
トエッチング法により選択的にエッチングして除去する
（図４０）。このように未反応チタンをエッチングによ
り除去することにより、チタンの残留を防止し、その後
の熱工程による接続部の信頼性の低下、つまり耐熱性の
低下を防止できる。

【０２２２】次に、実施の形態６と同様に、窒化チタン
膜１８ｂおよびタングステン１８ｃを堆積する（図４
１）。その後の工程は実施の形態６と同様である。

【０２２３】本実施の形態によれば、接続孔２１底部の
接続抵抗の低下および接続信頼性（耐熱性）の向上を図
れる。

【０２２４】なお、チタンシリサイド膜２０には、窒
素、酸素、炭素またはゲルマニウムを含む必要はない
が、もちろん、実施の形態１と同様に窒素、酸素、炭素
またはゲルマニウムを含んでもよい。また、チタン膜１
８ａに代えてタングステン膜、コバルト膜を用いて、コ
バルトシリサイド、タングステンシリサイドを形成して
も良いことは実施の形態１と同様である。

【０２２５】また、窒化チタン膜１８ｂおよびタングス
テン膜１８ｃを窒化チタン膜の単層膜、あるいは窒化タ
ングステン膜の単層膜に代えても良いことは実施の形態
２と同様である。また、本実施の形態のチタンシリサイ
ド膜２０を実施の形態２に適用することも勿論可能であ
る。

【０２２６】（実施の形態８）図４２は、本発明の他の
実施の形態であるＤＲＡＭの製造方法の一例を示した拡
大断面図である。図４２においては、周辺回路の部分に
ついてのみ示している。

【０２２７】本実施の形態のＤＲＡＭは、実施の形態１
のＤＲＡＭとは、ビット線ＢＬおよび第１層配線Ｍ１の
構造において相違する。また、本実施の形態においては
チタンシリサイド層２０が半導体基板１の主面には形成
されていない。したがって、以下では、その相違する点
についてのみ説明する。

【０２２８】本実施の形態のビット線ＢＬおよび第１層
配線Ｍ１は、チタンシリサイド膜５１、窒化チタン膜１
８ｂおよびタングステン膜１８ｃで構成される。チタン
シリサイド膜５１は、実施の形態１〜７におけるチタン
シリサイド層２０に代わるものであり、ビット線ＢＬお
よび第１層配線Ｍ１とプラグ１９または半導体基板１と
の接続抵抗を低減する機能を有する。

【０２２９】本実施の形態のチタンシリサイド膜５１
は、実施の形態１と同様に接続孔２１を形成した後、ス
パッタ法あるいはＣＶＤ法により形成できる。また、チ
タンシリサイド膜５１の膜厚は１５〜３０ｎｍの範囲と
することができる。

【０２３０】本実施の形態のＤＲＡＭによれば、チタン
シリサイド膜５１により接続孔２１底部における接続抵
抗の低減を図ることができ、また、余分なチタンの残留
がないため、接続孔２１底部における接続信頼性（耐熱
性）が向上する。

【０２３１】なお、チタンシリサイド膜５１には、窒
素、酸素、炭素またはゲルマニウムを含む必要はない
が、もちろん、実施の形態１と同様に窒素、酸素、炭素
またはゲルマニウムを含んでもよい。また、チタン膜１
８ａに代えてタングステン膜、コバルト膜を用いて、コ
バルトシリサイド、タングステンシリサイドを形成して
も良いことは実施の形態１と同様である。

【０２３２】また、窒化チタン膜１８ｂおよびタングス
テン膜１８ｃを窒化チタン膜の単層膜、あるいは窒化タ
ングステン膜の単層膜に代えても良いことは実施の形態
２と同様である。また、図４２の工程後に、実施の形態
２と同様にビット線プラグＢＰ、配線プラグＣＴＰを形
成しても良いことは言うまでもない。

【０２３３】（実施の形態９）図４３および図４４は、
本発明のさらに他の実施の形態であるＤＲＡＭの製造方
法の一例を示した拡大断面図である。図４３および図４
４においては、周辺回路の部分についてのみ示してい
る。

【０２３４】本実施の形態のＤＲＡＭは、実施の形態１
のＤＲＡＭとは、ビット線ＢＬおよび第１層配線Ｍ１の
構造において相違する。また、本実施の形態においては
チタンシリサイド層２０の形成方法が相違する。したが
って、以下では、その相違する点についてのみ説明す
る。

【０２３５】本実施の形態のＤＲＡＭの製造方法は、実
施の形態６のＤＲＡＭの図３３における製造方法までは
ほぼ同様である。ただし、本実施の形態においては、チ
タン膜１８ａの膜厚は１０ｎｍ以上、つまり熱処理後の
チタンシリサイド膜の膜厚が１５ｎｍ以上となれば良
く、特に限定されない。従って、チタン膜１８ａの膜厚
は２０ｎｍ以上であってもよい。

【０２３６】次に、多結晶シリコン膜５２を堆積する
（図４３）。多結晶シリコン膜５２は、次に説明する熱
処理の際に、余分なチタン膜と反応して残留チタンを発
生させない機能を有する。

【０２３７】次に、実施の形態６と同様に熱処理を行う
（図４４）。この熱処理の結果、接続孔２１底部のチタ
ン膜１８ａの一部（底面側）は半導体基板１のシリコン
と反応して、チタンシリサイド膜２０を形成し、チタン
膜１８ａの他の一部（上面側）は多結晶シリコン膜５２
と反応してチタンシリサイド膜５２ａを生ずる。この結
果、多結晶シリコン膜５２との反応に、チタン膜１８ａ
の上面側が消費され、残ったチタン膜１８ａの底面側が
半導体基板１のシリコンとの反応に費やされる。このた
め、半導体基板１の高濃度不純物領域１５ｂの深い領域
までシリサイド層が形成されることがなく、接続抵抗が
高くなることがない。一方、チタン膜１８ａの膜厚が厚
くても、残留チタンが形成されることがなく、接続部の
耐熱性（接続信頼性）が高く保たれる。

【０２３８】なお、接続孔２１の側壁やＴＥＯＳ酸化膜
１７ｄの上面には、多結晶シリコン膜５２と反応しきれ
なかったチタン膜１８ａの一部が残留するが、この残留
チタンはその後の熱処理によっても接続信頼性を損なう
恐れはない。すなわち、接続孔２１の底部に残留チタン
が存在しない限り、その後の熱工程による信頼性の低下
はない。つまり、本実施の形態においては、接続孔２１
の底部において残留チタンが存在しないように、かつ、
形成されるシリサイド層が半導体基板１の深くに形成さ
れないように、チタン膜１８ａと多結晶シリコン膜５２
との膜厚を選択すればよい。多結晶シリコン膜５２の膜
厚は、たとえばチタン膜１８ａの膜厚よりも薄く形成す
ることができる。

【０２３９】その後の工程は実施の形態６と同様であ
る。

【０２４０】本実施の形態によれば、接続孔２１底部の
接続抵抗を低減するとともに、その後の熱工程による接
続信頼性（耐熱性）の低減を抑制できる。

【０２４１】なお、チタンシリサイド膜２０には、窒
素、酸素、炭素またはゲルマニウムを含む必要はない
が、もちろん、実施の形態１と同様に窒素、酸素、炭素
またはゲルマニウムを含んでもよい。また、チタン膜１
８ａに代えてタングステン膜、コバルト膜を用いて、コ
バルトシリサイド、タングステンシリサイドを形成して
も良いことは実施の形態１と同様である。

【０２４２】また、窒化チタン膜１８ｂおよびタングス
テン膜１８ｃを窒化チタン膜の単層膜、あるいは窒化タ
ングステン膜の単層膜に代えても良いことは実施の形態
２と同様である。また、本実施の形態のチタンシリサイ
ド膜２０を実施の形態２に適用することも勿論可能であ
る。

【０２４３】なお、図４５に示すように、チタン膜１８
ａを２０ｎｍよりも厚く形成しても、熱処理によるチタ
ンシリサイド膜の形成の際に、たとえばシランガス（Ｓ
ｉＨ₄）の雰囲気において熱処理をすることができる。
このような場合にも、余分なチタンをシランガスとの反
応によりシリサイド化して、未反応チタンの発生を抑制
できる。

【０２４４】（実施の形態１０）図４６および４７は、
本発明の他の実施の形態であるＤＲＡＭの製造方法の一
例を示した断面図である。

【０２４５】本実施の形態の半導体集積回路装置の製造
方法は、シリサイド化反応を、実施の形態１におけるＳ
ＯＧ膜１７ａの形成前に行うものである。

【０２４６】実施の形態１における図７の工程後、半導
体基板１の全面にチタン膜５３を堆積する。その後、半
導体基板１を実施の形態１の場合と同様に熱処理してチ
タンシリサイド膜５４を形成する（図４６）。

【０２４７】その後、未反応のチタン膜をたとえばウェ
ットエッチングにより選択的に除去する（図４７）。そ
の後の工程は実施の形態１とほぼ同様である。ただし、
接続孔２１の形成後、ビット線ＢＬおよび第１層配線Ｍ
１となる金属膜Ｍにチタン等シリサイド化するための層
は必要ではない。

【０２４８】本実施の形態によれば、半導体基板１のシ
リコンが露出している領域の全てにシリサイド層が形成
されるため、より確実に接続抵抗を低減することができ
る。また、未反応チタンを選択的に除去するため、耐熱
性を高くすることができる。

【０２４９】なお、接続孔２１の形成後のビット線ＢＬ
および第１層配線Ｍ１となる金属膜Ｍにチタン等シリサ
イド化するための層を含めても構わない。この場合、接
続孔２１の底部においては過剰のチタン等が存在するた
め、この部分つまり接続孔２１の底部での耐熱性は低下
し、接続抵抗が上昇するが、本実施の形態においては、
接続孔２１底部以外の半導体領域つまり高濃度不純物領
域１５ｂにもチタンシリサイド膜５４が形成されている
ため、半導体領域の低抵抗性は、この接続孔２１の底部
以外のチタンシリサイド膜５４で保証される。

【０２５０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０２５１】たとえば、上記実施の形態１〜１０では、
ビット線ＢＬがビット線接続孔ＢＬＣＴに対して意図的
に目開き構造になる場合を示したが、本来ビット線ＢＬ
とビット線接続孔ＢＬＣＴとが目開き構造になることを
意図していない場合であっても、図４８に示すように、
マスクずれ等により目開き構造になる場合がある。この
ような場合にも本発明が適用できることはいうまでもな
い。

【０２５２】また、前記実施の形態では、第１層配線Ｍ
１と下層との接続は、ＭＩＳＦＥＴのソース・ドレイン
領域である高濃度不純物領域１５ｂと第１層配線Ｍ１と
の間の場合について説明したが、ＭＩＳＦＥＴのソース
・ドレイン領域に限らず、他の領域、たとえば半導体基
板１のその他の表面や、ＭＩＳＦＥＴのゲート電極との
間の接続に適用されても構わない。

【０２５３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０２５４】（１）ビット線接続孔における多結晶シリ
コンプラグの凹凸を防止することができる。また、この
凹凸の防止により、その後の工程、たとえばフォトリソ
グラフィ工程やエッチング工程における悪影響を取り除
き、工程マージンを増加することができる。

【０２５５】（２）ビット線と多結晶シリコンプラグと
の接続部のシリサイド膜の横方向のエッチングを防止す
ることができる。また、このシリサイド膜の横方向エッ
チングの防止により、ビット線と多結晶シリコンプラグ
との導通を安定に確保し、半導体集積回路装置の歩留ま
りおよび信頼性を向上できる。

【０２５６】（３）ビット線の容量を低減し、ＤＲＡＭ
の情報記憶に必要な蓄積容量の低減、またはＤＲＡＭの
動作速度の向上を図ることができる。

【０２５７】（４）ＤＲＡＭのビット線と周辺回路領域
の第１層配線とを共用した場合の、第１層配線と半導体
基板との接続部分の耐熱性を向上し、その後の熱工程に
おける接続部分でのリーク電流の増加を抑制して、ＤＲ
ＡＭの製造歩留まりとその信頼性および性能を向上でき
る。

【０２５８】（５）第１層配線と半導体基板等下層部材
との接続抵抗を低減し、半導体集積回路装置の性能を向
上できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１のＤＲＡＭを形成した半
導体チップ全体の一例を示した平面図である。

【図２】実施の形態１のＤＲＡＭの等価回路図である。

【図３】図１の一部を拡大した平面図である。

【図４】図３におけるＩＶ−ＩＶ線断面図である。

【図５】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図６】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図７】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図８】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図９】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図１０】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１１】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１２】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１３】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１４】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した拡大断面図であり、図１４（ａ）は図１
３の段階における図３のＸＩＶ−ＸＩＶ線断面図、図１
４（ｂ）はパターニングしてビット線を形成した後のＸ
ＩＶ−ＸＩＶ線断面図である。

【図１５】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１６】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１７】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１８】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１９】本発明者らによって検討された実験結果を示
すグラフであり、窒素含有量に対するコンタクト抵抗
（接触抵抗）の変化を、図１９（ａ）はｎ形基板の場
合、図１９（ｂ）はｐ形基板の場合について示す。

【図２０】本発明者らによって検討された実験結果を示
すグラフであり、窒素含有量に対するリーク電流の変化
を、図２０（ａ）はｎ形基板の場合、図２０（ｂ）はｐ
形基板の場合について示す。

【図２１】実施の形態２のＤＲＡＭの製造方法の一例を
示した拡大断面図である。

【図２２】実施の形態２のＤＲＡＭの製造方法の一例を
示した拡大断面図である。

【図２３】実施の形態２のＤＲＡＭの製造方法の一例を
示した拡大断面図である。

【図２４】実施の形態２のＤＲＡＭの製造方法の他の例
を示した拡大断面図である。

【図２５】実施の形態３のＤＲＡＭの製造方法の一例を
示した拡大断面図である。

【図２６】実施の形態３のＤＲＡＭの製造方法の一例を
示した拡大断面図である。

【図２７】実施の形態３のＤＲＡＭの製造方法の一例を
示した拡大断面図である。

【図２８】実施の形態３のＤＲＡＭの製造方法の一例を
示した拡大断面図である。

【図２９】実施の形態４のＤＲＡＭの製造方法の一例を
示した断面図である。

【図３０】実施の形態４のＤＲＡＭの製造方法の一例を
示した断面図である。

【図３１】実施の形態４のＤＲＡＭの製造方法の一例を
示した断面図である。

【図３２】実施の形態５の半導体集積回路装置の一例を
示し、図３２ａは間接周辺回路の一部を示した平面図で
あり、図３２ｂはその等価回路図である。

【図３３】実施の形態６のＤＲＡＭの製造方法の一例を
示した拡大断面図である。

【図３４】実施の形態６のＤＲＡＭの製造方法の一例を
示した拡大断面図である。

【図３５】実施の形態６のＤＲＡＭの製造方法の一例を
示した拡大断面図である。

【図３６】実施の形態６のＤＲＡＭの製造方法の一例を
示した拡大断面図である。

【図３７】コンタクト抵抗と接続孔の底部でのチタンシ
リサイド膜の膜厚との関係を示したグラフであり、図３
７（ａ）はｎ型の場合、図３７（ｂ）はｐ型の場合を示
す。

【図３８】実施の形態７のＤＲＡＭの製造方法の一例を
示した拡大断面図である。

【図３９】実施の形態７のＤＲＡＭの製造方法の一例を
示した拡大断面図である。

【図４０】実施の形態７のＤＲＡＭの製造方法の一例を
示した拡大断面図である。

【図４１】実施の形態７のＤＲＡＭの製造方法の一例を
示した拡大断面図である。

【図４２】実施の形態８のＤＲＡＭの製造方法の一例を
示した拡大断面図である。

【図４３】実施の形態９のＤＲＡＭの製造方法の一例を
示した拡大断面図である。

【図４４】実施の形態９のＤＲＡＭの製造方法の一例を
示した拡大断面図である。

【図４５】実施の形態９のＤＲＡＭの製造方法の他の例
を示した拡大断面図である。

【図４６】実施の形態１０のＤＲＡＭの製造方法の一例
を示した断面図である。

【図４７】実施の形態１０のＤＲＡＭの製造方法の一例
を示した断面図である。

【図４８】本発明の一例を示す平面図である。

【符号の説明】

１半導体基板１Ａ半導体チップ２、３ｐ形ウェル４ｎ形ウェル６ディープウェル７分離領域８浅溝９シリコン酸化膜１０ゲート絶縁膜１１ゲート電極１１ａ多結晶シリコン膜１１ｂ窒化チタン膜１１ｃタングステン膜１２不純物半導体領域１３キャップ絶縁膜１４シリコン窒化膜１５不純物半導体領域１５ａ低濃度不純物領域１５ｂ高濃度不純物領域１６サイドウォールスペーサ１７層間絶縁膜１７ａＳＯＧ膜１７ｂＴＥＯＳ酸化膜１７ｃＴＥＯＳ酸化膜１７ｄＴＥＯＳ酸化膜１８（Ｍ１）第１層配線１８ａチタン膜１８ｂ窒化チタン膜１８ｃタングステン膜１９プラグ２０チタンシリサイド膜２１接続孔２２ａキャップ絶縁膜２２ｂサイドウォールスペーサ２３層間絶縁膜２３ａＳＯＧ膜２３ｂＴＥＯＳ酸化膜２３ｃＴＥＯＳ酸化膜２３ｄシリコン窒化膜２４絶縁膜２５プラグ２６プラグ２７下部電極２８容量絶縁膜２９プレート電極３０絶縁膜３１（Ｍ２）第２層配線３１ａチタン膜３１ｂアルミニウム膜３１ｃ窒化チタン膜３２プラグ３２ａ接着層３２ｂタングステン膜３３層間絶縁膜３３ａＴＥＯＳ酸化膜３３ｂＳＯＧ膜３３ｃＴＥＯＳ酸化膜３４（Ｍ３）第３層配線３５プラグ４０フォトレジスト膜５０窒化チタン膜５１、５２ａ、５４チタンシリサイド膜５２多結晶シリコン膜５３チタン膜Ａメモリセルアレイ領域Ｂ直接周辺回路領域ＢＬビット線ＢＬＣＴビット線接続孔ＢＰビット線プラグＣキャパシタＣ間接周辺回路領域ＣＴ接続孔ＣＴＰ配線プラグＤ口径ＦＧ１ゲート配線ＦＧ２ゲート配線Ｌ₁ 活性領域Ｌ₂ 活性領域Ｌ₃ 活性領域Ｍ金属膜ＭＡＲＹメモリアレイＯＶＥオーバーエッチ量ＱｎｎチャネルＭＩＳＦＥＴＱｐｐチャネルＭＩＳＦＥＴＱｓ選択ＭＩＳＦＥＴＳＡセンスアンプＳＮＣＴキャパシタ接続孔ＷＤワードドライバＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者五嶋秀和東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者浅野勇東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者川北惠三東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者山田悟東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者田丸剛東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者小林伸好東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者梅澤唯史東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者大平義和東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】半導体基板の主面に形成されたメモリセ
ル選択用の第１ＭＩＳＦＥＴおよび周辺回路用の第２Ｍ
ＩＳＦＥＴと、前記第１ＭＩＳＦＥＴの一方のソース・
ドレイン領域上の第１絶縁膜に形成された多結晶シリコ
ンプラグと、前記第１絶縁膜上の第２絶縁膜に開口され
た第１接続孔を介して前記多結晶シリコンプラグに電気
的に接続された前記第２絶縁膜上のビット線と、前記第
１および第２絶縁膜の第２接続孔を介して前記第２ＭＩ
ＳＦＥＴのソース・ドレイン領域に電気的に接続された
前記第２絶縁膜上の第１層配線とを有する半導体集積回
路装置であって、前記ビット線と前記多結晶シリコンプラグとの接続領
域、または、前記第１層配線と前記第２ＭＩＳＦＥＴの
ソース・ドレイン領域もしくはゲート電極または前記半
導体基板の主面との接続領域には、チタン、タングステ
ンもしくはコバルトから選択された元素のシリサイド膜
であって不純物を含むもの、または、不純物を含まない
コバルトシリサイド膜が形成されており、前記不純物は、窒素、酸素、炭素もしくはゲルマニウム
から選択された何れか１つまたは複数の元素であること
を特徴とする半導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、前記不純物の含有量は、１原子％〜１３原子％の範囲で
あることを特徴とする半導体集積回路装置。
【請求項３】請求項２記載の半導体集積回路装置であ
って、前記不純物が窒素であり、その窒素の含有量は、１原子
％〜３原子％の範囲であることを特徴とする半導体集積
回路装置。
【請求項４】請求項１記載の半導体集積回路装置であ
って、前記ビット線の線幅は、前記第１接続孔の口径以下であ
ることを特徴とする半導体集積回路装置。
【請求項５】半導体基板の主面に形成されたメモリセ
ル選択用の第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴ
の一方のソース・ドレイン領域上の第１絶縁膜に形成さ
れた多結晶シリコンプラグと、前記第１絶縁膜上の第２
絶縁膜上に形成されたビット線とを有する半導体集積回
路装置であって、前記第２絶縁膜には第１接続孔が開口され、前記ビット
線と前記多結晶シリコンプラグとは、前記第１接続孔内
に形成された第１プラグを介して接続されていることを
特徴とする半導体集積回路装置。
【請求項６】請求項５記載の半導体集積回路装置であ
って、前記第１および第２絶縁膜の表面が少なくとも前記第１
ＭＩＳＦＥＴが形成された領域にわたって平坦化されて
おり、前記第１プラグの表面と前記第２絶縁膜の表面が
同一平面に形成されていることを特徴とする半導体集積
回路装置。
【請求項７】請求項５記載の半導体集積回路装置であ
って、前記ビット線の膜厚は、前記第１接続孔の口径の２分の
１以下であることを特徴とする半導体集積回路装置。
【請求項８】請求項５記載の半導体集積回路装置であ
って、前記ビット線の線幅は、前記第１接続孔の口径以下であ
ることを特徴とする半導体集積回路装置。
【請求項９】請求項５記載の半導体集積回路装置であ
って、前記ビット線は、前記第１プラグに対して選択的にエッ
チングが可能な材料で構成されていることを特徴とする
半導体集積回路装置。
【請求項１０】請求項５記載の半導体集積回路装置で
あって、前記ビット線は、タングステンまたはモリブデンの単層
膜からなり、前記第１プラグは、窒化チタンおよびタングステンを含
む積層膜、または、窒化チタンもしくは窒化タングステ
ンからなることを特徴とする半導体集積回路装置。
【請求項１１】請求項５記載の半導体集積回路装置で
あって、さらに、前記半導体基板の主面に形成された周辺回路の第２ＭＩ
ＳＦＥＴと、前記第２絶縁膜上に形成された周辺回路の
第１層配線とを有し、前記第１および第２絶縁膜には第２接続孔が開口され、
前記第１層配線と、前記第２ＭＩＳＦＥＴのソース・ド
レイン領域もしくはゲート電極または前記半導体基板の
主面とが、前記第２接続孔内に形成された第２プラグを
介して接続され、前記第２プラグは、前記第１プラグと同一の材料からな
り、前記第１層配線は、前記ビット線と同一の材料から
なることを特徴とする半導体集積回路装置。
【請求項１２】請求項１１記載の半導体集積回路装置
であって、前記第１および第２絶縁膜の表面が前記半導体基板の全
面にわたって平坦化されており、前記第１および第２プ
ラグの表面と前記第２絶縁膜の表面が同一平面に形成さ
れていることを特徴とする半導体集積回路装置。
【請求項１３】請求項１１記載の半導体集積回路装置
であって、前記ビット線および第１層配線は、タングステンまたは
モリブデンの単層膜からなり、前記第１および第２プラグは、窒化チタン膜およびタン
グステン膜を含む積層膜、または、窒化チタンもしくは
窒化タングステンからなることを特徴とする半導体集積
回路装置。
【請求項１４】請求項１１記載の半導体集積回路装置
であって、前記第１プラグと前記多結晶シリコンプラグとの接続領
域、または、前記第２プラグと前記第２ＭＩＳＦＥＴの
ソース・ドレイン領域もしくはゲート電極または半導体
基板の主面との接続領域には、チタン、タングステンも
しくはコバルトから選択された元素のシリサイド膜であ
って不純物を含むもの、または、不純物を含まないコバ
ルトシリサイド膜が形成されており、前記不純物は、窒素、酸素、炭素もしくはゲルマニウム
から選択された何れか１つまたは複数の元素であり、前記不純物の含有量が１原子％〜１３原子％の範囲であ
ることを特徴とする半導体集積回路装置。
【請求項１５】請求項１４記載の半導体集積回路装置
であって、前記不純物が窒素であり、その窒素の含有量は、１原子
％〜３原子％の範囲であることを特徴とする半導体集積
回路装置。
【請求項１６】請求項１１記載の半導体集積回路装置
であって、前記第１プラグと前記多結晶シリコンプラグとの接続領
域、前記第２プラグと前記第２ＭＩＳＦＥＴのソース・
ドレイン領域もしくはゲート電極または半導体基板の主
面との接続領域、または、前記第２ＭＩＳＦＥＴのソー
ス・ドレインの表面領域には、チタン、タングステンも
しくはコバルトから選択された元素のシリサイド膜が形
成されており、前記何れかの接続領域または表面領域のシリサイド膜の
膜厚が１５〜３０ｎｍであることを特徴とする半導体集
積回路装置。
【請求項１７】請求項１６記載の半導体集積回路装置
であって、前記第２ＭＩＳＦＥＴが、ｐチャネル型ＭＩＳＦＥＴを
含むものであり、前記ｐチャネル型ＭＩＳＦＥＴのソース・ドレインの表
面領域、または、前記第２プラグ底部と前記ｐチャネル
型ＭＩＳＦＥＴのソース・ドレイン領域との接続領域に
形成された前記シリサイド膜の膜厚が、１５〜３０ｎｍ
であることを特徴とする半導体集積回路装置。
【請求項１８】半導体基板の主面に形成されたメモリ
セル選択用の第１ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥ
Ｔの一方のソース・ドレイン領域上の第１絶縁膜に形成
された多結晶シリコンプラグと、前記第１絶縁膜上に形
成された第２絶縁膜と、前記第２絶縁膜に開口された第
１接続孔を介して前記多結晶シリコンプラグに接続され
たビット線とを有する半導体集積回路装置であって、前記ビット線の厚さＬ₁と、前記第２絶縁膜の厚さに前
記ビット線の厚さＬ₁を加えた距離Ｌ₂と、前記第１接
続孔の口径Ｄとの間には、Ｌ₁×（１＋ＯＶＥ）＜
Ｌ₂、および、Ｌ₁＞Ｄ／２、（ただし、ＯＶＥはビッ
ト線をパターニングする際のオーバーエッチ量であ
る。）、の関係を有することを特徴とする半導体集積回
路装置。
【請求項１９】請求項１８記載の半導体集積回路装置
であって、前記ビット線の線幅は、前記第１接続孔の口径以下であ
ることを特徴とする半導体集積回路装置。
【請求項２０】メモリセル選択用の第１ＭＩＳＦＥＴ
が半導体基板の主面上にアレイ状に配列されたメモリセ
ル領域と、前記メモリセル領域の周辺に形成された直接
周辺回路領域と、前記直接周辺回路領域の周辺に形成さ
れた間接周辺回路領域とを含み、前記直接または間接周
辺回路領域の前記半導体基板の主面と第１層配線とを接
続する第２接続孔を有する半導体集積回路装置であっ
て、前記第２接続孔の口径が、前記直接および間接周辺回路
領域において同一であることを特徴とする半導体集積回
路装置。
【請求項２１】請求項２０記載の半導体集積回路装置
であって、前記第２接続孔のアスペクト比が、前記メモリセル領
域、直接周辺回路領域および間接周辺回路領域において
同一であることを特徴とする半導体集積回路装置。
【請求項２２】半導体基板の主面に形成されたメモリ
セル選択用の第１ＭＩＳＦＥＴおよび周辺回路用の第２
ＭＩＳＦＥＴと、前記第１ＭＩＳＦＥＴの一方のソース
・ドレイン領域上の第１絶縁膜に形成された多結晶シリ
コンプラグと、前記第１絶縁膜上の第２絶縁膜に開口さ
れた第１接続孔を介して前記多結晶シリコンプラグに電
気的に接続された前記第２絶縁膜上のビット線と、前記
第１および第２絶縁膜の第２接続孔を介して前記第２Ｍ
ＩＳＦＥＴのソース・ドレイン領域に電気的に接続され
た前記第２絶縁膜上の第１層配線とを有する半導体集積
回路装置であって、前記ビット線と前記多結晶シリコンプラグとの接続領
域、前記第１層配線と前記第２ＭＩＳＦＥＴのソース・
ドレイン領域もしくはゲート電極または前記半導体基板
の主面との接続領域、または、前記第２ＭＩＳＦＥＴの
ソース・ドレインの表面領域には、チタン、タングステ
ンもしくはコバルトから選択された元素のシリサイド膜
が形成されており、前記何れかの接続領域または表面領域のシリサイド膜の
膜厚が、１５〜３０ｎｍであることを特徴とする半導体
集積回路装置。
【請求項２３】請求項２２記載の半導体集積回路装置
であって、前記第２ＭＩＳＦＥＴが、ｐチャネル型ＭＩＳＦＥＴを
含むものであり、前記ｐチャネル型ＭＩＳＦＥＴのソース・ドレインの表
面領域、または、前記第１層配線と前記ｐチャネル型Ｍ
ＩＳＦＥＴのソース・ドレイン領域との接続領域に形成
された前記シリサイド膜の膜厚が、１５〜３０ｎｍであ
ることを特徴とする半導体集積回路装置。
【請求項２４】（ａ）半導体基板の主面に、メモリセ
ル選択用の第１ＭＩＳＦＥＴを形成し、前記第１ＭＩＳ
ＦＥＴを覆う第１絶縁膜を形成した後、前記第１絶縁膜
を、前記第１ＭＩＳＦＥＴの少なくとも一方のソース・
ドレイン領域上に開口を有するフォトレジスト膜の存在
下でエッチングする工程、（ｂ）前記半導体基板の全面に、前記エッチングにより
形成された第１絶縁膜の開口を埋め込む多結晶シリコン
膜を堆積し、前記第１絶縁膜上の前記多結晶シリコン膜
を除去して前記第１ＭＩＳＦＥＴのソース・ドレイン領
域に電気的に接続された多結晶シリコンプラグを形成す
る工程、（ｃ）前記第１絶縁膜上に第２絶縁膜を形成し、前記第
２絶縁膜を、前記多結晶シリコンプラグ上に開口を有す
るフォトレジスト膜の存在下でエッチングして前記第２
絶縁膜に第１接続孔を形成する工程、（ｄ）前記第１接続孔の底部および前記第２絶縁膜上
に、窒素、酸素、炭素およびゲルマニウムから選択され
た何れか１つもしくは複数の不純物を含む金属膜であっ
て、チタン、タングステンもしくはコバルトの何れかを
主成分とするもの、または、前記不純物の何れも含まな
いコバルト膜を堆積し、熱処理を施す工程、（ｅ）前記金属膜またはコバルト膜上に第１導電膜を堆
積して前記第１接続孔を埋め込む工程、（ｆ）前記第１導電膜上にビット線パターンにパターニ
ングされたフォトレジスト膜を形成し、前記フォトレジ
スト膜の存在下で前記金属膜またはコバルト膜と前記第
１導電膜とをエッチングしてビット線を形成する工程、を有することを特徴とする半導体集積回路装置の製造方
法。
【請求項２５】請求項２４記載の半導体集積回路装置
の製造方法であって、前記熱処理によって、前記金属膜またはコバルト膜と前
記多結晶シリコンプラグとの接続領域に形成されるシリ
サイド膜は、前記エッチング工程におけるエッチングス
トッパとして機能することを特徴とする半導体集積回路
装置の製造方法。
【請求項２６】請求項２４記載の半導体集積回路装置
の製造方法であって、前記ビット線パターンのパターン幅は、前記第１接続孔
の口径以下であることを特徴とする半導体集積回路装置
の製造方法。
【請求項２７】請求項２４記載の半導体集積回路装置
の製造方法であって、前記金属膜の前記不純物の含有量は、１原子％〜１３原
子％の範囲であることを特徴とする半導体集積回路装置
の製造方法。
【請求項２８】請求項２７記載の半導体集積回路装置
の製造方法であって、前記不純物が窒素であり、前記金属膜の前記不純物の含
有量は、１原子％〜３原子％の範囲であることを特徴と
する半導体集積回路装置の製造方法。
【請求項２９】請求項２４記載の半導体集積回路装置
の製造方法であって、前記第１導電膜は、窒化チタンおよびタングステンの積
層膜であることを特徴とする半導体集積回路装置の製造
方法。
【請求項３０】請求項２４記載の半導体集積回路装置
の製造方法であって、前記第１ＭＩＳＦＥＴと同一の工程で周辺回路用の第２
ＭＩＳＦＥＴを形成し、前記第１接続孔の形成と同一の工程で、または、前記第
１接続孔の形成に前後して、前記第２ＭＩＳＦＥＴのソ
ース・ドレイン領域もしくはゲート電極または前記半導
体基板主面の半導体領域に電気的に接続するための第２
接続孔を形成し、前記ビット線の形成と同一の工程で、周辺回路の第１層
配線を形成することを特徴とする半導体集積回路装置の
製造方法。
【請求項３１】（ａ）半導体基板の主面に、メモリセ
ル選択用の第１ＭＩＳＦＥＴを形成し、前記第１ＭＩＳ
ＦＥＴを覆う第１絶縁膜を形成した後、前記第１絶縁膜
を、前記第１ＭＩＳＦＥＴの少なくとも一方のソース・
ドレイン領域上に開口を有するフォトレジスト膜の存在
下でエッチングする工程、（ｂ）前記半導体基板の全面に、前記エッチングにより
形成された第１絶縁膜の開口を埋め込む多結晶シリコン
膜を堆積し、前記第１絶縁膜上の前記多結晶シリコン膜
を除去して前記第１ＭＩＳＦＥＴのソース・ドレイン領
域に電気的に接続された多結晶シリコンプラグを形成す
る工程、（ｃ）前記第１絶縁膜上に第２絶縁膜を形成し、前記第
２絶縁膜を、前記多結晶シリコンプラグ上に開口を有す
るフォトレジスト膜の存在下でエッチングして前記第２
絶縁膜に第１接続孔を形成する工程、（ｄ）前記第１接続孔を埋め込む第１導電膜を堆積し、
前記第２絶縁膜上の前記第１導電膜を除去して、前記第
１接続孔内に前記第１導電膜からなる第１プラグを形成
する工程、（ｅ）前記第１プラグおよび第２絶縁膜上に、第２導電
膜を堆積する工程、（ｆ）前記第２導電膜をパターニングしてビット線を形
成する工程、を含むことを特徴とする半導体集積回路装置の製造方
法。
【請求項３２】請求項３１記載の半導体集積回路装置
の製造方法であって、前記第１絶縁膜のエッチング工程の前に前記第１絶縁膜
がＣＭＰ法により平坦化され、前記第１プラグは前記第
１導電膜のＣＭＰ法による研磨により形成されることを
特徴とする半導体集積回路装置の製造方法。
【請求項３３】請求項３１記載の半導体集積回路装置
の製造方法であって、前記第２導電膜の膜厚は、前記第１接続孔の口径の２分
の１以下であることを特徴とする半導体集積回路装置の
製造方法。
【請求項３４】請求項３１記載の半導体集積回路装置
の製造方法であって、前記ビット線の線幅は、前記第１接続孔の口径以下であ
ることを特徴とする半導体集積回路装置の製造方法。
【請求項３５】請求項３１記載の半導体集積回路装置
の製造方法であって、前記第２導電膜は、前記第１プラグに対してエッチング
選択比を有する材料であることを特徴とする半導体集積
回路装置の製造方法。
【請求項３６】請求項３１記載の半導体集積回路装置
の製造方法であって、前記第１導電膜は、窒化チタン膜およびタングステン膜
を含む積層膜、または、窒化チタンまたは窒化タングス
テンからなる単層膜であり、前記第２導電膜は、タング
ステンまたはモリブデンからなる単層膜であることを特
徴とする半導体集積回路装置の製造方法。
【請求項３７】請求項３１記載の半導体集積回路装置
の製造方法であって、前記第１ＭＩＳＦＥＴと同一の工程で周辺回路領域の第
２ＭＩＳＦＥＴを形成し、前記第１接続孔の形成と同一の工程で、または前記第１
接続孔の形成に前後して、前記第２ＭＩＳＦＥＴのソー
ス・ドレイン領域に接続するための第２接続孔を形成
し、前記第１プラグの形成と同時に、前記第２接続孔内に前
記第１導電膜からなる第２プラグを形成し、前記ビット線の形成と同時に、前記第２導電膜からなる
周辺回路の第１層配線を形成することを特徴とする半導
体集積回路装置の製造方法。
【請求項３８】請求項３７記載の半導体集積回路装置
の製造方法であって、前記第１および第２プラグの形成の前に、前記第１およ
び第２接続孔の底部ならびに前記第２絶縁膜上に、窒
素、酸素、炭素およびゲルマニウムから選択された何れ
か１つもしくは複数の不純物をその濃度が１原子％〜１
３原子％の範囲で含む金属膜であって、チタン、タング
ステンもしくはコバルトの何れかを主成分とするもの、
または、前記不純物の何れも含まないコバルト膜を堆積
し、熱処理を施す工程、を有することを特徴とする半導
体集積回路装置の製造方法。
【請求項３９】請求項３７記載の半導体集積回路装置
の製造方法であって、前記第１および第２プラグの形成の前に、前記第１およ
び第２接続孔の底部ならびに前記第２絶縁膜上に、チタン、タングステンもしくはコバルトの何れかを主成
分とする金属膜を、その膜厚が１０〜２０ｎｍの範囲で
堆積し、熱処理を施す工程、または、チタン、タングステンもしくはコバルトのシリサイド膜
を、その膜厚が１５〜３０ｎｍの範囲で堆積する工程、
または、チタン、タングステンもしくはコバルトの何れかを主成
分とする金属膜を堆積し、さらに、シリコン膜を前記金
属膜よりも薄い膜厚で堆積し、熱処理を施す工程、また
は、チタン、タングステンもしくはコバルトの何れかを主成
分とする金属膜を堆積し、水素化珪素ガスの雰囲気下で
前記金属膜をアニールする工程、の何れかの工程を有することを特徴とする半導体集積回
路装置の製造方法。
【請求項４０】請求項３９記載の半導体集積回路装置
の製造方法であって、前記金属膜の熱処理工程の後、未反応のチタン、タング
ステンもしくはコバルトをエッチングにより選択的に除
去することを特徴とする半導体集積回路装置の製造方
法。
【請求項４１】（ａ）半導体基板の主面にＭＩＳＦＥ
Ｔを形成し、前記ＭＩＳＦＥＴを覆う絶縁膜を形成する
工程、（ｂ）前記ＭＩＳＦＥＴのソース・ドレイン領域上に開
口を有するフォトレジスト膜の存在下で、前記絶縁膜を
エッチングし、前記絶縁膜に接続孔を形成する工程、（ｃ）前記接続孔を埋め込む導電膜を堆積し、前記導電
膜上に、配線パターンにパターニングされたフォトレジ
スト膜を形成し、前記フォトレジスト膜の存在下で前記
導電膜をエッチングして配線を形成する工程、を有する
半導体集積回路装置の製造方法であって、前記導電膜の形成の前に、前記接続孔の底部ならびに前
記絶縁膜上に、チタン、タングステンもしくはコバルトの何れかを主成
分とする金属膜を、その膜厚が１０〜２０ｎｍの範囲で
堆積し、熱処理を施す工程、または、チタン、タングステンもしくはコバルトのシリサイド膜
を、その膜厚が１５〜３０ｎｍの範囲で堆積する工程、
または、チタン、タングステンもしくはコバルトの何れかを主成
分とする金属膜を堆積し、さらに、シリコン膜を前記金
属膜よりも薄い膜厚で堆積し、熱処理を施す工程、また
は、チタン、タングステンもしくはコバルトの何れかを主成
分とする金属膜を堆積し、水素化珪素ガスの雰囲気下で
前記金属膜を熱処理する工程、の何れかの工程を有することを特徴とする半導体集積回
路装置の製造方法。
【請求項４２】請求項４１記載の半導体集積回路装置
の製造方法であって、前記金属膜の熱処理工程の後、未反応のチタン、タング
ステンもしくはコバルトをエッチングにより選択的に除
去することを特徴とする半導体集積回路装置の製造方
法。
【請求項４３】請求項４１記載の半導体集積回路装置
の製造方法であって、前記導電膜は、窒化チタンおよびタングステンの積層
膜、または、チタン、窒化チタンおよびタングステンの
３層積層膜の何れかであることを特徴とする半導体集積
回路装置の製造方法。
【請求項４４】（ａ）半導体基板の主面にＭＩＳＦＥ
Ｔを形成する工程、（ｂ）少なくとも前記ＭＩＳＦＥＴのソース・ドレイン
を覆う領域に、チタン、タングステンもしくはコバルト
の何れかを主成分とする金属膜を、その膜厚が１０〜２
０ｎｍの範囲で堆積する工程、（ｃ）前記金属膜を熱処理して、シリコンとの接触部に
シリサイド膜を形成する工程、（ｄ）前記熱処理工程において、未反応のチタン、タン
グステンもしくはコバルトをエッチングにより選択的に
除去する工程、（ｅ）前記ＭＩＳＦＥＴを覆う絶縁膜を形成する工程、（ｆ）前記ＭＩＳＦＥＴのソース・ドレイン領域上に開
口を有するフォトレジスト膜の存在下で、前記絶縁膜を
エッチングし、前記絶縁膜に接続孔を形成する工程、（ｇ）前記接続孔を埋め込む導電膜を堆積し、前記導電
膜上に、配線パターンにパターニングされたフォトレジ
スト膜を形成し、前記フォトレジスト膜の存在下で前記
導電膜をエッチングして配線を形成する工程、を有することを特徴とする半導体集積回路装置の製造方
法。
【請求項４５】請求項４４記載の半導体集積回路装置
の製造方法であって、前記導電膜は、窒化チタンおよびタングステンの積層
膜、または、チタン、窒化チタンおよびタングステンの
３層積層膜の何れかであることを特徴とする半導体集積
回路装置の製造方法。