JPS58101252U - パリテイチエツカ誤動作防止回路 - Google Patents

パリテイチエツカ誤動作防止回路

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JPS58101252U
JPS58101252U JP19389881U JP19389881U JPS58101252U JP S58101252 U JPS58101252 U JP S58101252U JP 19389881 U JP19389881 U JP 19389881U JP 19389881 U JP19389881 U JP 19389881U JP S58101252 U JPS58101252 U JP S58101252U
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JP
Japan
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parity checker
parity
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malfunction prevention
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南　善生
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Original Assignee
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  • Detection And Correction Of Errors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のパリティチェッカを含むコンピュータシ
ステムのブロック図、第２図は本考案によるパリティチ
ェッカ誤動作防止回路を含むコン　　□ピユータシステ
ムの一実施例を示すブロック図、第３．４図は従来例と
本考案回路を含むコンピュータシステムの動作をそれぞ
れ説明するためのタイムチャートである。 １・・・モノマルチ回路、２，９・・・ゲート回路、３
・・・パリティチェッカ誤動作防止回路、４・・・ＣＰ
Ｕ。 ５・・・メモリ、６・・・パリティ用メモリ、７・・・
アドレスゲート、８・・・パリティチェッカ。

Claims (1)

    【実用新案登録請求の範囲】
  1. 命令続出しパルスを受けるモノマルチ回路とその出力が
    パリティチェッカに入力するゲート回路とからなり、前
    記命令読出しパルスを受けたとき、所定の長さの信号を
    発生し、その信号でコンビ平−タシステム等におけるフ
    ェッチサイクルの開始から前記所定の時間だけパリティ
    チェッカのチェックを抑止し、命令読出し時のデータ格
    納メモリとパリティ用メモリの立上り時間差によるパリ
    ティチェッカの誤動作を防止することを特徴とするパリ
    ティチェッカ誤動作防止回路。
JP19389881U 1981-12-25 1981-12-25 パリテイチエツカ誤動作防止回路 Granted JPS58101252U (ja)

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JPS58101252U true JPS58101252U (ja) 1983-07-09
JPS6142185Y2 JPS6142185Y2 (ja) 1986-12-01

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