JPS58101320A - ２重アドレス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、１個のアドレスデコーダを有する受信ｉ１ｔ
、複数個のアドレスデー−〆を有する受信器と同機に動
作畜せる２重アドレス制御方式ＫＩｌするもので参る。

第１図に示すように、中央制御装置ＣＣからアドレス信
号を送出して複数の受信器ＲＣＶ１〜ＲＣＶ％のうちの
１つを指定し、スイッチＳＷ１〜ＳＷ％のうちの１つの
オン、オフ等の制御を行なうシステムに於いて紘、受信
＠ＲＣＶｊ〜ＢＣＶｓにそれぞれ割轟てられたアドレス
対応の構成の１個のアドレスレコーダが設けられている
。従ってアドレスデ；−ダについてみると、アドレス信
号によ）指定基れ大もののみが出力動作することになる
から、利用率が低いことになる。

又アドレス信号のみでスイッチ勢を指定し、且つオン、
オフ等の状態制御上行なうシステムＫｍいては、例えば
各スイッチに＠幽てられたオン制御用のアドレス信号と
オフ制御用の７ドレス信号とを用いることになル、その
為に受信器Ｋａ２個のアドレスデ；−ダを設けなければ
ならないことになる。

本発明は％　１個のアドレスデー−ダに簡単な構成を追
加して、恰も複数個のアドレスデコーダを備えているよ
うに、複数のアドレス信号のデコードを可能とすること
を目的とすｈ４のである。以下実施例にりいて詳細に説
明する。

絡２ｗＪは本発明の実施例の要部ブロック線図であシ、
１はアドレスデコーダで、端子１１１１１ｃアドレス信
号・が入力され、端子１１〜Ａ４に外部からアドレス設
定が可能であって、入力アドレス信号・の直列並列変換
を行なうシフトレジスタと、設定アドレスと並列に変換
され九人カアドレス信号との一致比較を行なうゲート回
路とを含み、集積回路化されているものである。２Ｆｉ
フリＶプ７ａＶプで、そのクロνり端子Ｃにアドレスデ
；−ダ１の出力信号＆が加えられる。又５，６は抵抗、
４はコンデンサ、５はダイオードであｐｌこれら紘クリ
ップ７０ツブ２のイニシャルセット回路を構成している
。

この実施例は４ビツト構成のアドレス信号を用い危場合
についてのものであシ、アドレスデコーダ１の端子Ａｌ
〜Ａｓｔｉｃそれぞれ＃１１１．　＃Ｑ＃、　１ｌｊｌ
ｌ　ｌ設定し、端子Ａ４にはクリップフｍｙプ２の端子
盃の出力信号−會加え、設定アドレスの最下位ビットを
“０′と“ぜとに切換える場食を示している。

又７リツプフＩ２ｖプ２の端子ｉの出力信号−はデータ
端子りに加えられ、セット端子ＪＫａ前述のイニシャル
セット回路によ〕セット信号が加えられ、リセット端子
Ｒは接地されている。入力アドレス信号８に対応した出
力信号は１、アドレスデコーダ１の出力信号−［−ＯＵ
Ｔ　１として用いるか、又は７リツプフロツプ２の端子
Ｑの出力信号ｆ：０ＵＴ２として用いることができるも
のである。

第５図は動作説明図でＴｏｊ＋、りは入力アドレス信号
・、（−）はアドレスデコーダ１の出力信号ｂ１（ｓ）
は７リツプ７０ツブ２の端子りの出力信号−の−例會示
す。イニシャルセラ）　Ｋ　！　ｎ　７１７シプ７０ツ
ブ２がセットされると、アドレスデコーダ１の端子１４
には０”が加えられるので、設定アドレスは１０１Ｇ’
″となる。アドレス信号６１〜８４が“１０１０”であ
ると、アドレスデコーダ１の出力信号すが“１°とな）
、この出力信号すの立上りで７リツプ７０シブ２は反転
動作し、端子りの出力信号−は“１′となる。従ってア
ドレスデコーダ１の設定アドレス紘“１０１ぜとなる。

次にアドレス信号蟲１〜・４が“１０１１″となると、
アドレスデコーダ１の出力信号すは豊び“１”とな〕、
その立上）でツリツブフロツブ２＃′ｉ反転動作し、端
子ｉの出力信号−は“０１となる。従りてアドレスデコ
ーダ１の設定アドレスは最初と同じ“１０１Ｇ”となる
。

前述の如くアドレス信号６１〜−４を“１０１０“とす
ると、ツリツブ７０ツブ２の端子Ｑは′０”となル、そ
れによりて例えばスイッチをオン制御すると、次のアド
レス信号−１〜・４が“１０１１”のと自、フリップ７
Ｅ１ｙプ２の端子Ｑｔ！″１“となるから、スイッチの
オフ制御を行なわせることがで龜る。

即ち１個のアドレスデコーダ１によル、２つの′アドレ
ス信号のデコードを行なうことができることになる。又
フリップ７０シブ２の端子ｉの出力信号−をアドレスデ
コーダ１の端子１１〜Ａ４の任意の１端子又抹複数端子
に加える構成とするζ゛とも可能である。又フリップフ
ロｙ７’１頁に追加して縦ｆ接続し、それぞれの７リツ
プ７キツプの出力端子とアドレスデコーダ１のアドレス
設定用の端子と！ＩＩ！すれに、１個のアドレスデ−／
１ｔ［数のアドレス信号のデコード用として動作させる
ことができる。

以上説明し比ように、本発明は、１個のアドレスデコー
ダを少なくとも２つのアドレス信号のデコード用として
動作させることができるもので、アドレスデコーダの利
用率を向上して経済的な構成とすることができ、各種の
制御システムに適用することができる。

【図面の簡単な説明】

菖１ｉｇＦｉ制御システムの一例の概略ブロック−図ｂ
　Ｊｇ　Ｒ図線本発明の実施例の一１Ｉ部ブロック銀図
、菖５ｉｌｌ紘動作１！羽図でめゐ。 １はアドレスデー−ダ、２は７リツプ７０ツブ、５．６
は抵抗、４はコンデンサ、５紘ダイオード、ＳＩＢアド
レス値号の入力端子、１１〜Ａ４はアドレス設定用の端
子でめゐ。 特許出願人　富士通電装株式金社 代場人弁塩士玉蟲久五部 外５名

Claims (1)

【特許請求の範囲】
1. 外部からアドレス設定を行なう端子を有し、入力アドレ
   ス信号と設定アドレスとの一致比較を行なうアドレスデ
   ー−ダと、腋アドレスデ；−ダの出力信号により反転動
   作するクリップ７０ジグと會備え、峡７すシグフ謬ジグ
   の出力信号ｔｌＨｅ７ドレスデ；−ダのアドレス設定用
   の端子に加え、複数の入力アドレス信号のデコードを前
   記アドレスデコーダによシ行なわせることｔ−特徴とす
   る２重アドレス制御方式。