JPS58101336A - 高速情報伝送方式 - Google Patents
高速情報伝送方式Info
- Publication number
- JPS58101336A JPS58101336A JP56198581A JP19858181A JPS58101336A JP S58101336 A JPS58101336 A JP S58101336A JP 56198581 A JP56198581 A JP 56198581A JP 19858181 A JP19858181 A JP 19858181A JP S58101336 A JPS58101336 A JP S58101336A
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- JP
- Japan
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- transmission
- reception
- information transmission
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/287—Multiplexed DMA
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本尭明は伝送路を介しての情報伝送装置に係や、特に、
マイク四プロセツナ、シリアル入出力インター７エイス
（以下８・Ｉｌｏと略す）ＤＭＡコントローラ、マルチ
プレフナで構成する情報伝送方式に１１する。
マイク四プロセツナ、シリアル入出力インター７エイス
（以下８・Ｉｌｏと略す）ＤＭＡコントローラ、マルチ
プレフナで構成する情報伝送方式に１１する。
従来技ＩＩＫよる情報伝送装置の一夷論丙を第１図に示
す。
す。
第１図において１１は情報伝送装置内にあってデータ処
理を行なうマイクロプロ゛セツ？、１２はデータ処理に
必要な記憶部（ＲＡＭ）、１３Ｆｉプ四グツム部（ＲＯ
Ｍ）％１４は入出力インターフエイス部、１５はプライ
ベート・パス、１８は８−１１０二ＲＢＣ部、１９は８
・Ｉｌｏ・８ＥＮＤ部、２０はモデム（食後調装置）、
２１は情報伝送装置間を結ぶ伝送路である。
理を行なうマイクロプロ゛セツ？、１２はデータ処理に
必要な記憶部（ＲＡＭ）、１３Ｆｉプ四グツム部（ＲＯ
Ｍ）％１４は入出力インターフエイス部、１５はプライ
ベート・パス、１８は８−１１０二ＲＢＣ部、１９は８
・Ｉｌｏ・８ＥＮＤ部、２０はモデム（食後調装置）、
２１は情報伝送装置間を結ぶ伝送路である。
岡えば、従来のデータ・受信処理では伝送速度たとえば
１２００Ｂａｎｄの場合約３Ｎ７ｍｍＫ最低−回は１ワ
ード、データ（ｌワード４４ビツト構成の場合）ｔ８−
ｌ１０ＲＢＣｓＩ８から取９込ｔなければ１次のワー
ドが８ ＠ｌ１０ＲＥ（！１８０ＦＩＦＯｊ（ツ７アを
オーパフａ −Ｌ結局データの取り込み漏れ、又はハー
ド的な終了割込タイムアウトを検知し、いずれの場合も
受信データの欠損を招く場合が発生する。
１２００Ｂａｎｄの場合約３Ｎ７ｍｍＫ最低−回は１ワ
ード、データ（ｌワード４４ビツト構成の場合）ｔ８−
ｌ１０ＲＢＣｓＩ８から取９込ｔなければ１次のワー
ドが８ ＠ｌ１０ＲＥ（！１８０ＦＩＦＯｊ（ツ７アを
オーパフａ −Ｌ結局データの取り込み漏れ、又はハー
ド的な終了割込タイムアウトを検知し、いずれの場合も
受信データの欠損を招く場合が発生する。
このデータ受信処理では８− ｌ１０ＲＥＣ１８からの
データ受は口となるＦＩＦＯをアプリケ−ＶＷン・ノッ
トのロード命令によるス中ヤエングによつて任意の格納
バッファ１１！Ｋｊｌり込み１編集処理を行なう丸め、
８− ｌｌｏＲＥＣ部１８ＦＩＦＯの受信スティタスチ
ェック時間、終了割込待ち時間。
データ受は口となるＦＩＦＯをアプリケ−ＶＷン・ノッ
トのロード命令によるス中ヤエングによつて任意の格納
バッファ１１！Ｋｊｌり込み１編集処理を行なう丸め、
８− ｌｌｏＲＥＣ部１８ＦＩＦＯの受信スティタスチ
ェック時間、終了割込待ち時間。
ス午ヤンによるデータロード時間等にデータ受信処理の
かな抄の時間が占有され、更に伝送速度が上がれば上が
る穆こＯ負荷時間は増大し、データ受信処理時間の大部
分を占め、高速伝送装置を阻げる元凶となる。
かな抄の時間が占有され、更に伝送速度が上がれば上が
る穆こＯ負荷時間は増大し、データ受信処理時間の大部
分を占め、高速伝送装置を阻げる元凶となる。
なお１図中、２ＧはＭＯＤ鵞Ｍ、２１は伝送路。
３０は情報伝送装置である。
本発明の目的はデータ受信部において、伝送ワードに対
応した受信専用メモリを設け、各々のメ峰りはマルチプ
レクサ、ＤＭＡコントローラを介して８− ｌ１０ＲＥ
Ｃ１１６るーは８− ｌ１０８Ｆ！ＮＤ部のＦＩＦＯと
直結し、受信データ取り込みあるいは送出のＩＩＫ生ず
ゐ一切の金塩性チェック、データロード等の負荷時間を
排除する高速情報伝送方式を提供するＫＴｏる。
応した受信専用メモリを設け、各々のメ峰りはマルチプ
レクサ、ＤＭＡコントローラを介して８− ｌ１０ＲＥ
Ｃ１１６るーは８− ｌ１０８Ｆ！ＮＤ部のＦＩＦＯと
直結し、受信データ取り込みあるいは送出のＩＩＫ生ず
ゐ一切の金塩性チェック、データロード等の負荷時間を
排除する高速情報伝送方式を提供するＫＴｏる。
本発明の特徴はデータ受信部の受信バッファに伝送ワー
ドに対応した専用メモリを設け、各々のメモリはＤＭＡ
を介して８・Ｉｌｏと時分割にデータの交換を行なう事
にある。
ドに対応した専用メモリを設け、各々のメモリはＤＭＡ
を介して８・Ｉｌｏと時分割にデータの交換を行なう事
にある。
本発明の実施１Ｐ１１ＨＥ ２図、第３図および第４図
を参照して詳細に説明する。
を参照して詳細に説明する。
第２図は本発明の一実施同ブロック構成図、第３及び第
４図は動作処理の具体列である。
４図は動作処理の具体列である。
第２図の第１図との相違点は情報伝送装置のプライベー
トパス１５上にマルチプレクサ１６．更にマルチプレク
サ１６と８・Ｉ１０Ｒｇ０１８ 。
トパス１５上にマルチプレクサ１６．更にマルチプレク
サ１６と８・Ｉ１０Ｒｇ０１８ 。
８ＥＮＤ１１ との接続部にＤＭＡコントローラ１７
を設は九点である。
を設は九点である。
ＤＭＡ：ｙントローツ１７の使用は８・ｌ１０ｉ８，１
Ｇからデータを入出力する際の時間Ｏ短縮を意図したｔ
のでるヤ、まえ、マルナプレクす１６は伝送ワードアド
レスＷ１〜Ｖｎ★でのデータ格納バッファ１２と時分割
に対応してお襲、送信又は受信すべきデータが発生した
場合、データＯ交換がフレキシブルに行なわれる事を目
的とし九ものである。
Ｇからデータを入出力する際の時間Ｏ短縮を意図したｔ
のでるヤ、まえ、マルナプレクす１６は伝送ワードアド
レスＷ１〜Ｖｎ★でのデータ格納バッファ１２と時分割
に対応してお襲、送信又は受信すべきデータが発生した
場合、データＯ交換がフレキシブルに行なわれる事を目
的とし九ものである。
いｉ、第２図の情報伝送装置において８・ＩｌｏＲｇｏ
ｌｇからアブフッ３フ割込により受信データレディ信号
が検知された時％８・ｌ１０Ｒ１ｉ：０部１８の一時パ
ツファであるＦＩＦＯからＤＭＡコントローラ１７の１
チャンネ足−を介して、マイクロブ關セッサＩＩＫ対し
て転送要求を出す、この場合、伝送ワードに対応するデ
ータの格納アドレス扛、予めマルチプレクサ１６によっ
て識別されており、入出力データが正常な場合にはマイ
クロプロセッサ１１は８・Ｉ ／ ０１′Ｈ’ｅ部１８
に対してＡＣＫ信号を返す。この瞬時、マイクロプロセ
ラ−ＩＰ″１１は一時的に７０−ティング状態とな抄、
入力データは第３図に示す通り、 ８− ｌｌｏＲＥＣ
部１８から、ＤＭＡゴントローラ１７→マルチプレクナ
１６→ワード毎に対応する格納アドレス２２というルー
）を経て、データが１ワ一ド単位に入力される。データ
入力が全て終了後、マイクロプロセッサ１１に転送終了
を報告し、マイクロプロセッサ１１はこの瞬間フローテ
ィング状態から復帰しアプリケージ曹ンプｐグツムは逼
集処環続行可能となる。
ｌｇからアブフッ３フ割込により受信データレディ信号
が検知された時％８・ｌ１０Ｒ１ｉ：０部１８の一時パ
ツファであるＦＩＦＯからＤＭＡコントローラ１７の１
チャンネ足−を介して、マイクロブ關セッサＩＩＫ対し
て転送要求を出す、この場合、伝送ワードに対応するデ
ータの格納アドレス扛、予めマルチプレクサ１６によっ
て識別されており、入出力データが正常な場合にはマイ
クロプロセッサ１１は８・Ｉ ／ ０１′Ｈ’ｅ部１８
に対してＡＣＫ信号を返す。この瞬時、マイクロプロセ
ラ−ＩＰ″１１は一時的に７０−ティング状態とな抄、
入力データは第３図に示す通り、 ８− ｌｌｏＲＥＣ
部１８から、ＤＭＡゴントローラ１７→マルチプレクナ
１６→ワード毎に対応する格納アドレス２２というルー
）を経て、データが１ワ一ド単位に入力される。データ
入力が全て終了後、マイクロプロセッサ１１に転送終了
を報告し、マイクロプロセッサ１１はこの瞬間フローテ
ィング状態から復帰しアプリケージ曹ンプｐグツムは逼
集処環続行可能となる。
同様に８・ｌ１０８ＥＮＤ１９ の場合、第４図に示
す通り送信データの経由がワードに対応する送信アドレ
ス２３→マルチプレクす１６→ＤＭＡｔ）’ト四−ツ１
１→８− ｌ１０８ＥＮＤ部。１９となり、動作処理は
８−Ｉ１０受信処理の場合と本質的に変わらない。
す通り送信データの経由がワードに対応する送信アドレ
ス２３→マルチプレクす１６→ＤＭＡｔ）’ト四−ツ１
１→８− ｌ１０８ＥＮＤ部。１９となり、動作処理は
８−Ｉ１０受信処理の場合と本質的に変わらない。
とζで最も重要な事はアプリケージ奮／ソフトで入出力
データ編集処理に費やされる時間即ち８−Ｉｌｏからの
入出力データステイタス苧ニック時間、終了割込み待ち
時間、スキャンによるデータロード時間等が、ＤＭ−Ａ
コントローラと伝送ワードに対ルしたメモリ直結マルチ
プレクサによって、従来ソフト処理で行なってｉた処理
時間が大幅に軽減され（ＤＭＡ使用時は従来に比較して
１／１Ｇ８１２）マイクロプロセラｔＫよる高速情報伝
送の処理性を最大限に生かすことができる。
データ編集処理に費やされる時間即ち８−Ｉｌｏからの
入出力データステイタス苧ニック時間、終了割込み待ち
時間、スキャンによるデータロード時間等が、ＤＭ−Ａ
コントローラと伝送ワードに対ルしたメモリ直結マルチ
プレクサによって、従来ソフト処理で行なってｉた処理
時間が大幅に軽減され（ＤＭＡ使用時は従来に比較して
１／１Ｇ８１２）マイクロプロセラｔＫよる高速情報伝
送の処理性を最大限に生かすことができる。
本発明によれば情報伝送装置における一切の会理性ナエ
ツク及びデータロード等の負荷時間を。
ツク及びデータロード等の負荷時間を。
情報伝送処理のスループットを上げる事によって大幅に
軽減させ、゛マイタロコンビエーターでｈｔ）ながら従
来のンエコ／レベルの高速伝送が可能となる。
軽減させ、゛マイタロコンビエーターでｈｔ）ながら従
来のンエコ／レベルの高速伝送が可能となる。
第１４８ｉ！３は従来装置のブロック図、８２図は本発
明の一実施例ブロック図、第３図は本発明の受信データ
動作処理のブロック図、４４図は本発明の送信データＴ
ｏ作処理のブロック図である。 １１・・・マイクロプロセッサ、１２・・・ＲＡＭ部、
１３・・・ＲＯＭｌｉ％ １４・・・Ｉ１０インターフ
ェイス部、１５−・ヴツイベートパス、１６・・・マル
チプレ 園りナ、１７・−Ｄ Ｍ人コントローラ、１
８・・・Ｓ・ −ＩｌｏＲＥＣ，１ｅ・・・８・ｌ
１０８ＥＮＤ 、 ２ Ｇ・・・ ％ＭＯＤＥＭ、
２１・・・伝送路、２２・・・受信バッファ。 Ｌ−Ｊ
明の一実施例ブロック図、第３図は本発明の受信データ
動作処理のブロック図、４４図は本発明の送信データＴ
ｏ作処理のブロック図である。 １１・・・マイクロプロセッサ、１２・・・ＲＡＭ部、
１３・・・ＲＯＭｌｉ％ １４・・・Ｉ１０インターフ
ェイス部、１５−・ヴツイベートパス、１６・・・マル
チプレ 園りナ、１７・−Ｄ Ｍ人コントローラ、１
８・・・Ｓ・ −ＩｌｏＲＥＣ，１ｅ・・・８・ｌ
１０８ＥＮＤ 、 ２ Ｇ・・・ ％ＭＯＤＥＭ、
２１・・・伝送路、２２・・・受信バッファ。 Ｌ−Ｊ
Claims (1)
- １、情報伝送装置を伝送路倉介して接続し、前記情報伝
送装置間で情報交換を行なうマイクロ・プＣ１−ツナ方
式情報伝送装置においで送信又は受信すべ自情報データ
が発生し走時、予め、情報処理偵置内のアドレスを伝送
ワードに対応させ先送受信バッファメモリをもち、ＤＭ
Ａ＄１ント四−ラ等を介して、時分割にデータの取９込
み又は出力をモデムによ〉行なう事を特徴とする高速情
報伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198581A JPS58101336A (ja) | 1981-12-11 | 1981-12-11 | 高速情報伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198581A JPS58101336A (ja) | 1981-12-11 | 1981-12-11 | 高速情報伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58101336A true JPS58101336A (ja) | 1983-06-16 |
Family
ID=16393551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56198581A Pending JPS58101336A (ja) | 1981-12-11 | 1981-12-11 | 高速情報伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101336A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6163141A (ja) * | 1984-09-04 | 1986-04-01 | Nippon Telegr & Teleph Corp <Ntt> | 通信制御方式 |
-
1981
- 1981-12-11 JP JP56198581A patent/JPS58101336A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6163141A (ja) * | 1984-09-04 | 1986-04-01 | Nippon Telegr & Teleph Corp <Ntt> | 通信制御方式 |
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