JPS58101438A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS58101438A JPS58101438A JP56198593A JP19859381A JPS58101438A JP S58101438 A JPS58101438 A JP S58101438A JP 56198593 A JP56198593 A JP 56198593A JP 19859381 A JP19859381 A JP 19859381A JP S58101438 A JPS58101438 A JP S58101438A
- Authority
- JP
- Japan
- Prior art keywords
- output
- buffers
- inductance
- integrated circuit
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W44/00—Electrical arrangements for controlling or matching impedance
- H10W44/401—Resistive arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発鴫はマスタースライス法によって所望の回路機＃
ＩＡｔ持つようにされる牛導体集積回路ｉＩ装置Ｋ１１
する。
ＩＡｔ持つようにされる牛導体集積回路ｉＩ装置Ｋ１１
する。
マスタースライス法によって形成される牛導体集積−路
装置においては、トランジスタ、ダイオード、抵抗など
ｏ４）１ｉ’ｌ子が適当なパターンで予めｊＰ導体ベレ
ット上に形成され、次いで祷るべき一路に応じて、所望
の素子間が屓雫アルｉニウム層などの配線層を介して＊
＊され為。
装置においては、トランジスタ、ダイオード、抵抗など
ｏ４）１ｉ’ｌ子が適当なパターンで予めｊＰ導体ベレ
ット上に形成され、次いで祷るべき一路に応じて、所望
の素子間が屓雫アルｉニウム層などの配線層を介して＊
＊され為。
このマスタースライス法が適用された半導体ベレットは
、第１図に示すように、タブのような支持体ｔＷｃ固定
される。そして、半導体ベレット２上に設けられたポン
ディングパッドと、外部端子たるリード！１３とはコネ
クタ９４によって紬−される。上記半導体ペレットおよ
びリード−〇一部は、最終的にレジン等によってシーリ
ングされる。
、第１図に示すように、タブのような支持体ｔＷｃ固定
される。そして、半導体ベレット２上に設けられたポン
ディングパッドと、外部端子たるリード！１３とはコネ
クタ９４によって紬−される。上記半導体ペレットおよ
びリード−〇一部は、最終的にレジン等によってシーリ
ングされる。
ＩＯパッケージＳはプリント基４［６等＃Ｃ夷俟されて
、工０のリード９３には他のＩＯ等遥轟な外部ａ路が接
続されることＫなる。
、工０のリード９３には他のＩＯ等遥轟な外部ａ路が接
続されることＫなる。
しかしながら、ＩＯ外ｉｉ＜＊＊された回路によって、
内部の集積回路に対しては、１１２１に示すように、浮
遊容量０が結會されてしまう。
内部の集積回路に対しては、１１２１に示すように、浮
遊容量０が結會されてしまう。
その危め、予めほぼＯボルトに一！れていた浮遊容量ｃ
杜、工０内の出力バラフッ回路７の一力信号が高レベル
に向けて変化されることに応じて、工０丙の電―配置ｌ
訃よび出力バッファー賂７を介して充電される。逆に、
予めほぼ電−電圧ｖｘ＋ｎレベルに等しいような高レベ
ルに充電されていた浮遊容量００充電電荷は、出力バッ
ファ回路７の出力信号がほぼＯボルトのような低レベル
に向けて変化されることに応じて出力バッファ回路７お
よびＩＯ内の接地配ａｔ介して放電される。すなわち、
工０内の電源配−およびＩＩＩ地配！１には、出力バッ
ファ１ｉｉＩｌｌｉ７の出力信号の変化に応じて、上記
浮遊容量００充放電電ＩＫ等しいような過渡電流が流れ
る。
杜、工０内の出力バラフッ回路７の一力信号が高レベル
に向けて変化されることに応じて、工０丙の電―配置ｌ
訃よび出力バッファー賂７を介して充電される。逆に、
予めほぼ電−電圧ｖｘ＋ｎレベルに等しいような高レベ
ルに充電されていた浮遊容量００充電電荷は、出力バッ
ファ回路７の出力信号がほぼＯボルトのような低レベル
に向けて変化されることに応じて出力バッファ回路７お
よびＩＯ内の接地配ａｔ介して放電される。すなわち、
工０内の電源配−およびＩＩＩ地配！１には、出力バッ
ファ１ｉｉＩｌｌｉ７の出力信号の変化に応じて、上記
浮遊容量００充放電電ＩＫ等しいような過渡電流が流れ
る。
ｔた、工Ｏにおいては、半導体ペレットに設けられ＋ｍ
ｓｌ＠ポンディングパッドとそのリード線との闇、およ
び半導体ベレット上に延長される電源用アルミニウム配
置などの配線層には１１２図に単純化して示されたよう
な無視し得ないインダタタンスＬ中抵抗Ｒが存在する。
ｓｌ＠ポンディングパッドとそのリード線との闇、およ
び半導体ベレット上に延長される電源用アルミニウム配
置などの配線層には１１２図に単純化して示されたよう
な無視し得ないインダタタンスＬ中抵抗Ｒが存在する。
同様に、２００接鳩配麹にも＃ｌｌＬ得ないインダクタ
ンス中抵抗が存在する。
ンス中抵抗が存在する。
この電−配線や豪地配−に存在するインダクタンス中抵
抗は、共通インピーダンスとして作用する。その緒来、
共通インピーダンスに生ずる電位変−扛、ｘＯ内の鴎路
の動作ＫＭｋ影＊鵞与える。
抗は、共通インピーダンスとして作用する。その緒来、
共通インピーダンスに生ずる電位変−扛、ｘＯ内の鴎路
の動作ＫＭｋ影＊鵞与える。
つまり、工○内に形成され７ｔ１つの出力バツ７ア回ｍ
ｔ介して流される過渡電流が比較的小さい場合であって
も、複数の出力バッファー路が同時に動作させられる回
路構成の場合、これによって、工０内の電源配線および
接地配＠に比較的大きいレベルの雑音が誘起されるよう
になる。
ｔ介して流される過渡電流が比較的小さい場合であって
も、複数の出力バッファー路が同時に動作させられる回
路構成の場合、これによって、工０内の電源配線および
接地配＠に比較的大きいレベルの雑音が誘起されるよう
になる。
ＩＮＫ、例えば３２ビツトのような大きいビット数の信
号を並列に出力させるａｕｇが、！スタースライス技術
によって構成された場合、ｘＣ内の電源配線および接地
配置１ｉＫは、３２ビツトの信号の変化状ＩＫ応じて著
しく大暑な雑音が誘起されるようＫなる。
号を並列に出力させるａｕｇが、！スタースライス技術
によって構成された場合、ｘＣ内の電源配線および接地
配置１ｉＫは、３２ビツトの信号の変化状ＩＫ応じて著
しく大暑な雑音が誘起されるようＫなる。
さらに、上記工０の出力バツ７アー１ｍ７の出力端子に
ポンディングパッド９を介して＊ａされたり−ドｉ１３
もインダクタンスＬ【有しており、このインダクタンス
Ｌは、工００集積ｇＯ増加に伴い増大する。そして、３
２ビツトＯような大きいビット数の信号が出力バツ７ア
！ｍ路７から同時に出力されるような場合には、相対的
にリード１Ｉｌ１３０イン〆クタンスが無視できなｉ大
きさになる。
ポンディングパッド９を介して＊ａされたり−ドｉ１３
もインダクタンスＬ【有しており、このインダクタンス
Ｌは、工００集積ｇＯ増加に伴い増大する。そして、３
２ビツトＯような大きいビット数の信号が出力バツ７ア
！ｍ路７から同時に出力されるような場合には、相対的
にリード１Ｉｌ１３０イン〆クタンスが無視できなｉ大
きさになる。
その結ｔ 多数の出力バッファ囲路７が同時に動作して
、パッケージ外＊に＊Ｍｌされた浮遊容量Ｏｔ充放電す
るＩＩＫ、上記リードＩｓ３のインダクタンスＬＫよっ
て、１Ｉ３１１１Ｋｌｊ縁ムで示すように。
、パッケージ外＊に＊Ｍｌされた浮遊容量Ｏｔ充放電す
るＩＩＫ、上記リードＩｓ３のインダクタンスＬＫよっ
て、１Ｉ３１１１Ｋｌｊ縁ムで示すように。
出力信号のレベルが変化するときに、出力波形のレベル
が大きく揺れ−〈いわゆるリンギングが誘起されるよう
になる。
が大きく揺れ−〈いわゆるリンギングが誘起されるよう
になる。
そこで、従来は、必ＩＩＫ応じて例えばリード−３にパ
ッケージＳ外ｓにおいて、直列抵抗ｔＩＩ続して、出力
バッファ回路７における過渡電Ｒを減少させて、電源配
線や接地配線への雑音の誘起、出力信号のリンキングを
防止していた。
ッケージＳ外ｓにおいて、直列抵抗ｔＩＩ続して、出力
バッファ回路７における過渡電Ｒを減少させて、電源配
線や接地配線への雑音の誘起、出力信号のリンキングを
防止していた。
しかし、このようｔ回路変更は、工０／（ツケージＳが
実情されるグリント基板６の配線等の改造ｔ−１ｊｌＩ
ＩＩ！とするため、極めて面倒なものとなる。
実情されるグリント基板６の配線等の改造ｔ−１ｊｌＩ
ＩＩ！とするため、極めて面倒なものとなる。
この発明は、集積回路内の複数個の出力バッファとポン
ディングパッドとの間に、独立分離された負荷抵抗をそ
れぞれ設けておき、必豊に応じて遍択的に、出力バッフ
ァとダンディングパッドとＯ関に負荷抵抗ｔｗｋ続で龜
るようにすることにより、外部の浮遊容量やリードＩＩ
Ｏインダタタンスによる悪影響ｔなくすことｔａ的とす
る。
ディングパッドとの間に、独立分離された負荷抵抗をそ
れぞれ設けておき、必豊に応じて遍択的に、出力バッフ
ァとダンディングパッドとＯ関に負荷抵抗ｔｗｋ続で龜
るようにすることにより、外部の浮遊容量やリードＩＩ
Ｏインダタタンスによる悪影響ｔなくすことｔａ的とす
る。
以下図面に基づいてこの発Ｗ１４を説嘴する。
１１４図は本発明の一実施例を示すものである。
図において、８はＩＯパッケージ６内Ｋ１１止されてい
る半導体ベレット２上に＊ｊＫ″＆れた論ｍａ路、７１
Ｌ、７ｂ・・・・・・７ｎはこの論ｉｉａ路８１ＣＩｉ
ｌｌされた出力回路としての出力バツ７アである。
る半導体ベレット２上に＊ｊＫ″＆れた論ｍａ路、７１
Ｌ、７ｂ・・・・・・７ｎはこの論ｉｉａ路８１ＣＩｉ
ｌｌされた出力回路としての出力バツ７アである。
ｔ７ｔ、９．９．・・・・・・は、半導体ペレット２上
に設ｆｆうれたポンディングパッドである。こＯダンデ
ィングパッド９は、マスタースライス法によって所望の
回路機能を有する集積回路を設計する−に、各素子間ｔ
ＩＩ続する配線パターンと同時に作られる。そして、と
のポンディングパッド９には、ＩＯパッケージ５の外Ｉ
ＩＶｃ突出した外部端子となるリード！１３が、それぞ
れコネクター４により接続される。
に設ｆｆうれたポンディングパッドである。こＯダンデ
ィングパッド９は、マスタースライス法によって所望の
回路機能を有する集積回路を設計する−に、各素子間ｔ
ＩＩ続する配線パターンと同時に作られる。そして、と
のポンディングパッド９には、ＩＯパッケージ５の外Ｉ
ＩＶｃ突出した外部端子となるリード！１３が、それぞ
れコネクター４により接続される。
ｇＩｌＫ、上記出力パツファ７ａ〜γｍｌ構成する素子
と、上記ぎンデイングパッド９が形成されるエリアとの
関には、抵抗１Ｇ＃集積−路を構成する麹の孝子とと−
Ｋ、予め半導体ベレット２上にポリシリコン層によって
形成されている。
と、上記ぎンデイングパッド９が形成されるエリアとの
関には、抵抗１Ｇ＃集積−路を構成する麹の孝子とと−
Ｋ、予め半導体ベレット２上にポリシリコン層によって
形成されている。
上記ＩＣベレットを用いてマスタースライス法によって
集積１ｕｓｔ設計する場合には次のようＫする。
集積１ｕｓｔ設計する場合には次のようＫする。
先ず、論１１回Ｍ８が与えられた所定の論理動作を行な
って、出力バッファ７ａ〜７ｎが願時出力するような集
積回路管設計する場＆には、バクケージ外部の浮遊容量
Ｏ中す−ドｍ３のリードインダタタンスＬＫよる影響が
小さくなる。そこで、１１４１１に示すごとく、出力バ
ッファ７１〜７！１と各ポンディングパッド９とが直結
されるように、配置１１１およびパッド９管、集積囲路
を形成する次めの他の配−１２とと−Ｋ、工０ベレット
２上にＭ＃威する。
って、出力バッファ７ａ〜７ｎが願時出力するような集
積回路管設計する場＆には、バクケージ外部の浮遊容量
Ｏ中す−ドｍ３のリードインダタタンスＬＫよる影響が
小さくなる。そこで、１１４１１に示すごとく、出力バ
ッファ７１〜７！１と各ポンディングパッド９とが直結
されるように、配置１１１およびパッド９管、集積囲路
を形成する次めの他の配−１２とと−Ｋ、工０ベレット
２上にＭ＃威する。
これに対し、論１ｌｌｌ−路８の論理動作によって、出
力バッファ７ａ〜７ｎが飼えば３２ビツトのような大き
いビット数の信号ｔｔ１．列に＃Ｂ力するような集積−
ｍｔ設計する場合には、出力バク７７７１〜７ｎと各ポ
ンディングパラρ９と０１ＭＩＫ、１１５図に示すごと
く、抵抗１Ｇがそれぞれ１１綬されるように、配線パタ
ーンを設計し、工０ベレット２上に形成する。
力バッファ７ａ〜７ｎが飼えば３２ビツトのような大き
いビット数の信号ｔｔ１．列に＃Ｂ力するような集積−
ｍｔ設計する場合には、出力バク７７７１〜７ｎと各ポ
ンディングパラρ９と０１ＭＩＫ、１１５図に示すごと
く、抵抗１Ｇがそれぞれ１１綬されるように、配線パタ
ーンを設計し、工０ベレット２上に形成する。
このように、抵抗１０を出力バッファとポンディングパ
ッド関に接続した場合には、外部の浮遊容量ＯＫ対する
充放電に伴なう過渡電流が減少される。そ０＋め、出力
バツ７ア７１〜７ｎから３２ビツトのような大きいビッ
ト数の信号が並列（出力されても、電源配置や接地配１
ＩＩＫ雑音が誘起される仁とがない。
ッド関に接続した場合には、外部の浮遊容量ＯＫ対する
充放電に伴なう過渡電流が減少される。そ０＋め、出力
バツ７ア７１〜７ｎから３２ビツトのような大きいビッ
ト数の信号が並列（出力されても、電源配置や接地配１
ＩＩＫ雑音が誘起される仁とがない。
また、出力バツ７ア７１〜７ｎとポンディングパッド９
との関に抵抗１０がＩＩ！！された場合には、出力端子
部の時定数が大きくなる。そのため、信号のスピードは
多少遅くなるが、上記出力バッファ７１〜７ｎが同時に
出力しても、め力信号のレベル変動は小さくなる。
との関に抵抗１０がＩＩ！！された場合には、出力端子
部の時定数が大きくなる。そのため、信号のスピードは
多少遅くなるが、上記出力バッファ７１〜７ｎが同時に
出力しても、め力信号のレベル変動は小さくなる。
すなわち、出力信号のレベルが変化したときの出力波形
は、８１３図に破ｉ１Ｂで示すようになｐ％リンギング
が小さくされていることがわかる。その＃７ＭＩＩＬ１
リンギングによる外ｉｓ＊続−路の誤動作も防止され
る。
は、８１３図に破ｉ１Ｂで示すようになｐ％リンギング
が小さくされていることがわかる。その＃７ＭＩＩＬ１
リンギングによる外ｉｓ＊続−路の誤動作も防止され
る。
従って１本発明によれば、マスタースライス法により所
望の牟導体集積蘭路會形成する場ｆ！ｒＫ、出力外ｓｍ
＋に直列抵抗等管接続する必要がなく＆す、これ（伴な
う回路度罠、プリント基板の改造等も不費となる。
望の牟導体集積蘭路會形成する場ｆ！ｒＫ、出力外ｓｍ
＋に直列抵抗等管接続する必要がなく＆す、これ（伴な
う回路度罠、プリント基板の改造等も不費となる。
１１１図は工０パッケージ０＠造を示す断面−面図、１
１１１ｔ２ｒｌＡは従来の工０ベレットの構成を示す一
路図、第ｍｍはその出力波形管示すグラフ、第４図ハ本
発＠に係る工０ベレットの一ガを示す回路図、第Ｓ−は
そのＩｌ！用例【示す一路図である。 ト・・半導体ベレット、５・・・ｘＯ／（ツケージ、７
＆〜７ｎ・・・出力回路（出力／（ツファ）、９・・・
ポンディングパッド、１Ｇ・・・負荷手段（負荷抵抗）
。 第 １ 図 ／ 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図
１１１ｔ２ｒｌＡは従来の工０ベレットの構成を示す一
路図、第ｍｍはその出力波形管示すグラフ、第４図ハ本
発＠に係る工０ベレットの一ガを示す回路図、第Ｓ−は
そのＩｌ！用例【示す一路図である。 ト・・半導体ベレット、５・・・ｘＯ／（ツケージ、７
＆〜７ｎ・・・出力回路（出力／（ツファ）、９・・・
ポンディングパッド、１Ｇ・・・負荷手段（負荷抵抗）
。 第 １ 図 ／ 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図
Claims (1)
- 半導体ベレット上に形成された複数の出力回路と、上記
＊＊０出力回路の出力が供給される複数のポンディング
パッドとを含む早−導体集積回路装置であって、上記半
導体ペレット上には、上記複数の出力回路の出力端子と
上記複数のポンディングパッドと０１％ｎＫそれぞれ接
続することが可能な複数の抵抗菓子が形Ｈ，されている
ことｔ特徴とする半尋体集積回ｓｕ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198593A JPS58101438A (ja) | 1981-12-11 | 1981-12-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198593A JPS58101438A (ja) | 1981-12-11 | 1981-12-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58101438A true JPS58101438A (ja) | 1983-06-16 |
Family
ID=16393761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56198593A Pending JPS58101438A (ja) | 1981-12-11 | 1981-12-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000028591A1 (de) * | 1998-11-05 | 2000-05-18 | Robert Bosch Gmbh | Monolithisch integrierte kapazität |
-
1981
- 1981-12-11 JP JP56198593A patent/JPS58101438A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000028591A1 (de) * | 1998-11-05 | 2000-05-18 | Robert Bosch Gmbh | Monolithisch integrierte kapazität |
| US6469886B1 (en) | 1998-11-05 | 2002-10-22 | Robert Bosch, Gmbh | Monolithic integrated capacitor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6836143B2 (en) | Seminconductor integrated circuit with termination circuit | |
| JP2991440B2 (ja) | 集積回路の電源線試験方法 | |
| JPS6336557A (ja) | 相補型ｍｉｓ集積回路 | |
| US20030227304A1 (en) | Semiconductor integrated circuit device | |
| JPH06334121A (ja) | 集積半導体回路 | |
| KR910010188B1 (ko) | 반도체 집적회로 | |
| JP3969020B2 (ja) | 半導体集積回路装置 | |
| EP1542282A1 (en) | Low-power semiconductor chip with separated power ring, method for manufacturing the same, and method for controlling the same | |
| US6084432A (en) | Driver circuit having reduced noise | |
| JP3019918B2 (ja) | 半導体集積回路及びその電源供給回路 | |
| US20020030979A1 (en) | Circuit board system for optiming contact pin layout in an integrated circuit | |
| JP2842597B2 (ja) | 半導体集積回路装置 | |
| JPH05299598A (ja) | 半導体装置 | |
| JPS58124262A (ja) | 集積回路装置 | |
| JP2001077230A (ja) | リードフレーム及びそれを用いた半導体装置実装体 | |
| TW479344B (en) | Core located input/output circuits | |
| US6111734A (en) | Electrostatic discharge protection circuits and application | |
| JPH01111342A (ja) | 集積回路用パッケージ | |
| JPH0416945B2 (ja) | ||
| JP3544903B2 (ja) | 集積回路設計方法と集積回路 | |
| KR960009398B1 (ko) | 출력 버퍼 회로 | |
| JPH05102826A (ja) | 半導体集積回路装置 | |
| JP2002223160A (ja) | 内部給電電圧を備えた回路装置 | |
| JPS5844822A (ja) | Ｃｍｌ相互接続回路 | |
| TW460992B (en) | Layout structure of multilayer metal power/ground bus |