JPS58101544A - 入出力装置の伝送テスト回路 - Google Patents
入出力装置の伝送テスト回路Info
- Publication number
- JPS58101544A JPS58101544A JP56200036A JP20003681A JPS58101544A JP S58101544 A JPS58101544 A JP S58101544A JP 56200036 A JP56200036 A JP 56200036A JP 20003681 A JP20003681 A JP 20003681A JP S58101544 A JPS58101544 A JP S58101544A
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- JP
- Japan
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- transmission
- data
- input
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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- Detection And Prevention Of Errors In Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 技術分野０１ｌｆｊＩＪ
＊発明はデータ処理装置と、その処理装置から制御され
る入出力装置とを接続するデータ伝送装置とからなるデ
ータ伝送システムの、動作チェックを行なう伝送テスト
回路に関する。
る入出力装置とを接続するデータ伝送装置とからなるデ
ータ伝送システムの、動作チェックを行なう伝送テスト
回路に関する。
（ｂ） 従来技術の説明
製鉄、あるいは製紙、その他あらゆる産業プラントに使
用されている制御装置は、今日計算機を応用してますま
す性能高度化している。また、一方、Ｍ Ｉｌｌ対象で
あるプラントは大規礒化しているため、１１１％１図１
＝示すように計３！磯等で構成されるデータ処理鉄［１
と、実際にプラントを動作させる入出力装置５は、離れ
た位置に設けられる仁とが多い。
用されている制御装置は、今日計算機を応用してますま
す性能高度化している。また、一方、Ｍ Ｉｌｌ対象で
あるプラントは大規礒化しているため、１１１％１図１
＝示すように計３！磯等で構成されるデータ処理鉄［１
と、実際にプラントを動作させる入出力装置５は、離れ
た位置に設けられる仁とが多い。
かかるプラントでは、・データ伝送装置２と４６＝よっ
て、処理装置ｌと入出力装置５とな伝送ケーブル３にて
接続し、送信側では、出力信号を一旦並列信号から直列
信号へと変換を行なって、伝送ケーブルＣ二は直列信号
を伝送する。また、受信側では、直列信号を再び並列信
号に変換するシリアルデータ伝送装置がひろく使用され
ている。
て、処理装置ｌと入出力装置５とな伝送ケーブル３にて
接続し、送信側では、出力信号を一旦並列信号から直列
信号へと変換を行なって、伝送ケーブルＣ二は直列信号
を伝送する。また、受信側では、直列信号を再び並列信
号に変換するシリアルデータ伝送装置がひろく使用され
ている。
ところで、入出力装置が要扱う入出力信号の点数が少な
い場合には、集積回路（以後ＩＣと称する）の出力（二
よって直接シ；機器を駆動したｐ、績点などの信号をフ
ィルタを介してＩＣＩｎ人力する回路構成がとられる。
い場合には、集積回路（以後ＩＣと称する）の出力（二
よって直接シ；機器を駆動したｐ、績点などの信号をフ
ィルタを介してＩＣＩｎ人力する回路構成がとられる。
しかし、入出力信号の点数が増大した場合には、データ
伝送回路を共通化すると同時に制御回路によってデータ
処理装置との伝送動体Ｏタイ擢ングと、入出力動作のタ
イ＜ｙグを独立させ、データは双方からアクセスできる
ＩＣＣメジで構成することができる。
伝送回路を共通化すると同時に制御回路によってデータ
処理装置との伝送動体Ｏタイ擢ングと、入出力動作のタ
イ＜ｙグを独立させ、データは双方からアクセスできる
ＩＣＣメジで構成することができる。
例えば、第２（６）−二示す伝送回路６と入出力回路７
は、共通のＩＣメモリ８を持ち、メモリ８の信号はアド
レス信号１０．データ信号１１の他に制御回路９からの
劇御偽号１２によって動作している。シリアル伝送は、
送信儒でデータ４；続けてパリティピット、マたはチェ
ックコードを付ける。そして他方、受信側では、パリテ
ィピットマたはチェックコードの正幽性仁よって、デー
タが誤っていないかのチェックを行なうのが一般的であ
る。しかし、迭ｌ！回路、伝送ライン、受信回路を含め
たトータルな伝送囲路は、距−的にも離れた場合（二は
、従米製作確鰯が非常４：困−であった。
は、共通のＩＣメモリ８を持ち、メモリ８の信号はアド
レス信号１０．データ信号１１の他に制御回路９からの
劇御偽号１２によって動作している。シリアル伝送は、
送信儒でデータ４；続けてパリティピット、マたはチェ
ックコードを付ける。そして他方、受信側では、パリテ
ィピットマたはチェックコードの正幽性仁よって、デー
タが誤っていないかのチェックを行なうのが一般的であ
る。しかし、迭ｌ！回路、伝送ライン、受信回路を含め
たトータルな伝送囲路は、距−的にも離れた場合（二は
、従米製作確鰯が非常４：困−であった。
昏）発明の目的
本発明は上記事由（−基づいてなされ、伝送システムの
総合的な動作をテストすることのできる、前記欠点のな
い伝送テスト回路を提供することを目的とする。
総合的な動作をテストすることのできる、前記欠点のな
い伝送テスト回路を提供することを目的とする。
（ｄ） 発明の概要
すなわち、データ処理装置、伝送装置、そして入出力装
置の伝送が正常（−動作するため（二は、（イ）データ
処理装置の送信回路、伝送ライン。
置の伝送が正常（−動作するため（二は、（イ）データ
処理装置の送信回路、伝送ライン。
入出力装置の受信回路が正常１：動作すること。
（ロ）入出力装置の送信回路、伝送ライン、データ旭！
！！装置の受信回路が正常ζ二動作すること。
！！装置の受信回路が正常ζ二動作すること。
がとも６二必要である。このため本発明では、データＩ
Ｉ＆壇装置から送信した信号を入出力装置が受信し、デ
ータをそのまま送信することによｐ、再びデータ処理装
置で受信し、比較一致の処理を行なう、これにより、伝
送システムの動作をチェックする伝送テスト回路を構成
するものである。
Ｉ＆壇装置から送信した信号を入出力装置が受信し、デ
ータをそのまま送信することによｐ、再びデータ処理装
置で受信し、比較一致の処理を行なう、これにより、伝
送システムの動作をチェックする伝送テスト回路を構成
するものである。
（・）発明の構成
シリアル伝送は、データＭｌ！！ｌｌｌ＋二対して入出
力装置を１：１４二接続する場合、あるいは複数台の入
出力装置をにＮとマルチドロップ４−接続する場合があ
るが、本発明の一実施例として、第３図に宗すｉルチド
ロップ方式４二ついて述べる。データ処理装置１３０伝
送装置１４は、伝送ライン１５嘔＝よって、入出力装置
１７．１９の伝送装置１６及び１８ Ｅ接続されている
。データＩＩ＆理装置１３は、入出力装置１７及び１９
へ出力する場合シニは、ＷＩ４図ｔａｌｅ （ｂ）に示
すよう６二、入出力装置のアドレスデータＡ、コマンド
データＣ％続いて送信データＤを出力する。
力装置を１：１４二接続する場合、あるいは複数台の入
出力装置をにＮとマルチドロップ４−接続する場合があ
るが、本発明の一実施例として、第３図に宗すｉルチド
ロップ方式４二ついて述べる。データ処理装置１３０伝
送装置１４は、伝送ライン１５嘔＝よって、入出力装置
１７．１９の伝送装置１６及び１８ Ｅ接続されている
。データＩＩ＆理装置１３は、入出力装置１７及び１９
へ出力する場合シニは、ＷＩ４図ｔａｌｅ （ｂ）に示
すよう６二、入出力装置のアドレスデータＡ、コマンド
データＣ％続いて送信データＤを出力する。
また、データ処理装置１３は、入出力装置１７及び入出
力装置１９から入力する場合には、ＩＩ４図（ｂｌに示
すよう４；、入出力Ｉｔ＆置のアドレスデータムと、コ
ｉンドデータＣを出力する。
力装置１９から入力する場合には、ＩＩ４図（ｂｌに示
すよう４；、入出力Ｉｔ＆置のアドレスデータムと、コ
ｉンドデータＣを出力する。
データ処理装９１３ （ｍよって選択された入出力装置
は、コマンドデータ（＝従がって、第４ＷＡ（＠ｌｃ１
場合（二は、データ麩埴装置からのデータをＩＣメモリ
シニ格納する。また、同Ｉｔ （ｂ）の場合１＝・は、
コｉンド１；従がって、ＩＣメモリー二格納されている
データ先データ処理装置へ送信する。又、入出力装置の
伝送テスト回路は、８５図し示すよう（＝構成される。
は、コマンドデータ（＝従がって、第４ＷＡ（＠ｌｃ１
場合（二は、データ麩埴装置からのデータをＩＣメモリ
シニ格納する。また、同Ｉｔ （ｂ）の場合１＝・は、
コｉンド１；従がって、ＩＣメモリー二格納されている
データ先データ処理装置へ送信する。又、入出力装置の
伝送テスト回路は、８５図し示すよう（＝構成される。
（ｆ） Ｒｖ４ｔ）作用
入出力装置の受信回路は、１Ｎ５図４＝示すように、直
列信号の受信信号加を、変換器２１によって並列信号２
２に変換する。アドレスデータは、アドレスレジスタｎ
に、コｉンドデータはコマンドレジスタ２４１＝、受信
データはデータレジスタ２５シーセツトされる。ＩＣメ
モリかはアドレス信号ｎ、データ信号路、および制御信
号四によって動作する。また、入出力装置の送信回路は
、ＩＣＣメソ加のデータを変換器３０４＝よって直列信
号３１へ変換し、伝送ラインへ送信する。
列信号の受信信号加を、変換器２１によって並列信号２
２に変換する。アドレスデータは、アドレスレジスタｎ
に、コｉンドデータはコマンドレジスタ２４１＝、受信
データはデータレジスタ２５シーセツトされる。ＩＣメ
モリかはアドレス信号ｎ、データ信号路、および制御信
号四によって動作する。また、入出力装置の送信回路は
、ＩＣＣメソ加のデータを変換器３０４＝よって直列信
号３１へ変換し、伝送ラインへ送信する。
諺は入出力装置の伝送テスト回路選択用のスイッチで、
スイッチ敦がポジション調を選択した場合Ｃ二は、ＩＣ
メモリｎのアドレスは、ｓ６図１り示すデータ純理装置
からの受信エリア謁と、データ縄！ｌ装置への送信エリ
アｎから構成されている。スイッチ羽がポジションおを
選択した場合（二は、ＩＣメモリ瀝のアドレス最上位を
ロジック＠１”４：、ｉｉｌ定するため、データ処！装
置からの受信エリアは、送信エリアｒと同一領域となる
。このため、デ−タ処１１装置から受信したデータは、
その壕＼データ処珈装置への送信信号となり、データ処
理装置で送信データと、受信データを比較することによ
り、データ処理装置、伝送ライン、入出力装置から構成
される伝送システムの、総合的な伝送テストを行なうこ
とが出来る。同様にスイッチ諺がボジシ冒ンあを選択し
た場合（二は、ＩＣＣメサ迩のアドレス最上位はロジッ
ク″０−二固定されるため、データ処１１装置からの受
信エリア菖と、送信エリアは同一領域となる。
スイッチ敦がポジション調を選択した場合Ｃ二は、ＩＣ
メモリｎのアドレスは、ｓ６図１り示すデータ純理装置
からの受信エリア謁と、データ縄！ｌ装置への送信エリ
アｎから構成されている。スイッチ羽がポジションおを
選択した場合（二は、ＩＣメモリ瀝のアドレス最上位を
ロジック＠１”４：、ｉｉｌ定するため、データ処！装
置からの受信エリアは、送信エリアｒと同一領域となる
。このため、デ−タ処１１装置から受信したデータは、
その壕＼データ処珈装置への送信信号となり、データ処
理装置で送信データと、受信データを比較することによ
り、データ処理装置、伝送ライン、入出力装置から構成
される伝送システムの、総合的な伝送テストを行なうこ
とが出来る。同様にスイッチ諺がボジシ冒ンあを選択し
た場合（二は、ＩＣＣメサ迩のアドレス最上位はロジッ
ク″０−二固定されるため、データ処１１装置からの受
信エリア菖と、送信エリアは同一領域となる。
（ｇ） 他の実施例
次に本発明の他Ｏ実施例について親切する。すなわち、
又、本発明においては、第５図（：示した入出力ｌｉ＆
置の伝送テスト回路４二使用したスイッチ諺は、スイッ
チの代わりに、データ部層装置から（Ｑ ：ｉ ｗノド
４：よって切換えることが出来る。第７図６＝示すアド
レスレジスタ２３の出力は、コマンドレジスタ２４の出
力信号によって制御される。コマンドレジスタスの出力
間、３９がとも一二閘ジツク″０”なら、ＩＣメモリの
アドレス最上位菊は、アドレスレジスタ２３の出力あと
等しくなる。
又、本発明においては、第５図（：示した入出力ｌｉ＆
置の伝送テスト回路４二使用したスイッチ諺は、スイッ
チの代わりに、データ部層装置から（Ｑ ：ｉ ｗノド
４：よって切換えることが出来る。第７図６＝示すアド
レスレジスタ２３の出力は、コマンドレジスタ２４の出
力信号によって制御される。コマンドレジスタスの出力
間、３９がとも一二閘ジツク″０”なら、ＩＣメモリの
アドレス最上位菊は、アドレスレジスタ２３の出力あと
等しくなる。
又、コマンドレジスタ羽がｌ′１″で、出力於が１０″
ならば、アドレス信号恥は１″に固定される。コマンド
レジスタあが０″で謔が１″ならばアドレス信号４０は
＠０”（二固定される。第７図のロジック（ロ）路によ
って′＠５図のスイッチ３２と同一の動作をデータ処理
装置のコマンド（＝で冥行することができる。
ならば、アドレス信号恥は１″に固定される。コマンド
レジスタあが０″で謔が１″ならばアドレス信号４０は
＠０”（二固定される。第７図のロジック（ロ）路によ
って′＠５図のスイッチ３２と同一の動作をデータ処理
装置のコマンド（＝で冥行することができる。
ｔｈ＋ ａ金的な効果
このよう（二して本発明によれば、データ処ｍ線量σ送
信回路、伝送ライン、入出力錬置Ｏ受４ｘ回路及び入出
力装置の送信回路、伝送ツイン、データ処Ｍ装置の受信
回路から構成される伝送システムの総合的な動作チェッ
クを、データ処理接置での比較テスト（二て実行できる
ため、システムの信頼性を向上させた効果的な伝送テス
ト回路が提供できる。
信回路、伝送ライン、入出力錬置Ｏ受４ｘ回路及び入出
力装置の送信回路、伝送ツイン、データ処Ｍ装置の受信
回路から構成される伝送システムの総合的な動作チェッ
クを、データ処理接置での比較テスト（二て実行できる
ため、システムの信頼性を向上させた効果的な伝送テス
ト回路が提供できる。
弗１図はデータ伝送システムのｉｔｔ明図開園２図は伝
送装置と入出力ｆｃ置の動作説明図、第３図は本発明の
対象とするマルチドロップ方式のデータ伝・送システム
図、第４図は伝送０１号フォーマットを示す図、第５図
は本発明の一笑施例な示す伝送テスト回路図、第６図は
ＩＣメモリアドレスエリア顧、Ｗ＆７図は本Ｉ！？５明
の他の実施例を示すブロック図である。 １．１３・・・データ処理装置、 ２、４．６．１４．１６．１８・・・伝送装置、３．１
５・・・伝送ツイン、 ５．１７．１９・・・入出力装
置、８．２５・・・ＩＣメモリ、 ９・・・制御回路
、加、３１・・・直列信号、 ２１．３０・・・変換
器、ｎ・・・並列信号、 ｎ・・・アドレスレジ
スタ、冴・・・コマンドレジスタ、６・・・データレジ
スタ、３２・・・スイッチ、 蕊・・・入出力装
置受信エリア、３７・・・入出力装置送信エリア、ア、
３９・・・テスト選択信号、４０・・・ＩＣメモリアド
レス蝋上信号。 （７３１７）代理人 弁理士 則 近 憲 佑（ほか１
名）１５
送装置と入出力ｆｃ置の動作説明図、第３図は本発明の
対象とするマルチドロップ方式のデータ伝・送システム
図、第４図は伝送０１号フォーマットを示す図、第５図
は本発明の一笑施例な示す伝送テスト回路図、第６図は
ＩＣメモリアドレスエリア顧、Ｗ＆７図は本Ｉ！？５明
の他の実施例を示すブロック図である。 １．１３・・・データ処理装置、 ２、４．６．１４．１６．１８・・・伝送装置、３．１
５・・・伝送ツイン、 ５．１７．１９・・・入出力装
置、８．２５・・・ＩＣメモリ、 ９・・・制御回路
、加、３１・・・直列信号、 ２１．３０・・・変換
器、ｎ・・・並列信号、 ｎ・・・アドレスレジ
スタ、冴・・・コマンドレジスタ、６・・・データレジ
スタ、３２・・・スイッチ、 蕊・・・入出力装
置受信エリア、３７・・・入出力装置送信エリア、ア、
３９・・・テスト選択信号、４０・・・ＩＣメモリアド
レス蝋上信号。 （７３１７）代理人 弁理士 則 近 憲 佑（ほか１
名）１５
Claims (1)
- 送信＠に計算機等で構成されたデータ処理装置を設け、
受信側（二実際（ニブラントを動作させる入出力装置を
配設し、互に伝送装置を介して伝送ケーブル６二接続し
送信側では出力信号を一旦並列信号から１１タＩＩ信号
ζ二変換し、受信側ではこの直列信号なｈび並列信号６
二変換して信号の送受を行なうシリアル伝送装置（二お
いて、前記入出力装置にメモリを設け、このメモリ４二
人力されたアドレスを変換し受信データを送信データと
して送り返す送受信設定回路を設け、伝送ライン及び受
信と送信回路の動作チェックを行なうことを特徴とする
入出力装置の伝送テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56200036A JPS58101544A (ja) | 1981-12-14 | 1981-12-14 | 入出力装置の伝送テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56200036A JPS58101544A (ja) | 1981-12-14 | 1981-12-14 | 入出力装置の伝送テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58101544A true JPS58101544A (ja) | 1983-06-16 |
Family
ID=16417749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56200036A Pending JPS58101544A (ja) | 1981-12-14 | 1981-12-14 | 入出力装置の伝送テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101544A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61182130U (ja) * | 1985-05-02 | 1986-11-13 | ||
| US6857028B1 (en) * | 1999-07-15 | 2005-02-15 | Seiko Epson Corporation | Data transfer control device and electronic equipment |
-
1981
- 1981-12-14 JP JP56200036A patent/JPS58101544A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61182130U (ja) * | 1985-05-02 | 1986-11-13 | ||
| US6857028B1 (en) * | 1999-07-15 | 2005-02-15 | Seiko Epson Corporation | Data transfer control device and electronic equipment |
| US7430618B2 (en) | 1999-07-15 | 2008-09-30 | Seiko Epson Corporation | Data transfer control device and electronic equipment |
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