JPS5810223A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPS5810223A JPS5810223A JP10748981A JP10748981A JPS5810223A JP S5810223 A JPS5810223 A JP S5810223A JP 10748981 A JP10748981 A JP 10748981A JP 10748981 A JP10748981 A JP 10748981A JP S5810223 A JPS5810223 A JP S5810223A
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- JP
- Japan
- Prior art keywords
- processor
- processing
- data
- channel
- processing device
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ処理システムに関し、詳しくは、処理装
置がメインプロセッサとサブプロセッサに分かれている
システムの処理の分担方式に関するものである。
置がメインプロセッサとサブプロセッサに分かれている
システムの処理の分担方式に関するものである。
処理装置がメインプロセッサとサブプロセッサ（二分か
れているシステム構成は、％にチャネルインタフェース
を制御する入出力処理装置などに適用されることが多い
。即ち、入出力処理装置がチャネルインタフェースの処
理を行う場合、該チャネルインタフェースの処理をすべ
てワイヤドロシックで組」−げると物量が大きくなり過
ぎ、又、メインプロセッサがすべてのチャネルインタフ
ニースの制御を行うと、メインプロセッサの負荷が重く
なり過ぎてチャネルインタフェースがうまく制御できな
い。そこで、チャネルインタフェース処理のために、別
にピコプロセッサ（サブプロセッサ）を用意し、それに
チャネルインタフェースの制御を任せ、メインプロセッ
サは最終的結果のみを受領する方式が多く用いられる。
れているシステム構成は、％にチャネルインタフェース
を制御する入出力処理装置などに適用されることが多い
。即ち、入出力処理装置がチャネルインタフェースの処
理を行う場合、該チャネルインタフェースの処理をすべ
てワイヤドロシックで組」−げると物量が大きくなり過
ぎ、又、メインプロセッサがすべてのチャネルインタフ
ニースの制御を行うと、メインプロセッサの負荷が重く
なり過ぎてチャネルインタフェースがうまく制御できな
い。そこで、チャネルインタフェース処理のために、別
にピコプロセッサ（サブプロセッサ）を用意し、それに
チャネルインタフェースの制御を任せ、メインプロセッ
サは最終的結果のみを受領する方式が多く用いられる。
しかし、従来は必要な制御をすべてピコプロセッサに任
せていた＼め、ピコプロセッサに要求される機能が多く
なり過ぎ、ピコプロセッサの物量増大を招くという欠点
があった。例えばコンソールデイースプレイ制御装置に
１．・いては、制御コー ドと吋ばれる羽ｊ別のプ゛−
夕がある１、−例をあげると（：’＝Ｃ）ＩＧという制
作１コードがあり、これは、該コートタチャネルより受
けとった場合は、後続する２ハイド−（下されるアドレ
ス寸で、その次の１バイトのデーりを狸めイ）ことを意
味している３、この上つなｆｌｉｌｌ −１４でビコプ
ｒ１セソザが受げもつと、ピコブ［ｌセッサはチャネル
からの二１マントの内容、複数個のデータの記憶、各コ
ー １・（１応じた種々の動作が必要になり、物、Ｆの
増大を招く。
せていた＼め、ピコプロセッサに要求される機能が多く
なり過ぎ、ピコプロセッサの物量増大を招くという欠点
があった。例えばコンソールデイースプレイ制御装置に
１．・いては、制御コー ドと吋ばれる羽ｊ別のプ゛−
夕がある１、−例をあげると（：’＝Ｃ）ＩＧという制
作１コードがあり、これは、該コートタチャネルより受
けとった場合は、後続する２ハイド−（下されるアドレ
ス寸で、その次の１バイトのデーりを狸めイ）ことを意
味している３、この上つなｆｌｉｌｌ −１４でビコプ
ｒ１セソザが受げもつと、ピコブ［ｌセッサはチャネル
からの二１マントの内容、複数個のデータの記憶、各コ
ー １・（１応じた種々の動作が必要になり、物、Ｆの
増大を招く。
本発明は１述０）笈小、を解決才へくなされたもので、
小さいピコブｊＪヒノザ（ザブプ「ｌセッサ）（二必安
最小限０）こと午実イｊさせ、該ピコプロセッサの手（
−余るものがあれＶずメインブ「ｊセッサ（−要求を出
し、１、ヘメインブＩＩレノザに実行させることにより
、全体とし、て経済的な処理システムを提供することに
ある。
小さいピコブｊＪヒノザ（ザブプ「ｌセッサ）（二必安
最小限０）こと午実イｊさせ、該ピコプロセッサの手（
−余るものがあれＶずメインブ「ｊセッサ（−要求を出
し、１、ヘメインブＩＩレノザに実行させることにより
、全体とし、て経済的な処理システムを提供することに
ある。
第１図は本発明の一実施例θ）ブ１１ツク図である。
Ｔ＋Ｊ−１図に、１、・いて、処理装置１がメインプ「
Ｊセッサ、処、ｐｌ！装置置部ｉ″２がピコプロセッサ
（ザブプ「コセッザ）であるとする。処理装置１と２は
いずれも独立に記憶装置３をアクセスすることが可能で
ある。インタフェース線４は処理装置１から処ｆ１（装
置２（二対するデータ転送の指示を伝える信号線で、デ
ータの転送方向（記憶装置３→インタフエース線６ある
いはインタフェース形？６−→記憶装置：（）、記１％
ｆｆ装置アドレス、転送データのハイド長などが乗る３
、インタフェース線５は処理装置２から処理装置１にλ
・１して報告を行う信号線で、転送し終ったときの記イ
パ□゛・、装置アドレス、転送し終ったときのデータの
バイト１ｑ、ステータス情報、データなどが乗る。ステ
ータス情報では、外部からの起動の状態、正常あるいは
異常終了、異常終了の要因などカ分るようになっている
。インタフェース線６は処理装置２と−）ながる外部イ
ンタフェース線で、こ＼ではチャネルインタフェース線
であるとする。
Ｊセッサ、処、ｐｌ！装置置部ｉ″２がピコプロセッサ
（ザブプ「コセッザ）であるとする。処理装置１と２は
いずれも独立に記憶装置３をアクセスすることが可能で
ある。インタフェース線４は処理装置１から処ｆ１（装
置２（二対するデータ転送の指示を伝える信号線で、デ
ータの転送方向（記憶装置３→インタフエース線６ある
いはインタフェース形？６−→記憶装置：（）、記１％
ｆｆ装置アドレス、転送データのハイド長などが乗る３
、インタフェース線５は処理装置２から処理装置１にλ
・１して報告を行う信号線で、転送し終ったときの記イ
パ□゛・、装置アドレス、転送し終ったときのデータの
バイト１ｑ、ステータス情報、データなどが乗る。ステ
ータス情報では、外部からの起動の状態、正常あるいは
異常終了、異常終了の要因などカ分るようになっている
。インタフェース線６は処理装置２と−）ながる外部イ
ンタフェース線で、こ＼ではチャネルインタフェース線
であるとする。
さて、夕１部（チャネル）」ニリインタフェース線６を
介して処理装置２に起動がかＸると、処理装置２はチャ
ネルとの間の接続シーケンス等の制御を逐一実行した後
、ステータス情報をインタフェース線５を・斤ｌ−て処
理装置１に送り、チャネルより起動がか＼−）たことイ
ｃ該処理装置１（二報告する。
介して処理装置２に起動がかＸると、処理装置２はチャ
ネルとの間の接続シーケンス等の制御を逐一実行した後
、ステータス情報をインタフェース線５を・斤ｌ−て処
理装置１に送り、チャネルより起動がか＼−）たことイ
ｃ該処理装置１（二報告する。
処理装置１は、受けとったステータス情報により起動の
意味を分析し２、例えばデータ転送要求であれば、リ−
１・／′ライトのデータの転送方向、記憶装置；３の先
頭り−１・／′ライトアドレスきデータ０）バイト数″
Ｉ今を含むデータ転送命令をインタフ上−ス線１を介し
て処理装置１“１゛２に送出する。
意味を分析し２、例えばデータ転送要求であれば、リ−
１・／′ライトのデータの転送方向、記憶装置；３の先
頭り−１・／′ライトアドレスきデータ０）バイト数″
Ｉ今を含むデータ転送命令をインタフ上−ス線１を介し
て処理装置１“１゛２に送出する。
こ５て、データの転送方向がライト（インタフェース線
６→１：］冒・：゛→層ｉ’：ｉｊ ３の方向）を指示
しているとすると、処ｊ］１１装置２ １Ｊデーク（１
バイト単位とすて））をチャネルインタフェース、ｉ３
＋’！ ｆｉから受けとり、それをＩＬｌ’．： ｌ’
ｌ’Ｎ装置：３の指定されたアドレスに格納し、該記憶
装置アドレスを＋１、指示されたバイト数を−１する。
６→１：］冒・：゛→層ｉ’：ｉｊ ３の方向）を指示
しているとすると、処ｊ］１１装置２ １Ｊデーク（１
バイト単位とすて））をチャネルインタフェース、ｉ３
＋’！ ｆｉから受けとり、それをＩＬｌ’．： ｌ’
ｌ’Ｎ装置：３の指定されたアドレスに格納し、該記憶
装置アドレスを＋１、指示されたバイト数を−１する。
す、下、同様の動作を繰返えして、インタフェース線６
から！ｔ．’ｉ定の制御’ｌｌコートを受領することも
なく、転送すー＼きデータのバイト数が零になると、処
理装置２は、指７」＜されたデータ転送動作が１［：、
當に終了したとして、その旨をステータス情報によりイ
ンタフェース１ｉ！５を介して処理装置１に報告する。
から！ｔ．’ｉ定の制御’ｌｌコートを受領することも
なく、転送すー＼きデータのバイト数が零になると、処
理装置２は、指７」＜されたデータ転送動作が１［：、
當に終了したとして、その旨をステータス情報によりイ
ンタフェース１ｉ！５を介して処理装置１に報告する。
一方、１記データ転送の途中で、インタフェース線６か
ら特定の制御コートを受領し、それの処理機能が処理装
置２（−具備されていない場合、処ｆｌ＋！装置２は処
理できないものと１〜でインタフェース線５を介し、異
常終了、および制御コートの内容、制御コードでもって
異常終了したという要因を示すヒツト、そのどきの記憶
装置アドレス、それ捷での転送１〜だ・・イト数を処理
装置１に報告する。処理装置１は処理装置２より送られ
た制御コートを分析し、１す１後、それに応じた処理を
実行する。例えば前述のコンソールディスプレイ制御装
置（二おける（ ３ Ｃ ）１６コートの場合には、処
理装置Ｉは新ためて記憶装置アドレス、バイト数−３、
ライト命令を出して、；３バー（ ）のデータをチャネ
ルより受けとり、その初めの２バイトで示されるアドレ
ス件で最後の１バイトのデータを格納する。
ら特定の制御コートを受領し、それの処理機能が処理装
置２（−具備されていない場合、処ｆｌ＋！装置２は処
理できないものと１〜でインタフェース線５を介し、異
常終了、および制御コートの内容、制御コードでもって
異常終了したという要因を示すヒツト、そのどきの記憶
装置アドレス、それ捷での転送１〜だ・・イト数を処理
装置１に報告する。処理装置１は処理装置２より送られ
た制御コートを分析し、１す１後、それに応じた処理を
実行する。例えば前述のコンソールディスプレイ制御装
置（二おける（ ３ Ｃ ）１６コートの場合には、処
理装置Ｉは新ためて記憶装置アドレス、バイト数−３、
ライト命令を出して、；３バー（ ）のデータをチャネ
ルより受けとり、その初めの２バイトで示されるアドレ
ス件で最後の１バイトのデータを格納する。
なお、処理装置２での特定コードの検出は、ワイヤート
ロシック、プログラムいずれでも可能である。第２図は
ワイヤードロジックで組む場合の例で、レジスタ２１に
第１図のインタフェース線６からのデータを十ットし、
それをデコード回路２２でデコートして、デコード出力
が°゛１″のとき制御コードであるとするものである。
ロシック、プログラムいずれでも可能である。第２図は
ワイヤードロジックで組む場合の例で、レジスタ２１に
第１図のインタフェース線６からのデータを十ットし、
それをデコード回路２２でデコートして、デコード出力
が°゛１″のとき制御コードであるとするものである。
以１−の説明から明らかな如く、本発明によれば、小型
のピコプロセッサを用意し、該ピコプロセッサとメイン
プロセッサの機能をう寸く分担させることにより、全体
として経済的なンヌテムを提供することができる。
のピコプロセッサを用意し、該ピコプロセッサとメイン
プロセッサの機能をう寸く分担させることにより、全体
として経済的なンヌテムを提供することができる。
第１図は本発明の一実施例のブロック図、第２図はｆｌ
ｔｌｌ ｉ１４］コ−ド検出手段の一例を示す図である
。 １・・・処理装置（メインプロセッサ）、 ２・・・
処理装置（ザブプロセッサ）、 ３・・・記憶装置、
４．５．６ ・・インタフェース線。 代理人 弁理士 鈴 木 誠゛ ｉ１、・、゛ 第１図 １０５−
ｔｌｌ ｉ１４］コ−ド検出手段の一例を示す図である
。 １・・・処理装置（メインプロセッサ）、 ２・・・
処理装置（ザブプロセッサ）、 ３・・・記憶装置、
４．５．６ ・・インタフェース線。 代理人 弁理士 鈴 木 誠゛ ｉ１、・、゛ 第１図 １０５−
Claims (1)
- １ 第１処理装置と、外部装置が接続されている第２処
理装置と、該第１および第２処理装置からそれぞれアク
セス可能な記憶装置とを具備してなるデータ処理システ
ムにおいて、前記第２処理装置は前記第１処理装置から
指示された通りに前記外部装置と記憶装置との間でのデ
ータ転送を実行し、その途中で特定のデータを受領する
と、該データを処理せず）１第１処理装置（二報告し、
該第１処理装置は前記第２処理装置から特定のデータを
受けとると、該データに対する処理を第２処理装置にか
わって実行することを特徴とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10748981A JPS5810223A (ja) | 1981-07-09 | 1981-07-09 | デ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10748981A JPS5810223A (ja) | 1981-07-09 | 1981-07-09 | デ−タ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5810223A true JPS5810223A (ja) | 1983-01-20 |
Family
ID=14460503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10748981A Pending JPS5810223A (ja) | 1981-07-09 | 1981-07-09 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810223A (ja) |
-
1981
- 1981-07-09 JP JP10748981A patent/JPS5810223A/ja active Pending
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