JPS58103016A - バツフア−回路の電源制御装置 - Google Patents
バツフア−回路の電源制御装置Info
- Publication number
- JPS58103016A JPS58103016A JP56202770A JP20277081A JPS58103016A JP S58103016 A JPS58103016 A JP S58103016A JP 56202770 A JP56202770 A JP 56202770A JP 20277081 A JP20277081 A JP 20277081A JP S58103016 A JPS58103016 A JP S58103016A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- buffer circuit
- control signal
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/468—Regulating voltage or current wherein the variable actually regulated by the final control device is DC characterised by reference voltage circuitry, e.g. soft start, remote shutdown
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- Radar, Positioning & Navigation (AREA)
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- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は各種の情報処理装置に使用するバッファー回路
の電源制御装置に係り、簡単々構成でバッファー回路の
電源オン、オフをシャープに実行することのできる優れ
た電源制御装置を提供することを目的とするものである
。
の電源制御装置に係り、簡単々構成でバッファー回路の
電源オン、オフをシャープに実行することのできる優れ
た電源制御装置を提供することを目的とするものである
。
一般に各種情報処理装置を構成する場合、中央処理装置
（以下ＣＰＵという）と外部記憶装置あるいは各種周辺
機器との間のディジタル信号ラインにバッファー回路を
接続し、このバッファー回路の電源をオン、オフ制御す
ることにより上記装置間の信号伝達をオン、オフ制御す
ることが多い。
（以下ＣＰＵという）と外部記憶装置あるいは各種周辺
機器との間のディジタル信号ラインにバッファー回路を
接続し、このバッファー回路の電源をオン、オフ制御す
ることにより上記装置間の信号伝達をオン、オフ制御す
ることが多い。
ところで、従来より使用されているこの種のバッファー
回路の電源制御装置はいずれも第１図に示すようにバッ
ファー回路Ｂの電源端子に制御信号Ｓによってオン、オ
フ制御されるスイッチング回路Ｖｓ を接続しこのスイ
ッチング回路Ｖｓ を介して上記バッファー回路Ｂに
所定の電源電圧を印加するように構成しただけのもので
ある。したがって、この種のものでは制御信号Ｓが第２
図ａで示す通りであったとしてもバッファー回路Ｂの電
源端子に印加される電圧は必ず第２図すに示すようにそ
の立下り時に所定の時定数Ｔをもちバッファー回路Ｂの
電源オン、オフが必ずしもシャープで々いという問題が
あった。すなわち、第１図に示す従来の電源制御装置で
もバッファー回路Ｂの電源電圧は制御信号Ｓに同期して
変化するがその立下り時にはバッファー回路Ｂそのもの
の放電時定数によって一定の時定数Ｔをもち、その期間
バッファー回路Ｂが非常に不安定な状態に々る。しだが
って、その期間内に他の信号が入力されるとこれがバッ
ファー回路Ｂを通して出力側に現われることに々シ、実
用上きわめて不都合であった。
回路の電源制御装置はいずれも第１図に示すようにバッ
ファー回路Ｂの電源端子に制御信号Ｓによってオン、オ
フ制御されるスイッチング回路Ｖｓ を接続しこのスイ
ッチング回路Ｖｓ を介して上記バッファー回路Ｂに
所定の電源電圧を印加するように構成しただけのもので
ある。したがって、この種のものでは制御信号Ｓが第２
図ａで示す通りであったとしてもバッファー回路Ｂの電
源端子に印加される電圧は必ず第２図すに示すようにそ
の立下り時に所定の時定数Ｔをもちバッファー回路Ｂの
電源オン、オフが必ずしもシャープで々いという問題が
あった。すなわち、第１図に示す従来の電源制御装置で
もバッファー回路Ｂの電源電圧は制御信号Ｓに同期して
変化するがその立下り時にはバッファー回路Ｂそのもの
の放電時定数によって一定の時定数Ｔをもち、その期間
バッファー回路Ｂが非常に不安定な状態に々る。しだが
って、その期間内に他の信号が入力されるとこれがバッ
ファー回路Ｂを通して出力側に現われることに々シ、実
用上きわめて不都合であった。
本発明は以上のような従来の欠点を除去するものであり
、簡単な構成でバッファー回路の電源オン、オフを著し
くシャープにし、信号伝達のオン。
、簡単な構成でバッファー回路の電源オン、オフを著し
くシャープにし、信号伝達のオン。
オフ制御を著しく正確かつ確実に実行できるように構成
したものである。
したものである。
以下、本発明のバッファー回路の電源制御装置について
一実施例の図面とともに説明する。第３図は本発明の電
源制御装置における一実施例のブロックダイヤグラムで
あり、図中第１図と同一符号を付したものは第１図と同
一機能を有するものを示している。そして、Ｄｉはバッ
ファー回路Ｂの入力側データバス、ＤＯはバッファー回
路Ｂの出力側データバスであり、Ｇは位相反転回路であ
る。
一実施例の図面とともに説明する。第３図は本発明の電
源制御装置における一実施例のブロックダイヤグラムで
あり、図中第１図と同一符号を付したものは第１図と同
一機能を有するものを示している。そして、Ｄｉはバッ
ファー回路Ｂの入力側データバス、ＤＯはバッファー回
路Ｂの出力側データバスであり、Ｇは位相反転回路であ
る。
上記実施例において、今ＣＰＵ等で発生した第４図ａに
示すような制御信号Ｓが印加されたとする。この信号Ｓ
はスイッチング回路Ｖｓ に印加されると共に同時に
位相反転回路Ｇにも印加される。
示すような制御信号Ｓが印加されたとする。この信号Ｓ
はスイッチング回路Ｖｓ に印加されると共に同時に
位相反転回路Ｇにも印加される。
制御信号Ｓがスイッチング回路Ｖｓ に印加されると制
御信号Ｓのイーレベル期間にスイッチング回路Ｖｓ が
オンし、所定の電源電圧がスイッチング回路Ｖｓ を介
してバッファー回路Ｂの電源端子に印加され、制御信号
Ｓのハイレベル期間にスイッチング回路Ｖｓ がオフし
バッファー回路Ｂへの電源供給が断たれることになる。
御信号Ｓのイーレベル期間にスイッチング回路Ｖｓ が
オンし、所定の電源電圧がスイッチング回路Ｖｓ を介
してバッファー回路Ｂの電源端子に印加され、制御信号
Ｓのハイレベル期間にスイッチング回路Ｖｓ がオフし
バッファー回路Ｂへの電源供給が断たれることになる。
そして、バッファー回路Ｂへの電源供給が断たれる瞬間
には従来と同じようにバッファー回路Ｂそのものの放電
時定数により所定の時定数をもつことになる。しかしな
がら、制御信号Ｓが同者に位相反転回路Ｇに印加され、
その出力がバッファー回路Ｂの電源端子に印加されるた
め上記時定数にもとづいてバッファー回路Ｂに流れ込む
電流が上記位相反転回路Ｇによって吸収されることにな
り結局バッファー回路Ｂの電源端子に印加される電圧は
第４図すに示すようにシャープにオン、オフ制御される
ことになる。
には従来と同じようにバッファー回路Ｂそのものの放電
時定数により所定の時定数をもつことになる。しかしな
がら、制御信号Ｓが同者に位相反転回路Ｇに印加され、
その出力がバッファー回路Ｂの電源端子に印加されるた
め上記時定数にもとづいてバッファー回路Ｂに流れ込む
電流が上記位相反転回路Ｇによって吸収されることにな
り結局バッファー回路Ｂの電源端子に印加される電圧は
第４図すに示すようにシャープにオン、オフ制御される
ことになる。
第５図は他の実施例を示すものであり、信号ライン中に
２つのバッファー回路Ｂ１．Ｂ２ をそれぞれ逆方向
に並列に接続しこれらのバッファー回路Ｂ１．Ｂ２
の電源をそれぞれ逆位相関係にある２つの制御信号Ｓ１
．Ｂ２によってそれぞれオン、オフ制御される２つのス
イッチング回路Ｖ８１． Ｖ８２によってオン、オフ制
御するように構成したものである。
２つのバッファー回路Ｂ１．Ｂ２ をそれぞれ逆方向
に並列に接続しこれらのバッファー回路Ｂ１．Ｂ２
の電源をそれぞれ逆位相関係にある２つの制御信号Ｓ１
．Ｂ２によってそれぞれオン、オフ制御される２つのス
イッチング回路Ｖ８１． Ｖ８２によってオン、オフ制
御するように構成したものである。
すなわち、この実施例ではバッファー回路Ｂ１．Ｂ２の
電源が交互にオン、オフ制御されるだめある瞬間には一
方のバッファー回路Ｂ１を介して図中左側から右側に信
号が伝達され、次の瞬間には他方のバッファー回路Ｂ２
を介して図中右側から左側に信号が伝達されるように動
作する。そして、この実施例でも各制御信号入力端子と
各バッファー回路Ｂ１．Ｂ２ の電源端子との間にそ
れぞれ位相反転回路Ｇ１．Ｇ２が接続されているため、
各バッファー回路Ｂ１．Ｂ２ の電源がきわめてシャ
ープにオン。
電源が交互にオン、オフ制御されるだめある瞬間には一
方のバッファー回路Ｂ１を介して図中左側から右側に信
号が伝達され、次の瞬間には他方のバッファー回路Ｂ２
を介して図中右側から左側に信号が伝達されるように動
作する。そして、この実施例でも各制御信号入力端子と
各バッファー回路Ｂ１．Ｂ２ の電源端子との間にそ
れぞれ位相反転回路Ｇ１．Ｇ２が接続されているため、
各バッファー回路Ｂ１．Ｂ２ の電源がきわめてシャ
ープにオン。
オフされることになり、誤１って信号が逆方向に伝達さ
れるのを完全に防止することができる。
れるのを完全に防止することができる。
尚、実施例では、スイッチング回路Ｖｓ として制御
信号Ｓがローレベルのときオンするものを使用し、制御
信号入口端子とバッファー回路Ｂとの間に位相反転回路
Ｇを挿入しているが、スイッチング回路Ｖｓ として
制御信号がハイレベルのときオンするものを使用し、制
御信号入力端子とバッファー回路Ｂとの間に挿入された
位相反転回路に代えて位相を反転しない別のバッファー
回路を挿′入するようにしても良い。
信号Ｓがローレベルのときオンするものを使用し、制御
信号入口端子とバッファー回路Ｂとの間に位相反転回路
Ｇを挿入しているが、スイッチング回路Ｖｓ として
制御信号がハイレベルのときオンするものを使用し、制
御信号入力端子とバッファー回路Ｂとの間に挿入された
位相反転回路に代えて位相を反転しない別のバッファー
回路を挿′入するようにしても良い。
以上実施例よシ明らかなように本発明は制御信号によっ
てオン、オフ制御されるスイッチング回路を介してディ
ジタル信号ライン中に挿入されたバッファー回路の電源
をオン、オフ制御するように構成すると共に上記制御信
号を位相反転あるいは位相反転しないで同時に上記バッ
ファー回路の電源端子に印加するように構成したもので
あり、バッファー回路の電源オン、オフ制御を制御信号
に同期してシャープに行なうことができ、実用上きわめ
て有利なものである。
てオン、オフ制御されるスイッチング回路を介してディ
ジタル信号ライン中に挿入されたバッファー回路の電源
をオン、オフ制御するように構成すると共に上記制御信
号を位相反転あるいは位相反転しないで同時に上記バッ
ファー回路の電源端子に印加するように構成したもので
あり、バッファー回路の電源オン、オフ制御を制御信号
に同期してシャープに行なうことができ、実用上きわめ
て有利なものである。
第１図は従来の電源制御装置のプロノクダイヤグラム、
第２図は同装置の動作説明図、第３図は本発明の電源制
御装置における一実施例のブロックダイヤグラム、第４
図は同装置の動作説明図、第５図は他の実施例のブロッ
クダイヤグラムである。 Ｓ・・・・・・制御信号、Ｖｓ ・・・・スイッチン
グ回路、Ｂ・・・・バッファー回路、Ｄｌ ・・・・
・・入力側データバス、ＤＯ・・・・・・出力側データ
バス、Ｇ・・・・位相反転回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名−様 θ −の
第２図は同装置の動作説明図、第３図は本発明の電源制
御装置における一実施例のブロックダイヤグラム、第４
図は同装置の動作説明図、第５図は他の実施例のブロッ
クダイヤグラムである。 Ｓ・・・・・・制御信号、Ｖｓ ・・・・スイッチン
グ回路、Ｂ・・・・バッファー回路、Ｄｌ ・・・・
・・入力側データバス、ＤＯ・・・・・・出力側データ
バス、Ｇ・・・・位相反転回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名−様 θ −の
Claims (1)
- ディジタル信号ラインに挿入されたバッファー回路の電
源端子に制御信号によってオン、オフ制御されるスイッ
チング回路を接続し、このスイッチング回路を介して上
記バッファー回路に電源電圧を印加するように構成する
と共に上記バッファー回路の電源端子に位相反転回路等
を介して上記スイッチング回路の制御信号を印加するよ
うに構成したバッファー回路の電源制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202770A JPS58103016A (ja) | 1981-12-15 | 1981-12-15 | バツフア−回路の電源制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202770A JPS58103016A (ja) | 1981-12-15 | 1981-12-15 | バツフア−回路の電源制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58103016A true JPS58103016A (ja) | 1983-06-18 |
Family
ID=16462877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56202770A Pending JPS58103016A (ja) | 1981-12-15 | 1981-12-15 | バツフア−回路の電源制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103016A (ja) |
-
1981
- 1981-12-15 JP JP56202770A patent/JPS58103016A/ja active Pending
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